KR19980041736A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

소자 분리막의 불필요한 제거에 기인하는 동작 불량을 방지하여, 동작 안정 성능이 양호한 반도체 장치를 얻는다.
게이트 전극(6a)의 상부, 이 게이트 전극(6a) 근방의 소스 영역(72) 위 및 소스 영역(72)를 둘러싸는 소자 분리막(2) 위에 형성된 SiO2막(9a)와, 드레인 영역(71)위의 게이트 전극(6a) 측벽에 형성된 사이드 월(91)을 구비하고 있도, SiO2막(9a)의 게이트 전극 측면을 기준으로 하는 폭 x가 상기 사이드 월(91)의 게이트 전극 측면을 기준으로 하는 폭 y보다도 넓기 때문에, 제조시에, SiO2막(9a)에 의해 소스 영역(72)를 둘러싸는 소스 분리막(2)의 불필요한 에칭에 방지되고, 그 때문에 해당 반도체 장치의 동작 안정 성능을 향상시킬 수 있으며, 또한 게이트 전극(6a) 및 소스 영역(72)위에 SiO2막(9a)를 의도적으로 남기고 있으므로, 상층에 비트선(191)이 형성된 경우에도 그 배선하의 평탄성을 향상시킬 수 있다.

Description

반도체 장치 및 그 제조 방법
본 발명은 대규모 집적 회로(LSI) 등의 반도체 장치에 관한 것으로, 보다 특성적으로는 반도체 기판의 한 주면에 소자 분리막을 갖는 반도체 장치의 동작 특성의 안정화에 관한 것이다.
SRAM(Static Random Access Memory)은 휘발성 반도체 장치로, 매트릭스(행렬) 형상으로 배치된 상보형 데이타선(비트선)과 워드선과의 교차부에 메모리 셀이 배치된다.
메모리 셀은 플립플롭 회로 및 2개의 억세스 트랜지스터로 구성된다. 이 플립플롭 회로에 의해, 크로스 커플링된 2개의 기억 노드를 구성하고, (High, Low) 또는 (Low, High)의 쌍안정 상태를 가지며, 소정의 전원 전압이 제공되고 있는 한, 쌍안정 상태를 계속 유지하게 된다.
여기에서, 억세스 트랜지스터는 기어 노드(플립플롭 회로의 입출력 단자)에 한쪽 반도체 영역이 접속되고, 상보형 데이타선(비트선)에 다른쪽 반도체 영역이 접속된다. 또, 억세스 트랜지스터의 게이트 전극은 워드선에 접속되어, 이 워드선에 의해 억세스 트랜지스터의 도통, 비도통 상태가 제어된다.
데이타를 기록할 때는 선택하여 억세스 트랜지스터를 도통시켜 원하는 논리값에 따라 비트선 쌍을 강제적으로 전압 인가함으로써, 플립플롭 회로의 쌍안정 상태(High, Low) 또는 (Low, High) 중 어느 것으로 설정한다.
데이타를 판독할 때는 억세스 트랜지스터를 도통시켜, 기억 노드의 전위를 비트선에 전달함으로써 행한다. 여기에서, 상기 플립플롭 회로는 2개의 드라이버 트랜지스터 및 2개의 부하 소자로 구성되어 있고, 해당 드라이버 트랜지스터는 그 드레인 영역이 한쪽 억세스 트랜지스터의 반도체 영역에 접속되어, 소스 영역이 그 라운드선(VEE선)에 접속된다. 또, 드라이버 트랜지스터의 게이트 전극은 다른쪽 억세스 트랜지스터의 반도체 영역에 접속되어 있다. 또, 부하 소자는 한쪽이 억세스 트랜지스터의 반도체 영역에 접속되어, 다른쪽이 전원선(VCC선)에 접속되어 있다.
SRAM에서, 최근 다음과 같은 문제가 현재화하고 있었다.
먼저, 더욱더 집적 회로 향상에 의한 비용 저감을 도모하기 위해, 트랜지스터사이즈, 특히 MOS 트랜지스터의 사이즈를 축소할 필요가 발생한다. 그러나, 억세스 트랜지스터의 게이트 폭을 너무 좁게 하면, 협 채널 효과에 의해 억세스 트랜지스터의 Vth(임계값 전압)이 상승하여 메모리 셀의 판독 동작이 불안정하게 되기 때문에, 억세스 트랜지스터의 게이트 폭은 협 채널 효과에 의한 Vth 상승이 발생하는 영역까지 짧게 하는 것은 곤란하다. 그래서, 억세스 트랜지스터의 게이트 폭은 협 채널 효과에 의한 Vth(임계값 전압)의 상승을 억제할 수 있는 가장 좁은 게이트 폭을 채용함으로써 레이아웃 면적을 저감하고 있었다.
한편, SRAM의 안정 동작을 도모하기 위해, 드라이버 트랜지스터의 전류값(구동 능력)과 억세스 트랜지스터의 전류값(구동 능력)과의 비인 셀 비를 일정값(예를 들면, 약 3)이상 확보할 필요가 발생한다. 그러나, 상술한 바와 같이 게이트 폭을 결정한 억세스 트랜지스터의 전류가 반대로 적어도 크게 된 경우, 이 셀 비가 저하하여 동작 불량이 발생한다.
그래서, 먼저 상기 셀 비의 증가에 의한 동작 불량에 대해 설명한다.
일반적으로, 셀 비라 칭해지는 드라이버 트랜지스터와 억세스 트랜지스터의 콘덕턴스 비(전류 비)를 크게 하여 인버터의 게인을 크게 하는, 다시 말하면 인버터 출력의 천이 부분의 경사를 날카롭게 함으로써, 셀 동작의 안정화가 도모되는 것이 가능하다록 알려져 있다. 이것을 도 31에 도시하는 바와 같은 1쌍의 크로스 커플링 한 인버터 쌍의 입출력 전달 특성을 더 설명한다.
도 32에 한쌍의 크로스 커플링한 인버터의 입출력 전달 특성을 도시한다.
여기에서, 플립플롭으로서 기능하는 것은 도 32에 도시하는 바와 같은 S1과 S2의 2개의 안정점을 갖는 것이 필요하다. 메모리 셀이 실용에 견디기 위해서는 도 32 중 서로 곡선으로 둘러싸여진 영역의 충분히 크게 되도록 설계한다. 지표로서, 여러번 도면 중에 도시한 원의 직경이 이용되고, 이것을 SNM(Static Noise Margin)이라 칭한다.
이하, 더 상세하게, 도 33의 등가 회로에 도시되는 바와 같은 SRAM의 메모리 셀의 전달 특성에 대해 설명한다.
통상, 스탠바이시에는 억세스 트랜지스터가 비도통이기 때문에, 메모리 셀의 인버터는 드라이버 트랜지스터와 부하 소자로 구성된다, 여기에서, 부하 소자는 고 임피던스이기 때문에, 스탠바이시의 메모리 셀 전달 특성도인 도 34에 도시하는 바와 같이 인버터 출력이 천이 부분의 경사는 가파르게 되고, SNM은 크며, 그 때문에 데이타는 안정하게 보유된다.
한편, 데이타 판독시의 메모리 셀은 억세스 트랜지스터가 도통함으로써, 컬럼 전류가 Low 측의 기억 노드로 흐른다. 즉, 부하 소자에 병렬로 저 임피던스의 억세스 트랜지스터로 이루어지는 부하가 접속된 것과 등가로 되고, 메모리 셀의 인버터는 이 억세스 트랜지스터를 부하로 하며, 드라이버 트랜지스터로 구성되는 NMOS 인핸스먼트형 인버터로서 취급되면 안된다. 셀 비가 작은 경우, 데이타 판독시의 메모리 셀 전달 특성도인 도 35에 도시하는 바와 같이 인버터의 게인은 스탠바이시보다도 상당히 저하한다. 다시 말하면, 인버터 출력의 천이 부분의 경사는 완만하게 된다.
또, High 측의 기억 노드의 전위는 스탠바이시의 전원 전압 레벨에서, 전원 전압으로부터 억세스 트랜지스터의 Vth를 뺀 값까지 저하하고, 일시적으로 SNM이 현저하게 저하한다. 이 때에, 충분한 SNM을 소유하지 않으면, 쌍안정 상태가 손실되게 되고, 데이타가 파괴될 위험이 있다.
그래서, 통상 상기와 같은 데이타 파괴를 방지하기 위해, 셀 비를 크게 하고 있다. 그 결과, 셀 비가 큰 경우의 데이타 판독시의 메모리 셀 전달 특성도인 도 36에 도시하는 바와 같이 인버터의 게인이 크게 되고, 다시 말하면 인버터 출력의 천이 부분의 경사도가 날카롭게 되며, SNM이 확대되게 된다.
그러나, 최근 소자의 고집적화에 따라, 레이아웃 면적의 축소의 필요 때문에, 드라이버 트랜지스터의 사이즈(게이트 폭)을 크게 하는 것은 곤란한다. 따라서, SRAM 동작의 안정화를 도모하기 위해서는 억세스 트랜지스터의 전류를 흘리는 것이 필요하게 된다.
이하에, IEEE TRANSACTIONS ON ELECTRON DEVICES VOL 42, NO. 7, JULY 1995 P1305~1312에 기재한 종래의 반도체 장치의 제조 방법에 유사하는 한 변형 예를 도 37A~도 42A 및 도 37B~도 42B 및 도 43에 기초하여 설명한다.
여기에서, 도 37A~도 42A는 종래의 반도체 장치의 제조 방법을 공정 순으로 SRAM 셀 1개당에 대해 도시하는 주요부 평면도이고, 도 37B~도 42B의 각각은 도 37A~도 42A의 각각에 대응한 B-B선 단면도이며, 도 43은 도 42A에 대응한 A1-A2선 단면도이다.
먼저, 도 37A 및 도 37B에 도시하는 바와 같이, 반도체 기판인 N-형 실리콘 기판(1) 위에, 예를 들면 이산화 실리콘(SiO2)막을 패드막으로 하고, 그 위에 퇴적된 질화 실리콘(Si3N4)막을 내산화성 마스크로서 이용하는 선택적 열 산화(예를 들면, LOCOS(Local Oxidation of Silicon))법을 이용하여 SiO2로 이루어지는 두께 약 3000Å의 소자 분리막인 필드 절연막(2)를 형성한다.
그 후, 상기 선택적 열 산화에 이용한 패드 SiO2막 및 Si3N4막을 제거하여 상기 N-형 실리콘 기판(1) 표면에 소자 형성 영역(3)을 노출시킨다.
그리고, N-형 실리콘 기판(1)의 주면 전면에, 예를 들면 보론(B)등의 P형 불순물을 예를 들면 200~700keV로 1.0×1012~2.0×1013cm-2정도 주입하고, 또 보론(B) 등의 P형 불순물을 예를 들면 30~70keV로 약 1.0×1012~2.0×1013cm-2정도 주입하여 억세스 트랜지스터 T1 및 T2, 및 드라이버 트랜지스터 T3 및 T4의 Vth 설정을 행한다. 이와 같이 해서 형성된 P-형 웰 영역(4:도 43 참조)는 약 1016~1018cm-3정도의 불순물 농도를 갖는다.
그리고, 전면에, 예를 들면 열 산화에 의해 SiO2로 이루어지는 두께, 예를 들면 약 70Å의 게이트 절연막(5:도 43참조)를 형성하고, LPCVD(Low Pressure Chemical Vapor Deposition)법을 이용하여, 예를 들면 포스핀(PH3) 등의 가스를 혼입함으로써, 두께 약 1000Å, 인 농도 약 1.0~8.0×1020cm-3정도의 인 도프트 다결정 실리콘막을 퇴적한다.
그리고, 포토리소그래픽 기술을 이용하여 소정의 형상으로 포토 레지스트를 패터닝하고, 이것을 마스크로서, 예를 들면 반응성 이온 에칭(Reactive Ion Etching; RIE)법을 적용함으로써, 상기 인 도프트 다결정 실리콘막을 패터닝하여 억세스 트랜지스터 T1, T2의 게이트 전극인 워드선(6a, 6d) 및 드라이버 트랜지스터 T3, T4의 게이트 전극(6b, 6c)를 형성한다.
또, 본 실시 형태에서, 워드선(6a, 6d) 및 드라이버 트랜지스터의 게이트 전극(6b, 6c)는 인 도프트 다결정 실리콘막만으로 형성했지만, 예를 들면 텅스텐 실리사이드(WSi2)막 등의 금속 실리사이드막과 인 도프트 다결정 실리콘막으로 이루어지는, 소위 폴리사이드 배선으로서도 상관없다.
이 후, 전면에, 예를 들면 비소(As)를 약 30~70keV로, 예를 들면 45도의 주입 각도로 웨이퍼를 회전시키면서 약 1.0~5.0×1013cm-2의 도즈량으로 상기 게이트 절연막(5)를 통과하여 주입하고, N-형 소스·드레인 영역(71~75)를 소자 형성 영역(3)의 워드선(6a, 6d) 및 드라이버 트랜지스터의 게이트 전극(6b, 6c)로 차폐되는 영역 이외의 영역에 형성한다. 여기에서, N-형 소스·드레인 영역(71~75)는 약 1017~1019cm-3정도의 불순물 농도를 갖는다.
다음에, 도 38A 및 도 38B에 도시하는 바와 같이, 전면에 LPCVD법을 이용하여 두께 약 500~1500Å의 SiO2막(9)을 퇴적하고, RIE법을 이용하여 워드선(6a, 6d) 및 드라이버 트랜지스터의 게이트 전극(6b, 6c)의 측벽에 폭 약 500~1500Å정도의 측벽 산화막(91~96)을 형성한다.
이 때, 동시에 필드 절연막(2)도 RIE에 의해 제거되기 때문에, 반도체 기판(1)표면에 노출한 소자 형성막(3)의 면적은 증가하게 된다. 여기에서, 도 38A의 일점 쇄선은 RIE에 의해 제거되기 전의 소자 형성 영역(3)을 표시하고, 실선은 제거된 후의 소사 형성 영역(3)을 도시한다.
이 후, 이 측벽 산화막(91~96)을 마스크로서, 예를 들면 비소(As)를 50keV로 약 1.0~5.0×1015cm-2의 도즈량으로 주입하고, N+형 소스·드레인 영역(111~115)를 형성한다. 이 때, 전면에, 예를 들면 비소(As) 또는 인(P)를 약 30~70keV로, 예를 들면 45도의 주입 각도로 웨이퍼를 회전시키면서 약 1.0~5.0×1013cm-2의 도즈량으로 추가 주입해도 상관없다.
여기에서, N+형 소스·드레인 영역(111~115)는 약 1020~1021cm-3정도의 불순물 농도를 갖고, N-형 소스·드레인 영역(71~75) 및 N+형 소스·드레인 영역(111~115)에 의해 드레인 근방의 전계를 완화한, 소위 LDD(Lightly, Doped Drain) 구조를 형성하고 있다.
또, 여기에서 도 38A에서는 N-형 소스·드레인 영역(71~75) 및 N+형 소스·드레인 영역(111~115)와 측벽 산화막(91~96)과의 위치 관계를 명시하기 위해, 측벽 산화막(91~96)의 바깥 가장자리를 점선으로 도시함과 동시에, 그 하층의 표시를 행하고 있다.
다음에, 도 39A 및 도 39B에 도시하는 바와 같이, 전면에 LPCVD법을 이용하여 두께 약 1500Å의 SiO2막(14)를 퇴적한 후, 포토리소그래픽 기술을 이용하여 소정의 형상으로 포토 레지스트를 패터닝하고, 이것을 마스크로서, 예를 들면 RIE법을 적용함으로써, 상기 SiO2막(14)를 선택적으로 제거하여 상기 N+형 소스·드레인 영역(113)의 일부가 표출한 콘택트 홀(12)를 설치한다.
그리고, LPCVD법을 이용하여 두께 약 1000Å, 인 농도 약 1.0~8.0×1020cm-3정도의 인 도프트 다결정 실리콘막을 퇴적한 후, 또 예를 들면 두께 약 1000Å의 텅스텐 실리사이드막(WSi2)막 등의 금속 실리사이드막을 연속하여 퇴적한다.
그리고, 포토리소그래픽 기술을 이용하여 소정의 형상으로 포토 레지스트를 패터닝하고, 이것을 마스크로서, 예를 들면 RIE법을 적용함으로써, 상기 텅스텐 실리사이드(WSi2)막 및 인 도포트 다결정 실리콘막을 연속하여 패터닝하여 접지 배선(13)을 형성한다. 또, 여기에서, 도 39A에서는 접지 배선(13)과 드라이버 트랜지스터의 게이트 전극인 6b, 6c와의 위치 관계를 명시하기 위해, SiO2막(14)의 표시를 생략하고, 그 대신에 그 하층의 표시를 행하고 있다.
다음에, 도 40A 및 도 40B에 도시하는 바와 같이, 전면에 LPCVD법을 이용하여 두께 150Å의 SiO2막(14, 15)를 퇴적한 후, 포토리소그래픽 기술을 이용하여 소정의 형성으로 포토 레지스트를 패터닝하고, 이것을 마스크로서, 예를 들면 RIE법을 적용함으로써, 상기 SiO2막(15)를 선택적으로 제거하여 억세스 트랜지스터 T1과 드라이버 트랜지스터 T3 사이의 불순물 영역(112), 상기 드라이버 트랜지스터의 게이트 전극(6c, 6b), 억세스 트랜지스터의 T2와 드라이버 트랜지스터 T4 사이의 불순물영역(114)의 각각에 개구하는 콘택트 홀(141~144)를 형성한다.
그리고, LPCVD법을 이용하여 두께 약 1000Å, 인 농도 약 1.0~8.0×1020cm-3정도의 인 도프트 다결정 실리콘막을 퇴적하고, 그 후, 포토리소그래픽 기술을 이용하여 소정의 형상으로 포토레지스트를 패터닝하며, 이것을 마스크로서, 예를 들면 RIE법에 의해 에칭함으로써, 상기 인 도프트 다결정 실리콘막을 패터닝하여 접속선(151, 152)를 형성한다.
또, 여기에서, 도 40A에서는 접속선(151, 152)와 드라이버 트랜지스터의 게이트 전극인 6b, 6c 및 불순물 영역(112 및 114)와의 위치 관계 등을 명시하기 위해, SiO2막(14, 15)의 표시를 생략하고, 그 대신에 그 하층의 표시를 행하고 있다.
다음에, 41A 및 41B에 도시하는 바와 같이, 또 전면에 LPCVD법을 이용하여 두게 약 100~500Å의 SiO2막(16)을 퇴적한 후, 포토리소그래픽 기술을 이용하여 소정의 형상으로 포토 레지스트를 패터닝하고, 이것을 마스크로서, 예를 들면 RIE법을 적용함으로써, 상기 SiO2막(16)을 선택적으로 제거하여 상기 인 도프트 다결정 실리콘막(151, 152)의 일부가 표출한 콘택트 홀(161, 162)를 설치한다.
그리고, LPCVD법을 이용하여 약 200~1000Å 정도의 다결정 실리콘막을 퇴적한 후, 예를 들면 P(인)을 30keV로 1.0×1012~1.0×1014cm-2의 도즈량으로 주입한다. 그리고, 포토리소그래픽 기술을 이용하여 소정의 형상으로 포토 레지스트를 패터닝하고, 이것을 마스크로서, 예를 들면 RIE법을 적용함으로써 상기 다결정 실리콘막을 패터닝하여 전극(17)로 한다.
이 후, 또 포토리소그래픽 기술을 이용하여 상기 전극(17) 위의 원하는 위치(172, 175)을 차폐하는 포토 레지스트를 패터닝하고, 이것을 마스크로서, 예를 들면 BF2를 20keV로 약 1.0×1014~1.0×1015cm-2의 도즈량으로 주입하고, 상기 포토 레지스트를 제거한 후, 예를 들면 750℃~850℃의 온도에서 30분간 어닐하여 상기 불순문을 활성화시킴으로써, P채널형 TFT(Thin Film Transistor)의 소스 영역(173, 176), 드레인 영역(171, 174) 및 채널 영역(172, 175)를 각각 형성한다.
또, 여기에서, 도 41A에서는 전극(17)과 접속선(151, 152)와의 위치 관계 등을 명시하기 위해, SiO2막(14, 15, 16)의 표시를 생략하고, 그 대신에 그 하층의 표시를 행하고 있다.
이 후, 다음에 도 42A, (b) 및 도 43에 도시하는 바와 같이, 전극(17) 위 및 SiO2막(16)위에 층간 절연막(18)을 형성한 후, 불순물 영역(111, 115)에 개구하는 비트선 콘택트 홀(181 182)를 형성하고, 이 비트선 콘택트 홀(181, 182)를 통해 불순물 영역(111, 115)에 전기적으로 접속하는 알루미늄 배선으로 이루어지는 비트선(191, 192)를 형성함으로써 반도체 장치를 얻는다.
또, 여기에서, 도 42A에서는 비트선(191, 192)와 하층의 전기적 소자(억세스 트랜지스터의 게이트 전극(6a, 6d 등)과의 위치 관계를 명시하기 위해, SiO2막(14, 15, 16, 18)의 표시를 생략하고, 그 대신에, 하층의 표시를 행하고 있다.
상기한 바와 같은 종래의 반도체 장치에서는 소자 분리 산화막의 버즈 비크(bird's beak)가 억세스 트랜지스터의 게이트 폭과 비교하여 훨씬 작은 경우는 문제가 되지 않았지만, 해당 반도체 장치를 구성하는 전기적 소자의 최소 설계 치수가 0.5㎛ 이하로 된 경우, MOS 트랜지스터의 LDD 구조를 형성하기 위한 사이드 월의 형성시에서 오버 에칭에 의한 버즈 비크의 후퇴가 해당 반도체 장치의 동작 안정성에 미치는 영향을 무시할 수 없게 된다.
구체적으로는 도 38A에 도시하는 바와 같이, 사이드 월(91~96) 형성시에서 의 에칭에 의한 게이트 전극(6a~6d) 근방의 버즈 비크의 후퇴가 억세스 트랜지스터 T1 및 T4의 확산 영역의 폭이 게이트 전극(6a, 6d)의 근방에서 증가하고, 그 때문에 기생 저항이 저감하며, 억세스 트랜지스터 T1, T4의 전류의 증가를 발생하고, 또한 셀 비의 저하에 의한 메모리 셀의 판독 특성의 향상을 저지하는 원인이 되어 왔다.
추가하여, 종래의 반도체 장치에서는, 예를 들면 도 43에 도시하는 바와 같이 비트선(191) 등의 배선층 아래의 평탄성이 양호하지는 않고, 그 때문에 해당 배선층의 패터닝이 용이하지 않게 된다라는 문제도 있었다.
종래의 반도체 장치에서는 해당 반도체 장치의 제조에 따라 버즈 비크의 후퇴 등의 소자 분리막의 불필요한 제거가 원인으로 되어 반도체 장치의 동작 안정성의 향상을 저지하는 결과를 초래하고 있었다.
본 발명은 이상과 같은 문제점을 고려된 것으로, 소자 분리막의 불필요한 에칭을 방지하고, 상기 소자 분리막의 불필요한 제거에 기인하는 반도체 장치의 동작 불량을 방지함으로써, 동작 안정 성능이 양호한 반도체 장치를 얻는 것을 목적으로 하는 것이다.
본 발명에 따른 반도체 장치는 반도체 기판의 한 주면에 형성된 소자 분리막과, 상기 주면에 형성되어 상기 소자 분리막에 의해 둘러싸여진 소자 형성 영역과, 상기 소자 소자 영역 위에 게이트 절연막을 통해 형성됨가 동시에, 상기 소자 분리막 위에 연장되는 게이트 전극과, 상기 소자 형성 영역에 형성되어 상기 반도체 기판 표면에 노출하는 부분이 상기 소자 분리막에 접함과 동시에, 상기 게이트 전극 아래에서 대향하는 제1 및 제2불순물 영역과, 상기 제1불순물 영역 위의 상기 게이트 전극 근방에 형성되어 해당 게이트 전극 위 및 상기 소자 분리막 내의 게이트 전극이 연장하는 부분의 근방 위에 연장하는 제1절연막과, 상기 제2불순물 영역위의 상기 게이트 전극 근방에 형성된 제2절연막을 구비하고, 상기 게이트 전극의 제1불순물 영역 측의 바깥 가장자리로부터 상기 제1절연막의 게이트 전극으로부터 떨어진 측의 바깥 가장자리에 이르는 거리가 상기 게이트 전극의 제2불순물 영역측의 바깥 가장자리로부터 상기 제2절연막의 게이트 전극으로부터 떨어진 측의 바깥 가장자리에 이르는 거리보다도 긴 것을 특징으로 하는 것이다.
또, 상기 제1 및 제2절연막은 소자 형성 영역 및 게이트 전극 위에 형성된 1개의 절연막으로 형성된 것을 특징으로 하는 것이다.
또, 상기 소자 분리막의 원하는 영역 위에 형성된 얼라인먼트 마크 또는 중첩 검사용 마크와, 상기 얼라인먼트 마크 또는 중첩 검사용 마크를 덮는 절연막을 구비하고, 상기 얼라인먼트 마크 또는 중첩 검사용 마크를 덮는 절연막을 구비하고, 상기 얼라인먼트 마크 또는 중첩 검사용 마크를 덮는 절연막과 제1절연막은 상기 소자 형성 영역 및 상기 게이트 전극 및 상기 얼라인먼트 마크 또는 중첩 검사용 마크 위에 형성된 1개의 절연막으로 형성된 것을 특징으로 하는 것이다.
또, 상기 소자 분리막 위에 형성된 휴즈와, 상기 휴즈 아래에 형성된 절연막을 구비하고, 상기 휴즈 아래의 절연막 및 제1절연막은 상기 소자 형성 영역, 상기 게이트 전극 및 상기 소자 분리막 위에 형성된 1개의 절연막으로 형성된 것을 특징으로 하는 것이다.
또, 반도체 기판의 한 주면 위에 형성된 제1 및 제2소자 형성 영역과, 상기 주면에 형성되어 상기 제1 및 제2소자 형성 영역을 전기적으로 분리하는 소자 분리막과, 상기 제1소자 형성 영역 위에 게이트 절연막을 통해 형성된 제1게이트 전극과, 상기 제1게이트 전극 및 게이트 절연막의 측면에 형성된 사이드 월과, 상기 제1소자 형성 영역에 형성되어 상기 제1게이트 전극 아래에서 대향하는 2개의 저농도의 제1도전형의 불순물 영역과, 상기 제1소자 형성 영역에 형성되어 상기 반도체 기판의 표면에 노출하는 부분이 상기 제1게이트 전극에 대해 상기 2개의 저농도의 제1도전형의 불순물 영역의 외측에 각각 형성되는 2개의 고농도의 제1도전형의 불순물 영역과, 상기 제2소자 형성 영역 위에 게이트 절연막을 통해 형성된 제2게이트 전극과, 상기 제2소자 형성 영역에 형성되어 상기 제2게이트 전극 아래에서 대향하는 2개의 고농도의 제2도전형의 불순물 영역과, 상기 제2소자 형성 영역 및 제2게이트 전극 위에 형성되어 상기 소자 분리막 위에 연장하는 절연막을 구비한 것이다.
본 발명에 관한 반도체 장치의 제조 방법은 반도체 기판의 한 주면에 형성된 복수의 소자 형성 영역 위에 게이트 전극을 형성하는 공정과, 상기 복수의 소자 형성 영역 중 원하는 소자 형성 영역에 개구하는 제1레지스트 마스크를 형성하는 공정과, 상기 게이트 전극 및 제1레지스트 마스크를 이용한 이온 주입에 의해 상기 원하는 소자 형성 영역에 저농도의 제1도전형의 불순물 영역을 형성하는 공정과, 상기 제1레지스트 마스크를 제거하고, 상기 복수의 소자 형성 영역 중 다른 원하는 소자 형성 영역에 개구하는 제2레지스트 마스크를 형성하는 공정과, 상기 게이트 전극 및 제2레지스트 마스크를 이용한 이온 주입에 의해 상기 다른 소자 형성 영역의 고농도의 제2도전형의 불순물 영역을 형성하는 공정과, 상기 제2레지스트 마스크를 제거하고, 상기 불순물 영역이 형성된 복수의 소자 형성 영역 위에 절연막을 형성하는 공정과, 상기 저농도의 제1도전형의 불순물 영역이 형성된 소자 형성 영역 위의 상기 절연막에 개구하는 제3레지스트 마스크를 형성하는 공정과, 상기 제3레지스트 마스크를 이용한 이방성 에칭에 의해 상기 게이트 전극의 측면에 사이드 월을 형성하는 공정과, 상기 게이트 전극, 사이드 월 및 제3레지스트 마스크를 이용한 이온 주입에 의해 상기 저농도의 제1도전형의 불순물 영역이 형성된 소자 형성 영역에 고농도의 제1도전형의 불순물 영역을 형성하는 공정을 포함하는 것이다.
또, 반도체 기판의 한 주면에 형성된 소자 형성 영역 위에 해당 소자 형성 영역을 둘러싸는 소자 분리막에 연장하도록 게이트 전극을 형성하는 공정과, 상기 게이트 전극을 마스크로 하는 이온 주입에 의해 상기 소자 형성 영역에 쌍을 이루는 불순물 영역을 형성하는 공정과, 상기 소자 형성 영역 위에 절연막을 형성하는 공정과, 상기 절연막 위에 상기 쌍을 이루는 불순물 영역 내의 한쪽의 상기 게이트 전극 근방 위, 상기 게이트 전극 위 및 상기 소자 분리막 내의 상기 게이트 전극이 연장하는 부분의 근방 위를 덮도록 레지스트 패턴을 형성하는 공정과, 상기 레지스트 패턴을 마스크로서 이용하고, 상기 절연막을 이방성 에칭하는 공정을 포함하는 것이다.
또, 상기 게이트 전극을 형성하는 공정에서, 소자 분리막의 원하는 영역 위에 얼라인먼트 마크 또는 중첩 검사용 마크를 형성하고, 상기 절연막의 형성 공정에서 상기 얼라인먼트 마크 또는 중첩 검사용 마크 위에도 절연막을 형성하며, 상기 레지스트 패턴의 형성 공정에서 상기 얼라인먼트 마크 또는 중첩 검사용 마크 위를 덮는 레지스트 패턴을 더 형성하는 것을 특징으로 하는 것이다.
또, 소자 분리막 위에 휴즈를 형성하는 공정을 포함하고, 상기 절연막의 형성 공정에서 소자 분리막의 상기 휴즈가 상층에 형성되는 영역 위에도 절연막을 형성하며, 상기 레지스트 패턴의 형성 공정에서, 상기 휴즈가 상층에 형성되는 영역 위를 덮는 레지스트 패턴을 더 형성하는 것을 특징으로 하는 것이다.
도 1은 본 발명의 실시 형태 1을 공정 순으로 도시하는 주요부 평면도와 그 B1-B2선 단면도.
도 2는 도 1A의 A1-A2선 단면도.
도 3은 본 발명의 실시 형태 1을 공정 순으로 도시하는 주요부 평면도와 그 B1-B2선 단면도.
도 4는 본 발명의 실시 형태 1을 공정 순으로 도시하는 주요부 평면도와 그 B1-B2선 단면도.
도 5는 발명의 실시 형태 1을 공정 순으로 도시하는 주요부 평면도와 그 B1-B2선 단면도.
도 6은 본 발명의 실시 형태 1을 공정 순으로 도시하는 주요부 평면도와 그 B1-B2선 단면도.
도 7은 본 발명의 실시 형태 1을 공정 순으로 도시하는 주요부 평면도와 그 B1-B2선 단면도.
도 8은 본 발명의 실시 형태 1을 공정 순으로 도시하는 주요부 평면도와 그 B1-B2선 단면도.
도 9는 종래의 얼라인먼트 마크의 형성 공정을 도시하는 주요부 단면도와 그 단면도.
도 10은 본 발명의 실시 형태 2에서 얼라인먼트 마크의 형성 공정을 도시하는 주요부 평면도와 그 단면도.
도 11은 종래의 휴즈의 레이저 블로우 공정을 도시하는 주요부 단면도.
도 12는 본 발명의 실시 형태 3에서 휴즈의 레이저 블로우 공정을 도시하는 주요부 단면도,
도 13은 실시 형태 1을 CMOS 반도체 장치의 제조 방법에 적용한 경우에서 한 구체 예를 공정 순으로 도시하는 주요부 평면도.
도 14는 도 13의 B-B선, C-C선, D-D선 및 E-E선 단면도.
도 15는 실시 형태 1을 CMOS 반도체 장치의 제조 방법에 적용한 경우에서 한 구체 예를 공정 순으로 도시하는 주요부 평면도.
도 16은 도 15의 B-B선, C-C선, D-D선 및 E-E선 단면도.
도 17은 실시 형태 1을 CMOS 반도체 장치의 제조 방법에 적용한 경우에서 한 구체 예를 공정 순으로 도시하는 주요부 평면도.
도 18은 도 17의 B-B선, C-C선, D-D선 및 E-E선 단면도.
도 19는 실시 형태 1을 CMOS 반도체 장치의 제조 방법에 적용한 경우에서 한 구체 예를 공정 순으로 도시하는 주요부 평면도.
도 20은 도 19의 B-B선, C-C선, D-D선 및 E-E선 단면도.
도 21은 실시 형태 1을 CMOS 반도체 장치의 제조 방법에 적용한 경우에서 한 구체 예를 공정 순으로 도시하는 주요부 평면도.
도 22는 도 21의 B-B선, C-C선, D-D선 및 E-E선 단면도.
도 23은 본 발명의 실시 형태 4를 공정 순으로 도시하는 주요부 평면도.
도 24는 도 23의 B-B선, C-C선, D-D선 및 E-E선 단면도.
도 25는 본 발명의 실시 형태 4를 공정 순으로 도시하는 주요부 평면도.
도 26은 도 25의 B-B선, C-C선, D-D선 및 E-E선 단면도.
도 27은 본 발명의 실시 형태 4를 공정 순으로 도시하는 주요부 평면도.
도 28은 도 27의 B-B선, C-C선, D-D선 및 E-E선 단면도.
도 29는 본 발명의 실시 형태 4를 공정 순으로 도시하는 주요부 평면도.
도 30은 도 29의 B-B선, C-C선, D-D선 및 E-E선 단면도.
도 31은 크로스 커플링한 인버터 쌍을 도시하는 등가 회로도.
도 32는 크로스 커플링한 인버터 쌍을 입출력 특성도.
도 33은 SRAM의 메모리 셀의 등가 회로도.
도 34는 SRAM의 스탠바이시의 메모리 셀 전달 특성도.
도 35는 셀 비율이 작은 경우의 SRAM의 데이타 판독시의 메모리 셀 전달 특성도.
도 36은 셀 비율이 큰 경우의 SRAM의 데이타 판독시의 메모리 셀 전달 특성도.
도 37은 종래의 반도체 장치의 제조 방법을 SRAM 셀 1개당에 대해 공정 순으로 도시하는 주요부 평면도 및 그 B-B선 단면도.
도 38은 종래의 반도체 장치의 제조 방법을 SRAM 셀 1개당에 대해 공정 순으로 도시하는 주요부 평면도 및 그 B-B선 단면도.
도 39는 종래의 반도체 장치의 제조 방법을 SRAM 셀 1개당에 대해 공정 순으로 도시하는 주요부 평면도 및 그 B-B선 단면도.
도 40은 종래의 반도체 장치의 제조 방법을 SRAM 셀 1개당에 대해 공정 순으로 도시하는 주요부 평면도 및 그 B-B선 단면도.
도 41은 종래의 반도체 장치의 제조 방법을 SRAM 셀 1개당에 대해 공정 순으로 도시하는 주요부 평면도 및 그 B-B선 단면도.
도 42는 종래의 반도체 장치의 제조 방법을 SRAM 셀 1개당에 대해 공정 순으로 도시하는 주요부 평면도 및 그 B-B선 단면도.
도 43은 도 42A에 도시하는 종래의 반도체 장치의 제조 방법을 SRAM 셀 1개당에 대해 공정 순으로 도시하는 주요부 평면도의 A1-A2선 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1:반도체 기판2:소자 분리막
3:소자 형성 영역5:게이트 절연막
6a, 6d, 6e, 6f:게이트 전극
7:얼라인먼트 마크 또는 중첩 검사용 마크
7a:소자 분리막의 원하는 영역8:휴즈
8a:소자 분리막의 휴즈가 상층에 형성되는 영역
9:절연막9a:제1절연막
9c:얼라인먼트 마크 또는 중첩 검사용 마크를 덮는 절연막
9d:제1절연막
19:제1소자 형성 영역20:제2소자 형성 영역
21:제1레지스트 마스크22:저농도의 제1도전형의 불순물 영역
23:제2레지스트 마스크24:고농도의 제2도전형의 불순물 영역
25:제3레지스트 마스크26:고농도의 제2도전형의 불순물 영역
71, 75:제2불순물 영역72, 74:제1불순물 영역
80, 81, 82:레지스트 패턴91, 94:제2절연막
97:사이드 월
x:게이트 전극의 제1불순물 영역측의 바깥 가장자리로부터 제1절연막의 게이트 전극으로부터 떨어진된 측의 바깥 가장자리에 이르는 거리
y:게이트 전극의 제2불순물 영역측의 바깥 가장자리로부터 제1절연막의 게이트 전극으로부터 떨어진 측의 바깥 가장자리에 이르는 거리
실시 형태 1.
이하에, 본 발명의 실시 형태 1에 대해 설명한다.
본 발명은, 예를 들면 SRAM을 갖는 반도체 장치에 적용하여 유효하게 이루어지는 기술에 관한 것으로, SRAM 셀에 적용된 본 발명의 실시 형태 1에 대해 도 1 내지 도 8에 기초하여 설명한다.
도 1A는 본 발명의 실시 형태 1을 도시하는 반도체 장치의 주요부 평면도이고, 도 1B는 도 1A에 대응한 B1-B2선 단면도이며, 도 2는 도 1A에 대응한 A1-A2선 단면도이다. 도 1 및 도 2에서, 참조 번호(1)은 N-형 실리콘 기판으로 이루어지는 반도체 기판이고, 참조 번호(2)는 반도체 기판(1) 표면에 형성된, 예를 들면 두께 약 3000Å의 SiO2로이루어지는 필드 절연막인 소자 분리막이며, 참조 번호(3)은 상기 N-형 실리콘 기판(1)에 형성된 소자 형성 영역으로, 필드 절연막(2)로 둘러싸여져 소자 분리되어 있다.
또, 참조 번호(4)는 약 1016~1018cm-3정도의 불순물 농도의 P-형 웰 영역으로, 소자 형성 영역(3)에 형성되고, 상기 반도체 기판(1) 표면에 그 일부가 노출하여 있으며, 해당 일부는, 예를 들면 SiO2로 이루어지는 두께 약 70Å의 게이트 절연막(5)에 접하고 있다.
참조 번호(6a, 6d)는 각각 억세스 트랜지스터 T1, T2의 게이트 전극인 워드선이고, 또 참조 번호(6b, 6c)는 각각 드라이버 트랜지스터 T3, T4의 게이트 전극이며, 각각의 바로 아래에는 상기 게이트 절연막(5)가 각각 형성되어 있다.
또, 참조 번호(71~75)는 약 1017~1019cm-3정도의 불순물 농도를 갖는 N-형 소스·드레인 영역으로, 소자 형성 영역(3)에 형성되고, 상기 반도체 기판(1) 표면에 그 일부가 노출하고 있으며, 해당 일부는 게이트 전극(6a~6d) 아래에서 각각 그것을 끼우도록 (도 3A에도 도시되는 바와 같이)형성되어 있다.
또, 참조 번호(115~115)는 약 1020~1021cm-3정도의 불순물 농도를 갖는 N+형 소스·드레인 영역으로, 소자 형성 영역(3)에 형성되고, 상기 반도체 기판(1) 표면에 그 일부가 노출하고 있으며, 해당 일부는 게이트 전극(6a~6d) 아래에서 N-형 소스·드레인 영역(71~75)보다도 더 외측에서 각각 대응한 게이트 전극(6a~6d)를 끼우도록(도 5A에도 도시되는 바와 같이)형성되어 있다.
참조 번호(9a, 9b)는 억세스 트랜지스터 T1, T2의 게이트 전극(6a, 6d) 위 및 해당 게이트 전극(6a, 6d)의 제1불순물 영역(72, 74) 측의 측벽으로부터 거리 x의 폭을 갖도록 게이트 전극(6a, 6d)에 따라 형성된 제1절연막이고, 참조 번호(91, 94)는 원드선(6a, 6d)의 제2불순물 영역(71, 75) 측의 측벽으로부터 거리 x보다 좁은 거리 y(구체적으로는 약 500~1500Å 정도)의 폭을 갖도록 게이트 전극(6a, 6d)를 따라 형성된 측벽 산화막인 제2절연막이며, 참조 번호(92, 93)은 각각 드라이버 트랜지스터 T3, T4의 게이트 전극(6b, 6c)의 측벽에 형성된 폭 약 500~1500Å정도의 측벽 산화막이다.
참조 번호(14)는 반도체 기판(1) 표면 위, 게이트 전극(6a~6d)위, 측벽 산화막(91~94) 위 및 제1절연막(9a, 9d) 위에 형성된 두께 약 1500Å의 SiO2막으로 이루어지는 층간 절연막이고, 참조 번호(12)는 층간 절연막(14)에서 형성되는 N+형 소스·드레인 영역(113)의 일부에 개구하는 (도 6A에도 도시되는 바와 같은) 콘택트 홀이며, 참조 번호(13)은 텅스텐 실리사이드(WSi2)막과 인 도프트 다결정 실리콘막의 적층막으로 이루어지고, 콘택트 홀(12)를 통해 N+형 소스·드레인 영역(113)에 전기적으로 접속하는 접지 배선이다.
참조 번호(15)는 접지 배선(13) 위 및 SiO2막(14) 위에 형성된 두께 약 1500Å의 SiO2막으로 이루어지는 층간 절연막이고, 참조 번호(141~144)는 층간 절연막(14, 15)에 형성되고, 상기 드라이버 트랜지스터 T3 및 T4의 게이트 전극(6b 및 6c) 및 억세스 트랜지스터 T1과 드라이버 트랜지스터 T3 사이의 불순물 영역(72, 112) 및 억세스 트랜지스터 T2와 드라이버 트랜지스터 T4 사이의 불순물 영역(74, 114)의 각각에 개구하는(도 7A에도 도시되는 바와 같은)콘택트 홀이다.
참조 번호(151)은 두께 약 1000Å, 인 농도 약 1.0~8.0×1020cm-3정도의 인 도프트 다결정 실리콘막으로 이루어지고, 상기 콘택트 홀(141)을 통해 불순물 영역(72, 112)에 콘택트 홀(142)를 통해 게이트 전극(6c)에 각각 전기적으로 접속하는 (도 7A에도 도시되는 바와 같은)접속선이며, 참조 번호(152)는 두께 약 1000Å, 인 농도 1.0~8.0×1020cm-3정도의 인 도프트 다결정 실리콘막으로 이루어지고, 상기 콘택트 홀(144)를 통해 불순물 영역(74, 114)에 콘택트 홀(143)을 통해 게이트 전극(6b)에 각각 전기적으로 접속하는 (도 7A에도 도시되는 바와 같은) 접속선이다.
참조 번호(16)은 접속선(151, 152) 위 및 SiO2막(15) 위에 형성된 두께 약 100~500Å의 SiO2막으로 이루어지는 층간 절연막이고, 참조 번호(161, 162)는 층간 절연막(16)에 형성되어 상기 인 도프트 다결정 실리콘막(151, 152)의 일부에 개구하는 콘택트 홀이다.
참조 번호(17)은 두께 약 200~1000Å 정도의 다결정 실리콘믹으로 이루어지는 전극이고, 인 도프트 다결정 실리콘막(151, 152)의 각각의 일부에 상기 콘택트 홀(161, 162)를 통해 전기적으로 접속하며, 또한 그 1부에 인(P)이 도프된 채널 영역(172, 175), 이 채널 영역(172, 175)를 끼워 양측에 각각 B(보론)이 도프된 소스 영역(173, 176) 및 드레인 영역(171, 174)를 갖는 (도 8A에도 도시되는 바와 같은) P채널형 TFT(Thin Film Transistor)이 형성되어 있다.
참조 번호(18)은 전극(17) 위 및 SiO2막(16) 위에 형성된 층간 절연막이고, 참조번호(181, 182)는 층간 절연막(14, 15, 16, 18)에 형성되어, 불순물 영역(111, 115)에 각각 개구하는 비트선 콘택트 홀이며, 참조 번호(191, 192)는 상기 콘택트 홀(181, 182)를 통해 불순물 영역(111, 115)에 각각 전기적으로 접속하는 알루미늄 배선으로 이루어지는 비트선이다.
또, 여기에서, T1 및 T2는 게이트 전극(6a 및 6d) 및 그들 아래에서 서로 대향하여 형성되는 소스 영역(72, 112 및 74, 114)와, 드레인 영역(71, 111 및 75, 115)로 이루어지는 (도 5A에 도시되는 바와 같은) 억세스 트랜지스터 T3 및 T4는 게이트 전극(6b 및 6c) 및 그들 아래에서 서로 대향하여 형성되는 소스 영역(73, 113)(T3, T4에 공통하는)과, 드레인 영역(72, 112 및 74, 114)로 이루어지는(도 5A에 도시되는 바와 같은) 드라이버 트랜지스터이다.
또, 여기에서 도 1A에서는 게이트 전극(6a, 6d)와 제1절연막(9a, 9d)와의 위치 관계를 명시하기 위해, 제1절연막(9a, 9d)의 게이트 전극(6a, 6d) 위의 바깥 가장자리를 도시하는 것을 생략하고, 대신에 그 아래의 게이트 전극(6a, 6d)를 표시하고 있다. 또, 비트선(191, 192)와 그 하층의 전기적 소자(예를 들면, 억세스 트랜지스터의 게이트 전극(6a, 6d) 등)과의 위치 관계를 명시하기 위해, SiO2막(14, 15, 16, 18)의 표시를 생략하고, 대신에 하층의 표시를 행하고 있다.
다음에, 이와 같이 구성된 반도체 장치의 제조 방법에 대해 도 3~도 8에 기초하여 공정 순으로 설명한다.
여기에서, 도 3A~도 8A는 본 발명의 실시 형태 1을 공정 순으로 도시하는 주요부 평면도이다. 도 3B~도 5B 및 도 7B, 도 8B 각각은 도 3A~도 5A 및 도 7A, 도 8A 각각에 대응한 B1-B2선 단면도이고, 도 6B는 도 6A에 대응한 B1-B3선 단면도이다.
먼저, 도 3A 및 도 3B에 도시하는 바와 같이, 반도체 기판인 N-형 실리콘 기판(1) 위에, 예를 들면 이산화 실리콘(SiO2)막을 패드막으로 하고, 그 위에 퇴적된 질화 실리콘(Si3N4)막을 내산화성 마스크로서 이용하는 선택적 열 산화(예를 들면, LOCOS(Local Oxidation of Silicon))법을 이용하여 SiO2로 이루어지는 두께 약 3000Å의소자 분리막이 필드 절연막(2)를 형성한다.
그 후, 상기 선택적 열 산화에 이용한 패드 SiO2막 및 Si3N4막을 제거하여 상기 N-형 실리콘 기판(1) 표면에 소자 형성 영역(3)을 노출시킨다.
그리고, N-형 실리콘 기판(1)의 주면 전면에, 예를 들면 보론(B) 등의 P형 불순물을 예를 들면 200~700keV로 1.0×1012~1.0×1013cm-2정도 주입하고, 또 보론(B) 등의 P형 불순물을 예를 들면, 30~70keV로 약 1.0×1012~2.0×1013cm-2정도 주입하여 억세스 트랜지스터 T1 및 T2, 및 드라이버 트랜지스터 T3 및 T4의 Vth 설정을 행한다. 이와 같이 해서 형성된 P-형 웰 영역(4)는 약 1016~1018cm-3정도의 불순물 농도를 갖는다.
그리고, 전면에, 예를 들면 열 산화에 의해 SiO2로 이루어지는 두께, 예를 들면 약 70Å의 게이트 절연막(5)를 형성하고, 그 위에, LPCVD(Low Pressure Chemical Vapor Deposition)법을 이용하여, 예를 들면 포스핀(PH3) 등의 가스를 혼입함으로써, 두께 약 1000Å, 인 농도 약 1.0~8.0×1020cm-3정도의 인 도프트 다결정 실리콘막을 퇴적한다.
그리고, 포토리소그래픽 기술을 이용하여 소정의 형상으로 포토 레지스트를 패터닝하고, 이것을 마스크로서, 예를 들면 반응성 이온 에칭(Reactive Ion Etching; RIE)법을 적용함으로써, 상기 인 도프트 다결정 실리콘막을 패터닝하여 억세스 트랜지스터의 게이트 전극인 워드선(6a, 6d) 및 드라이버 트랜지스터의 게이트 전극(6b, 6c)를 형성한다.
또, 본 실시 형태에서, 워드선(6a, 6d) 및 드라이버 트랜지스터의 게이트 전극(6b, 6c)는 인 도프트 다결정 실리콘막만으로 형성했지만, 예를 들면 텅스텐 실리사이드(WSi2)막 등의 금속 실리사이드막과 인 도프트 다결정 실리콘막으로 이루어지는, 소위 폴리사이드 배선으로서도 상관없다.
이 후, 전면에, 예를 들면 비소(As)를 약 30~70keV로, 예를 들면 45도의 주입 각도로 웨이퍼를 회전시키면서 약 1.0~5.0×1013cm-2의 도즈량으로 상기 게이트 절연막(5)를 통과하여 주입하고, N-형 소스·드레인 영역(71~75)를 소자 형성 영역(3)의 워드선(6a, 6d) 및 드라이버 트랜지스터의 게이트 전극(6b, 6c)로 차폐되는 영역 이외의 영역에 형성한다. 여기에서, N-형 소스·드레인 영역(71~75)는 약 1017~1019cm-3정도의 불순물 농도를 갖는다.
다음에, 도 4A 및 도 4B에 도시하는 바와 같이, 전면에 LPCVD법을 이용하여 두께 약 500~1500Å의 SiO2막(9)을 퇴적하고, 이 후 SiO2막(9)위에 게이트 전극(6a, 6c)에 따라, 또 해당 게이트 전극(6a, 6d)의 일부를 덮도록 포토 레지스트(81, 82)를 패터닝한다. 또, 여기에서, 도 4A에서는 포토 레지스트(81, 82)와 억세스 트랜지스터의 게이트 전극인 워드선(6a, 6d)와의 위치 관계를 명시하기 위해, SiO2막(9)의 표시를 생략하고, 그 대신에 그 하층의 표시를 행하고 있다.
그리고, 도 5A 및 도 5B에 도시하는 바와 같이, RIE법을 이용하여 워드선(6a, 6d) 및 드라이버 트랜지스터의 게이트 전극(6b, 6c)의 측벽에 폭 약 500~1500Å정도의 측벽 산화막(91~94)를 형성한다. 또, 이 때, 포토 레지스트(81, 82)에 차폐되어 남겨진 게이트 전극(6a, 6d)의 측벽에서 해당 게이트 전극(6a, 6d)로부터 떨어진 측의 바깥 가장자리에 이르는 거리 x가 측벽 산화막(94, 94)의 폭 y(약 500~1500Å)보다도 긴 SiO2막(9a, 9d)가 동시에 형성된다.
이 때, 동시에 필드 절연막(2)도 RIE에 의해 제거되기 때문에, 반도체 기판(1)표면에 노출한 소자 형성막(3)의 면적은 증가하게 된다. 여기에서, 도 5A에 도시하는 일점 쇄선은 본 공정에서 RIE에 의해 제거되기 전의 소자 형성 영역(3)을 표시하고, 실선은 RIE에 의해 제거된 후의 해당 소자 형성 영역을(3)을 도시하고 있다.
이 후, 이것을 측벽 산화막(91~94) 및 포토 레지스트(81, 82)에 차폐되어 남겨진 SiO2막(9a, 9d)을 마스크로서, 예를 들면 비소(As)를 50keV로 약 1.0~5.0×1015cm-2의 도즈량으로 주입하고, N+형 소스·드레인 영역(111~115)를 형성한다. 이 때, 전면에, 예를 들면 비소(As) 또는 인(P)를 약 30~70keV로, 예를 들면 45도의 주입 각도로 웨이퍼를 회전시키면서 약 1.0~5.0×1013cm-2의 도즈량으로 추가 주입해도 상관없다.
여기에서, N+형 소스·드레인 영역(111~115)는 약 1020~1021cm-3정도의 불순물 농도를 갖고, N-형 소스·드레인 영역(71~75) 및 N+형 소스·드레인 영역(111~115)에 의해 드레인 근방의 전계를 완화한, 소위 LDD(Lightly, Doped Drain) 구조를 형성하고 있다.
또, 여기에서 도 5A에서는 N-형 소스·드레인 영역(111~115)와 측벽 산화막(91~94), SiO2막(9a, 9d)와의 관계를 명시하기 위해, 측벽 산화막(91~94), SiO2막(9a, 9d)의 게이트 전극(6a, 6d)로부터 떨어진 측의 바깥 가장자리를 점선으로 도시함과 동시에, 그 하층의 표시를 행하고 있다.
다음에, 도 6A 및 도 6B에 도시하는 바와 같이, 전면에 LPCVD법을 이용하여 두께 약 1500Å의 SiO2막(14)를 퇴적한 후, 포토리소그래픽 기술을 이용하여 소정의 형상으로 포토 레지스트를 패터닝하고, 이것을 마스크로서, 예를 들면 RIE법을 적용함으로써, 상기 SiO2막(14)를 선택적으로 제거하여 상기 N+형 소스·드레인 영역(113)의 일부가 표출하도록 해당 SiO2막(14)에 콘택트 콘택트 홀(12)를 설치한다.
그리고, LPCVD법을 이용하여 두께 약 1000Å, 인 농도 약 1.0~8.0×1020cm-3정도의 인 도프트 다결정 실리콘막을 퇴적한 후, 또 예를 들면 두께 약 1000Å의 텅스텐 실리사이드막(WSi2)막 등의 금속 실리사이드막을 연속하여 퇴적한다.
그리고, 포토리소그래픽 기술을 이용하여 소정의 형상으로 포토 레지스트를 패터닝하고, 이것을 마스크로서, 예를 들면 RIE법을 적용함으로써, 상기 텅스텐 실리사이드(WSi2)막 및 인 도포트 다결정 실리콘막을 연속하여 패터닝하여 접지 배선(13)을 형성한다.
또, 여기에서, 도 6A에서는 접지 배선(13)과 드라이버 트랜지스터의 게이트 전극인 6b, 6c와의 위치 관계를 명시하기 위해, SiO2막(14)의 표시를 생략하고, 그 대신에 그 하층의 표시를 행하고 있다.
다음에, 도 7A 및 도 7B에 도시하는 바와 같이, 전면에 LPCVD법을 이용하여 두께 1500Å의 SiO2막(15)를 퇴적한 후, 포토리소그래픽 기술을 이용하여 소정의 형상으로 포토 레지스트를 패터닝하고, 이것을 마스크로서, 예를 들면 RIE법을 적용함으로써, 상기 SiO2막(14 및 15:경우에 의해서는 SiO2막 (9a, 9d)를 포함함)를 선택적으로 제거하여 억세스 트랜지스터 T1과 드라이버 트랜지스터 T3 사이의 불순물 농도(72 또는 112), 상기 드라이버 트랜지스터의 게이트 전극(6c 및 6b) 및 억세스 트랜지스터 T2와 드라이버 트랜지스터 T4 사이의 불순물 영역(74 또는 114)의 각각에 개구하는 콘택트 홀(141~144)를 형성한다.
그리고, LPCVD법을 이용하여 두께 약 1000Å, 인 농도 약 1.0~8.0×1020cm-3정도의 인 도프트 다결정 실리콘막을 퇴적하고, 포토리소그래픽 기술을 이용하여 소정의 형상으로 포토 레지스트를 패터닝하며, 이것을 마스크로서, 예를 들면 RIE법을 적용함으로써, 상기 인 도프트 다결정 실리콘막을 패터닝하여 접속선(151, 152)를 형성한다.
또, 여기에서, 도 7A에서는 접속선(151, 152)와 드라이버 트랜지스터의 게이트 전극인 6b, 6c 및 불순물 영역(72, 112 및 74, 114)와의 위치 관계를 명시하기 위해, SiO2막(14, 15)의 표시를 생략하고, 그 대신에 그 하층의 표시를 행하고 있다.
다음에, 도 8A 및 도 8B에 도시하는 바와 같이, 또 전면에 LPCVD법을 이용하여 두께 약 100~500Å의 SiO2막(16)을 퇴적한 후, 포토리소그래픽 기술을 이용하여 소정의 형상으로 포토 레지스트를 패터닝하고, 이것을 마스크로서, 예를 들면 RIE법을 적용함으로써, 상기 SiO2막(16)을 선택적으로 제거하여 상기 인 도프트 다결정 실리콘막(151, 152)의 일부가 표출한 콘택트 홀(161, 162)를 설치한다.
이 후, 또 포토리소그래픽 기술을 이용하여 상기 전극(17) 위의 원하는 위치(172, 175)을 차폐하는 포토 레지스트를 패터닝하고, 이것을 마스크로서, 예를 들면 BF2를 20keV로 약 1.0×1014~1.0×1015cm-2의 도즈량으로 주입하고, 상기 포토 레지스트를 제거한 후, 예를 들면 750℃~850℃의 온도에서 30분간 어닐하여 상기 불순물을 활성화시킴으로써, P채널형 TFT(Thin Film Transistor)의 소스 영역(173, 176), 드레인 영역(171, 174) 및 채널 영역(172, 175)를 각각 형성한다.
또, 여기에서, 도 8A에서는 전극(17)과 접속선(151, 152)와의 위치 관계 등을 명시하기 위해, SiO2막(14, 15, 16)의 표시를 생략하고, 그 대신에 그 하층의 표시를 행하고 있다.
이 후, 통상의 LSI와 마찬가지로, 전극(17)위 및 SiO2막(16) 위에 층간 절연막(18)을 형성한 후, 불순물 영역(111, 115)에 개구하는 비트선 콘택트 홀(181, 182)를 형성하고, 이 비트선 콘택트 홀(181, 182)를 통해 불순물 영역(111, 115)에 전기적으로 접속하는 알루미늄 배선으로 이루어지는 비트선(191, 192)를 형성함으로써 도 1A, 도 1B 및 도 2에 도시하는 반도체 장치를 얻는다.
본 발명의 실시 형태 1에서는 반도체 장치의 집적도를 향상시킨 경우에서도, 레지스트 마스크(81, 82)에 의해 상기 버즈 비크의 게이트 전극(6a, 6d) 근방에서의 후퇴를 방지할 수 있고, 그 때문에, 억세스 트랜지스터 T1, T4의 구동 능력 증가에 기인하는 셀 비의 저하를 방지할 수 있으며, 따라서 셀 비를 양호한 값(예를 들면, 3이상)으로 할 수 있어, 메모리 셀의 동작의 안정화를 실현하는 것이 가능하게 된다.
또, 도 2에 도시하는 바와 같이, 워드선(6a, 6d) 위에 SiO2막(9a, 9d)를 레지스트 마스크(81, 82)에 의해 차폐하여 의도적으로 남은 분만큼 비트선(191, 192) 아래의 평탄성이 향상하고, 해당 비트선(191, 192)의 기복이 작게 되며, 그 때문에, 비트선(191, 192)를 포함하는 상층 배선의 패터닝이 용이하게 되고, 따라서 해당 반도체 장치를 저가로 제조할 수 있음과 동시에, 전기적인 특성이 안정하다.
또, 도 37~도 43에 도시한 바와 같은 종래의 반도체 장치의 제조 공정에서는 측벽(91~96)을 형성할 때의 오버 에칭에 의해 소자 형성 영역(3)에 에칭 데미지가 도입되지만, 본 발명의 실시 형태 1에서는 SiO2막(9)가 레지스트 마스크(81, 82)에 덮혀짐으로써, 소자 형성 영역(3) 중의 에칭 데미지가 도입되는 면적이 작게 되고, 그 때문에, 상기 에칭 데미지에 기인한 리크 전류 등에 의한 기억 데이타의 파괴등의 문제도 경감할 수 있다.
또, 본 발명의 실시 형태 1에서는 전면에 LPCVD법을 이용하여 두께 약 500~1500Å의 SiO2막(9)을 퇴적하여, 즉시 포토 레지스트(81, 82)를 형성하고 있지만, 상술한 바와 같은 소자 형성 영역(3)으로의 에칭 데미지의 도입을 방지하기 위해, SiO2막(9)을 퇴적 후, 해당 SiO2막(9) 전면을 약 400~1000Å 정도, 기판(1)에 오버 에치가 관계 없도록 에칭하고 나서 상기 실시 형태 1과 마찬가지로, 포토 레지스트(81, 82)를 형성하고 추가 에지함으로써, 소자 형성 영역(3)에 도입하는 에칭 데미지를 경감하는 것도 가능하다.
실시 형태 2.
이하에, 실시 형태 1에 도시한 반도체 장치의 제조시에서, 종래의 방법을 이용한 경우에서 해당 반도체 장치로의 얼라인먼트 마크의 형성에 대해 설명한다.
여기에서, 도 9A는 종래의 방법을 이용하여 형성된 얼라인먼트 마크 및 그 근방을 도시하는 주요부 평면도이고, 도 9B는 도 9A에 대응한 주요부 단면도이다.
종래의 방법을 이용한 경우에서는, 먼저 실시 형태 1의 도 3에 도시되는 게이트 전극(6a~6d)의 형성 공정과 동일한 공정에서, 소자 분리막(2) 위의 원하는 영역(7a)에 상기 게이트 전극(6a~ 6d)와 마찬가지로 인 도프트 다결정 실리콘막을 패터닝함으로써, 얼라인먼트 마크(7)을 형성하고, 다음에 실시 형태 1의 도 4에 도시되는 SiO2막(9)의 형성 공정과 동일 공정에서 SiO2막(9)를 반도체 기판(1) 위의 전면에 형성한다.
다음에, 실시 형태 1의 도 5에 도시되는 RIE 공정과 동일 공정의 도 9A, (b)에 도시되는 공정에서, 상기 얼라인먼트 마크(7) 위의 SiO2막(9)를 더 RIE에 의해 에칭하고, 얼라인먼트 마크(7)의 측벽에 사이드 월(9b)를 형성하고 있었다.
그 때문에, 이와 같이 해서 얻어진 얼라인먼트 마크(7)을 이용한 경우에서는 얼라인먼트시에서 얼라인먼트 마크(7)의 엣지가 샤프하게 검출할 수 없고, 그 때문에 얼라인먼트 정밀도가 열화하는 경우가 있었다.
그래서, 종래의 방법을 이용하여 형성된 얼라인먼트 마크에서 상기와 같은 문제점을 해결할 수 있는 본 발명의 실시 형태 2를 도 10에 기초하여 이하에 설명한다.
여기에서, 도 10A는 본 발명의 실시 형태 2에서 얼라인먼트 마크 및 그 근방을 도시하는 주요부 평면도이고, 도 10B는 도 10A에 대응한 주요부 단면도이다.
본 발명의 실시 형태 2에서는, 먼저 실시 형태 1의 도 3에 도시되는 게이트 전극(6a~6d)의 형성 공정과 동일한 공정에서, 소자 분리막(2) 위의 원하는 영역(7a)에 상기 게이트 전극(6a~6d)와 마찬가지로 인 도프트 다결정 실리콘막을 패터닝함으로써, 얼라인먼트 마크(7)을 형성하고, 다음에 실시 형태 1의 도 4에 도시되는 SiO2막(9)의 형성 공정과 동일 공정에서, SiO2막(9)를 반도체 기판(1) 위의 전면에 형성하고, 또한 포토 레지스트(81, 82)의 형성 공정과 동일 공정에서 얼라인먼트 마크(7) 위에도 포토 레지스트(80)을 형성한다.
다음에, 실시 형태 1의 도 5에서 도시되는 RIE 공정과 동일 공정의 도 10A, (b)에 도시되는 공정에서, 상기 포토 레지스트(80)에 의해 얼라인먼트 마크(7)이 RIE에 노출되는 것을 방지하고, 또한 얼라인먼트 마크(7)을 덮는 SiO2막(9c)를 형성하고 있다.
그 때문에, 종래의 경우와 같이, 얼라인먼트 마크(7)의 측벽에 사이드 월(9b)가 형성되는 것을 방지할 수 있고, 얼라인먼트 마크(7)의 엣지를 샤프하게 검출하는 것이 가능하게 되며, 그 때문에 얼라인먼트 정밀도를 향상시킬 수 있다.
상기 발명은 얼라인먼트 마크에 한정되지 않고, 중첩 검사용 마크에 대해 적용해도 좋고, 그 경우에서도 상기와 마찬가지의 효과에 의해 중첩 검사 정밀도가 향상한다.
실시 형태 3.
이하에, 실시 형태 1에 도시한 반도체 장치에서, 종래의 방법을 이용한 경우에서 해당 반도체 장치로의 휴즈 형성 및 해당 휴즈의 레이저 블로우에 대해 설명한다.
여기에서, 도 11A는 레이저 블로우 공정에서, 종래의 방법을 이용하여 형성된 휴즈 및 그 근방을 도시하는 주요부 단면도이고, 도 11B는 상기 레이저 블로우에 의해 상기 휴즈가 파괴된 후의 공정을 도시하는 주요부 단면도이다.
종래의 방법을 이용한 경우에서는, 예를 들면 먼저 실시 형태 1의 도 6에 도시되는 SiO2막(14)의 형성 공정과 동일한 공정에서, 소자 분리막(2)의 상층에 휴즈(8)이 형성되는 영역(8a) 및 그 근방 위에 상기 SiO2막(14)와 마찬가지인 SiO2막(10)을 형성한다. 다음에, 도 6에 도시되는 접지 배선(13)을 형성하는 공정과 동일 공정에서 영역(8a) 및 그 근방 위에도 접지배선(13)을 형성하는 인 도프트 다결정 실리콘막, 텅스텐 실리사이드(WSi2)막 등의 금속 실리사이드막을 연속하여 퇴적하고, 에칭을 행함으로써 휴즈(8)을 형성한다.
다음에, 도 11A에 도시되는 휴즈(8) 형성 후의 공정에서, 해당 휴즈(8) 위에 형성된 SiO2막 등의 보호막(11:예를 들면 SiO2막(15, 16, 18) 등)을 통해 외부로부터 레이저를 조사함으로써 휴즈의 레이저 블로우를 행하고 있다.
상기의 종래 방법을 이용한 경우에는 소자 분리막(2)의 상층에 휴즈(8)이 형성되는 영역(8a) 위에서, 실시 형태 1의 도 4에 도시되는 공정에서 퇴적하는 SiO2막(9)가 도 5에서 도시되는 RIE에 의한 에칭 공정에서 제거되어 버려, 그 때문에 도 11B에 도시되는 바와 같이 휴즈(8)과 반도체 기판(1) 사이의 거리 h2가 가까운 상태로 되고, 따라서 반도체 기판(1)에 대해서도 레이저 블로우에 의한 데미지가 미칠 가능성이 있었다.
그래서, 종래의 방법을 이용하여 형성된 휴즈의 레이즈 블로우 공정에서 상기와 같은 문제점을 해결하는 본 발명의 실시 형태 3을 도 12에 기초하여 이하에 설명한다.
여기에서, 도 12A는 본 발명의 실시 형태 3에서의 휴즈의 레이저 블로우 공정에서 해당 휴즈 및 그 근방을 도시하는 주요부 단면도이고, 도 12B는 상기 레이저 블로우에 의해 상기 휴즈가 파괴된 후의 공정을 도시하는 주요부 단면도이다.
본 발명의 실시 형태 3에서는, 먼저 실시 형태 1의 도 4에 도시되는 SiO2막(9)의 형성 공정과 동일한 공정에서, 해당 SiO2막(9)을 반도체 기판(1) 위에 전면에 형성하고, 또한 포토 레지스트(81, 82)의 형성 공정과 동일 공정에서 소자 분리막(2)의 상층에 휴즈(8)이 형성되는 영역(8a) 및 그 근방위에도 포토 레지스트로 이루어지는 레지스트 마스크를 형성하고, 다음에 실시 형태 1의 도 5에 도시되는 RIE 공정과 동일 공정에서 상기 레지스트 마스크에 의해 영역(8a) 의 그 근방 위에 SiO2막(9)를 남겨 둔다.
다음에, 실시 형태 1의 도 6에 도시되는 SiO2막(14)의 형성 공정과 동일 공정에서, 상기 영역(8a) 및 그 근방 위에 상기 SiO2막(14)과 마찬가지인 SiO2막(10)을 형성한다. 다음에, 도 6에 도시되는 접지 배선(13)을 형성하는 공정과 동일 공정에서, 영역(8a) 및 그 근방 위에도 접지 배선(13)을 형성하는 인 도프트 다결정 실리콘막, 텅스텐 실리사이드(WSi2) 막 등의 금소 실리사이드막을 연속하여 퇴적하고, 에칭을 행함으로서 휴즈(8)을 형성한다.
다음에, 도 12A에 도시되는 휴즈(8) 형성 후의 공정에서, 해당 휴즈(8) 위에 형성된 SiO2막 등의 보호막(11:예를 들면 SiO2막(15, 16, 18등)을 통해 외부로부터 레이저를 조사함으로써 휴즈의 레이저 블로우를 행한다.
따라서, 본 실시 형태 3에서는 실시 형태 1의 도 4에서 도시되는 공정에서 퇴적되는 SiO2막(9)가 도 5에서 도시되는 RIE에 의한 에칭 공정에서, 레지스트 마스크에 의해 영역(8a) 및 그 근방 위에 남겨지므로, 휴즈(8)과 반도체 기판(1) 사이의 h1이 종래의 경우의 h2에 비해 SiO2막(9)의 두께 h3분만큼 멀어지므로, 도 12B에 도시하는 바와 같이 도 11B에 도시한 종래의 경우보다도 해당 반도체 기판(1)에 데미지가 미치는 것을 방지하는 효과를 크게 할 수 있고, 그 때문에 해당 반도체 장치의 신뢰성을 향상하는 것이 가능하게 된다.
실시 형태 4.
이하에, CMOS 반도체 장치의 제조 방법에 대해 본 발명의 실시 형태 1을 적용한 경우에서, 본 발명의 실시 형태 4와는 다른 한 구체 예를 도 13~도 22에 기초하여 공 순으로 도시한다.
여기에서, 도 13, 15, 17, 19, 21은 상기 한 구쳬 예를 공정 순으로 도시하는 주요부 평면도이고, 특히 도 13A, 15A, 17A, 19A, 21A는 각각 각 공정에서 메모리 셀의 NMOS 영역을 표시하며, 도 13B, 15B, 17B, 19B, 21B는 각각 각 공정에서 주변 회로의 NMOS 영역 및 PMOS 영역을 표시하고 있다.
또, 도 14, 16, 18, 20, 22 각각은 도 13, 15, 17, 19, 21 각각에 대응하는 각 위치에서의 선 단면도이고, 특히 도 14A, 16A, 18A, 20A, 22A 각각은 도 13, 15, 17, 19, 21 각각에 대응한 B-B선 단면도이고, 도 14B, 16B, 18B, 20B, 22B 각각은 도 13, 15, 17, 19, 21 각각에 대응한 C-C선 단면도이며, 도 14C, 16C, 18C, 20C, 22C 각각은 도 13, 15, 17, 19, 21 각각에 대응한 D-D선 단면도이고, 도 14D, 16D, 18D, 20D, 22D 각각은 도 13, 15, 17, 19, 21 각각에 대응한 E-E선 단면도이다.
먼저, 도 13 및 도 14에 도시하는 바와 같이, 실시 형태 1의 도 3A 및 도 3B에 도시한 공정과 마찬가지로, 반도체 기판인 N-형 실리콘 기판(1) 위에, 예를 들면 이산화 실리콘(SiO2)막을 패드막으로 하고, 그 위에 퇴적된 질화 실리콘(Si3N4)막을 내산화성 마스크로서 이용하는 선택적 열 산화(예를 들면, LOCOS(Local Oxidation of Silicon)법을 이용하여 SiO2로 이루어지는 두께 3000Å의 소자 분리막인 필드 절연막(2)를 형성한다.
그 후, 상기 선택적 열산화에 이용한 패드 SiO2막 및 Si3N4막을 제거하여 주변 회로의 PMOS 영역(20), NMOS 영역(19) 및 메모리 셀의 NMOS 영역(3)을 반도체 기판(1) 표면에 노출시킨다.
그리고, 주변 회로의 PMOS 영역(20)을 레지스트로 덮고, N-형 실리콘 기판(1)의 주면 전면에, 예를 들면 보론(B) 등의 P형 불순물을 주입하며, P-형 웰 영역(4)를 주변 회로의 NMOS 영역(19) 및 메모리 셀의 NMOS 영역(3)에 형성하고, 또 이 주변 회로의 NMOS 영역(19)를 및 메모리 셀의 NMOS 영역(3)을 레지스트로 덮으며, 상기 N-형 실리콘 기판(1)의 주면 전면에, 예를 들면 인(P) 등의 N형 불순물을 주입하고, N-형 웰 영역(41)을 주변 회로의 PMOS 영역(20)에 형성한다.
다음에, 전면에, 예를 들면 열 산화에 의해 SiO2로 이루어지는 두께, 예를 들면 약 70Å의 게이트 절연막(5)를 형성하고, LPCVD(Low Pressure Chemical Vapor Deposition)법을 이용하여, 예를 들면 포스핀(PH3) 등의 가스를 혼입함으로써, 두께 약 1000Å, 인 농도 약 1.0~8.0×1020cm-3정도의 인 도프트 다결정 실리콘막을 퇴적한다.
그리고, 포토리소그래픽 기술을 이용하여 소정의 형상으로 포토 레지스트를 패터닝하고, 이것을 마스크로서, 예를 들면 반응성 이온 에칭(Reactive Ion Etching; RIE)법을 적용함으로써, 상기 인 도프트 다결정 실리콘막을 패터닝하여 억세스 트랜지스터의 게이트 전극인 워드선(6a, 6d), 드라이버 트랜지스터의 게이트 전극(6b, 6c), 주변 회로 속에 형성되는 배선인 게이트 전극으로서의 역할을 갖는 6e, 6f를 형성한다.
또, 여기에서, 게이트 전각(6a~6f)는 인 도프트 다결정 실리콘만으로 형성했지만, 예를 들면 텅스텐 실리사이드(WSi2)막 등의 금속 실리사이드막과 인 도프트 다결정 실리콘막으로 이루어지는, 소위 폴리사이드 배선으로서도 상관없다.
이 후, 주변 회로의 PMOS 영역(20)을 포토 레지스트로 이루어지는 레지스트마스크(21)에 의해 커버한 후, 주변 회로의 NMOS 영역(19) 및 메모리 셀의 NMOS 영역(3)에 대해, 예를 들면 비소(As)를 약 30~70keV로, 예를 들면 45도의 주입 각도로 웨이퍼를 회전시키면서 약 1.0~5.0×1013cm-2의 도즈량으로 상기 게이트 절연막(5)를 통과하여 주입하고, N-형 소스·드레인 영역(22)를 게이트 전극(6e)로 차폐되는 영역 이외의 NMOS 영역(19)에 형성함과 동시에, N-형 소스·드레인 영역(71~75)를 게이트 전극(6a~6d)로 차폐되는 영역 이외의 NMOS 영역(3)에 형성한다. 여기에서, N-형 소스·드레인 영역(22 및 71~75)는 약 1017~1019cm-3정도의 불순물 농도를 갖는다.
또, 여기에서, 도 13B에서는 레지스트 마스크(21)와 PMOS 영역(20)과의 위치관계를 명시하기 위해, 레지스트 마스크(21)의 하층의 표시를 행하고 있다.
다음에, 도 15 및 도 16에 도시하는 바와 같이, 상기 레지스트 마스크(21)을 제거하고, 반도체 기판(1)의 주면 전면에 LPCVD법을 이용하여 두께 약 500~1500Å의 SiO2막(9)를 퇴적한다. 또, 여기에서, 도 15에서는 SiO2막(9)가 반도체 기판(1)의 전면에 퇴적되기 때문에, 해당 SiO2막(9)의 표시를 생략하고, 대신에 그 하층의 표시를 행하고 있다.
다음에, 도 17 및 도 18에 도시하는 바와 같이, SiO2막(9) 위에 소정의 형상으로 포토 레지스트를 패터닝하고, 레지스트 마스크(81, 82 및 27)을 형성한다. 여기에서, 레지스트 마스크(81, 82)는 게이트 전극(6a, 6d)에 따라 또 해당 게이트 전극(6a, 6d)의 일부를 덮도록 형성되고, 레지스트 마스크(27)은 주변 회로의 PMOS 영역(20) 전면을 덮도록 형성한다.
또, 여기에서, 도 17에서는 포토 레지스트(81, 82)와 억세스 트랜터의 게이트 전극인 워드선(6a, 6d)와의 위치 관계, 및 주변 회로의 PMOS 영역(20)과 레지스트 마스크(27)과의 위치 관계를 명시하기 위해, SiO2막(9)의 표시를 생략하여 그 하층의 표시를 행함과 동시에, 레지스트 마스크(27)의 하층의 표시를 행하고 있다.
또, 도 19 및 도 20에 도시하는 바와 같이, 상기 레지스트 마스크(81, 82 및 27)을 이용한 RIE법에 의해 폭 약 500~1500Å정도의 사이드 월(91~94, 97, 98) 및 레지스트 마스크(81, 82)에 차폐되어 남은 절연막(9a, 9d)를 형성한다.
이 때, 예를 들면, 도 20D에 도시되는 바와 같이 필드 절연막(2)도 동시에 상기 RIE시의 오버 에치에 의해 두께 h4만큼 제거된다.
이 후, 레지스트 마스크(81, 82 및 27) 및 측벽 산화막(91~94 및 97)을 마스크로서, 예를 들면 비소(As)를 50keV로 약 1.0~5.0×1015cm-2의 도즈량으로 주입하고, 메모리 셀의 NMOS 영역(3)에 N+형 소스·드레인 영역(111~115)를 주변 회로의 NMOS 영역(19)에 N+형 소스·드레인 영역(26)을 형성한다. 이 때, 예를 들면 비소(As) 또는 인(P)를 약 30~70keV, 예를 들면 45도의 주입 각도로 웨이퍼를 회전시키면서 약 1.0~5.0×1013cm-2의 도즈량으로 추가 주입해도 상관없다.
여기에서, N+형 소스·드레인 영역(111~115 및 26)은 약 1020~1021cm-3정도의 불순물 농도를 갖고, N-형 소스·드레인 영역(71~75)와 N+형 소스·드레인 영역(111~115) 및 N-형 소스·드레인 영역(22)와 N+형 소스·드레인 영역(26)에 의해 드레인 근방의 전계를 완화한, 소위 LDD(Lightly Doped Drain) 구조가 형성되게 된다.
또, 여기에서 도 19에서는 주변 회로의 PMOS 영역(20)과 레지스트 마스크(27)과의 위치 관계를 명시하기 위해, 레지스트 마스크(27)의 하층의 표시를 행하고 있다.
다음에, 도 21 및 도 22에 도시하는 바와 같이, 상기 레지스트 마스크(81, 82 및 27)을 제거하고, 메모리 셀의 NMOS 영역(2) 및 주변 회로의 NMOS 영역(19) 전면을 포토 레지스트로 이루어지는 레지스트 마스크(28)로 커버한 후, 상기 레지스트 마스크(28)을 이용한 RIE법에 의해 레지스트 마스크(27)에 덮혀져 남은 SiO2막(9)를 에칭함으로써, 주변 회로의 PMOS 영역(20)의 게이트 전극(6e, 6f)의 측벽에 폭 약 500~1500Å정도의 측벽 산화막(97, 98)을 형성한다.
그 후, 주변 회로의 PMOS 영역(20) 전면에, 예를 들면 BF2를 약 20~40keV로 약 1.0~5.0×1015cm-2의 도즈량으로 주입하고, P+형 소스·드레인 영역(24)를 형성한다. 여기에서, P+형 소스·드레인 영역(24)는 약 1020~1021cm-3정도의 불순물 농도를 갖는다.
이 때, 필드 절연막(2)도, 동시에 도 19에 도시한 RIE에 의한 에칭에 추가하여, 채차 상기 RIE에 의한 오버 에치에 의해 제거되고, 예를 들면 NMOS 영역(19)와 PMOS 영역(20)의 경계 영역을 도시하는 E-E 단면에서는 도 22D에 도시되는 바와 같이 두께 h5까지 제거되게 된다. 또, 여기에서, 도 21에서는 주변 회로의 NMOS 영역(19) 및 메모리 셀의 NMOS 영역(3)과, 레지스트 마스크(28)과의 위치 관계를 명시하기 위해, 레지스트 마스크(28)의 하층의 표시를 행하고 있다.
상기한 바와 같은 한 구체 예에서는 도 22D에 도시된 바와 같이, 주변 영역의 NMOS 영역(19)와 PMOS 영역(20)의 경계 영역 부근의 필드 절연막(2)에 대해 RIE시의 오버 에치가 다시 추가되어, 결과로서 두께 h5까지 제거되어 버린다. 그 때문에, 필드 절연막(2)는 대단히 얇게 되어 버려, 예를 들면 상술한 P+형 소스·드레인 영역(24) 형성시에 주입되는 보론이 기판(1) 속에 혼입하여 분리 내압이 저하하거나, 필드 절연막(2)의 상층에 형성되는 배선을 기생 게이트 전극으로 하는 필드 트랜지스터의 Vth가 저하하여 분리 능력이 저하한다. 또, 필드 절연막(2)에 형성된 해당 에칭의 결과 발생한 단차가 크기 때문에, 상층 배선, 예를 들면 비트선 등의 패터닝이 곤란하게 된다.
그래서, 상기 한 구체 예에서 문제점 해결하기 위해, COMOS 반도체 장치의 제조 방법에 본 발명의 실시 형태 1을 적용한 본 발명의 실시 형태 4를 도 23~도 30에 기초하여 이하에 공정 순으로 설명한다.
여기에서, 도 23, 25, 27, 29는 본 발명의 실시 형태 4를 공정 순으로 도시하는 주요부 평면도이고, 특히 도 23A, 25A, 27A, 29A는 각각 각 공정에서 메모리 셀의 NMOS 영역을 표시하며, 도 23B, 25B, 27B, 29B는 각각 각 공정에서 주변 회로의 NMOS 영역 및 PMOS 영역을 표시하고 있다.
또, 도 24, 26, 28, 30 각각은 도 23, 25, 27, 29 각각에 대응하는 각 위치에서의 선 단면도이고, 특히 도 24A, 26A, 28A, 30A 각각은 도 23, 25, 27, 29 각각에 대응한 B-B선 단면도이고, 도 24B, 26B, 28B, 30B 각각은 도 23, 25, 27, 29 각각에 대응한 C-C선 단면도이며, 도 24C, 26C, 28C, 30C 각각은 도 23, 25, 27, 29 각각에 대응한 D-D선 단면도이고, 도 24D, 26D, 28D, 30D 각각은 도 23, 25, 27, 29 각각에 대응한 E-E선 단면도이다.
먼저, 도 23 및 도 24에 도시하는 바와 같이, 실시 형태 1의 도 3A 및 도 3B에 도시한 공정과 마찬가지로, 반도체 기판인 N-형 실리콘 기판(1) 위에, 예를 들면 이산화 실리콘(SiO2)막을 패드막으로 하고, 그 위에 퇴적된 질화 실리콘(Si3N4)막을 내산화성 마스크로서 이용하는 선택적 열 산화(예를 들면, LOCOS(Local Oxidation of Silicon)법을 이용하여 SiO2로 이루어지는 두께 3000Å의 소자 분리막인 필드 절연막(2)를 형성한다.
그 후, 상기 선택적 열산화에 이용한 패드 SiO2막 및 Si3N4막을 제거하여 주변 회로의 PMOS 영역(20), NMOS 영역(19) 및 메모리 셀의 NMOS 영역(3)을 반도체 기판(1) 표면에 노출시킨다.
그리고, 주변 회로의 PMOS 영역(20)을 레지스트로 덮고, N-형 실리콘 기판(1)의 주면 전면에, 예를 들면 보론(B) 등의 P형 불순물을 주입하며, P-형 웰 영역(4)를 주변 회로의 NMOS 영역(19) 및 메모리 셀의 NMOS 영역(3)에 형성하고, 또 이 주변 회로의 NMOS 영역(19)를 및 메모리 셀의 NMOS 영역(3)을 레지스트로 덮으며, 상기 N-형 실리콘 기판(1)의 주면 전면에, 예를 들면 인(P) 등의 N형 불순물을 주입하고, N-형 웰 영역(41)을 주변 회로의 PMOS 영역(20)에 형성한다.
다음에, 전면에, 예를 들면 열 산화에 의해 SiO2로 이루어지는 두께, 예를 들면 약 70Å의 게이트 절연막(5)를 형성하고, LPCVD(Low Pressure Chemical Vapor Deposition)법을 이용하여, 예를 들면 포스핀(PH3) 등의 가스를 혼입함으로써, 두께 약 1000Å, 인 농도 약 1.0~8.0×1020cm-3정도의 인 도프트 다결정 실리콘막을 퇴적한다.
그리고, 포토리소그래픽 기술을 이용하여 소정의 형상으로 포토 레지스트를 패터닝하고, 이것을 마스크로서, 예를 들면 반응성 이온 에칭(Reactive Ion Etching; RIE)법을 적용함으로써, 상기 인 도프트 다결정 실리콘막을 패터닝하여 억세스 트랜지스터의 게이트 전극인 워드선(6a, 6d), 드라이버 트랜지스터의 게이트 전극(6b, 6c), 주변 회로 속에 형성되는 배선인 게이트 전극으로서의 역할을 갖는 6e, 6f를 형성한다.
또, 본 실시 형태에서, 게이트 전각(6a~6f)는 인 도프트 다결정 실리콘만으로 형성했지만, 예를 들면 텅스텐 실리사이드(WSi2)막 등의 금속 실리사이드막과 인 도프트 다결정 실리콘막으로 이루어지는, 소위 폴리사이드 배선으로서도 상관없다.
이 후, 주변 회로의 PMOS 영역(20)을 포토 레지스트로 이루어지는 레지스트마스크(21)에 의해 커버한 후, 주변 회로의 NMOS 영역(19) 및 메모리 셀의 NMOS 영역(3)에 대해, 예를 들면 비소(As)를 약 30~70keV로, 예를 들면 45도의 주입 각도로 웨이퍼를 회전시키면서 약 1.0~5.0×1013cm-2의 도즈량으로 상기 게이트 절연막(5)를 통과하여 주입하고, N-형 소스·드레인 영역(22)를 게이트 전극(6e)로 차폐되는 영역 이외의 NMOS 영역(19)에 형성함과 동시에, N-형 소스·드레인 영역(71~75)를 게이트 전극(6a~6d)로 차폐되는 영역 이외의 NMOS 영역(3)에 형성한다. 여기에서, N-형 소스·드레인 영역(22 및 71~75)는 약 1017~1019cm-3정도의 불순물 농도를 갖는다.
또, 여기에서, 도 23B에서는 레지스트 마스크(21)와 PMOS 영역(20)과의 위치관계를 명시하기 위해, 레지스트 마스크(21)의 하층의 표시를 행하고 있다.
다음에, 도 25 및 도 26에 도시하는 바와 같이, 상기 레지스트 마스크(21)을 제거하고, 메모리 셀 및 주변 회로의 NMOS 영역(3 및 19) 전면을 레지스트 마스크(23)으로 커버한 후, 전면에 예를 들면 BF2를 약 20~40keV로 약 1.0~5.0×1015cm-2의 도즈량으로 주입하며, P+형 소스·드레인 영역(24)를 주변 회로의 PMOS 영역(20)이 형성한다. 여기에서, P+형 소스·드레인 영역(24)는 약 1020~1021cm-3정도의 불순물 농도를 갖는다.
또, 여기에서, 도 25에서는 메모리 셀 및 주변 회로의 NMOS 영역(3 및 19)와, 레지스트 마스크(23)과의 위치 관계를 명시하기 위해, 레지스트 마스크(23)의 하층의 표시를 행하고 있다.
다음에, 도 27 및 도 28에 도시하는 바와 같이, 상기 레지스트 마스크(23)을 제거하고, 반도체 기판(1)의 주면 전면에 LPCVD법을 이용하여 두께 약 500~1500Å의 SiO2막(9)를 퇴적하며, 그 후 소정의 형상으로 포토 레지스트를 패터닝하여 레지스트 마스크(81, 82) 및 25)를 형성한다. 여기에서, 레지스트 마스크(81, 82)는 게이트 전극(6a, 6d)에 따라, 또 해당 게이트 전극(6a, 6d)의 일부를 덮도록 형성되고, 레지스트 마스크(25)은 주변 회로의 PMOS 영역(20) 전면을 덮도록 형성한다.
또, 여기에서, 도 27에서는 포토 레지스트(81, 82)와 억세스 트랜지스터의 게이트 전극인 워드선(6a, 6d)와의 위치 관계, 및 주변 회로의 PMOS 영역(20)과 레지스트 마스크(25)과의 위치 관계를 명시하기 위해, SiO2막(9)의 표시를 생략하여 그 하층의 표시를 행함과 동시에, 레지스트 마스크(25)의 하층의 표시를 행하고 있다.
또, 도 29 및 도 30에 도시하는 바와 같이, 상기 레지스트 마스크(81, 82 및 25)을 이용한 RIE법에 의해 폭 약 500~1500Å정도의 사이드 월(91~94, 97, 98) 및 레지스트 마스크(81, 82)에 차폐되어 남은 절연막(9a, 9d)를 형성한다.
이 때, 예를 들면, 도 30D에 도시되는 바와 같이 필드 절연막(2)도 동시에 상기 RIE시의 오버 에치에 의해 두께 h4만큼 제거된다.
이 후, 레지스트 마스크(81, 82 및 25) 및 측벽 산화막(91~94 및 97)을 마스크로서, 예를 들면 비소(As)를 50keV로 약 1.0~5.0×1015cm-2의 도즈량으로 주입하고, 메모리 셀의 NMOS 영역(3)에 N+형 소스·드레인 영역(111~115)를 주변 회로의 NMOS 영역(19)에 N+형 소스·드레인 영역(26)을 형성한다. 이 때, 예를 들면 비소(As) 또는 인(P)를 약 30~70keV, 예를 들면 45도의 주입 각도로 웨이퍼를 회전시키면서 약 1.0~5.0×1013cm-2의 도즈량으로 추가 주입해도 상관없다.
여기에서, N+형 소스·드레인 영역(111~115 및 26)은 약 1020~1021cm-3정도의 불순물 농도를 갖고, N-형 소스·드레인 영역(71~75)와 N+형 소스·드레인 영역(111~115) 및 N-형 소스·드레인 영역(22)와 N+형 소스·드레인 영역(26)에 의해 드레인 근방의 전계를 완화한, 소위 LDD(Lightly Doped Drain) 구조가 형성되게 된다.
또, 여기에서 도 29에서는 주변 회로의 PMOS 영역(20)과 레지스트 마스크(27)과의 위치 관계를 명시하기 위해, 레지스트 마스크(25)의 하층의 표시를 행하고 있다.
본 발명에서의 실시 형태 4에서는 상술한 한 구체 예에 비해, NMOS 영역(19)와 PMOS 영역(20)의 경계 영역 부근의 소자 분리막(2)가 오버 에치에 의해 불필요하게 삭제되는 것을 방지할 수 있고, 그 때문에, 예를 들면 한 구체 예에서 발생하고 있던 재차 에칭에 의한 소자 분리막(2)의 두께가 얇게 되는 것에 기인하는 P+형 소스·드레인 영역(24) 형성시에 보론의 반도체 기판(1)로의 도입에 의한 분리 내압의 저하를 방지할 수 있음과 동시에, 소자 분리막(2)위에 형성되는 상층 배선을 기생 게이트 전극으로 하는 기생 트랜지스터의 임계값 전압의 저하에 의한 소자분리막(2)의 분리 능력의 저하를 방지할 수 있고, 그 때문에 반도체 장치의 동작 안정 성능을 향상하는 것이 가능하게 된다.
또, 상술한 한 구체 예에 비교하여, 소자 분리막(2)가 RIE에 의해 제거되는 회수가 감소하므로, 제거되는 두께를 얇게(구체적으로는, 도 30D에 도시한 바와 같이 제거되는 두께를 h4)로 억제할 수 있으므로, 상층에 형성되는 배선의 패터닝이 용이하게 되고, 또 에칭의 공정 수를 감소할 수 있으므로, 해당 반도체 장치를 용이하게 형성할 수 있고, 그 때문에 저가 제조가 가능하게 된다.
본 발명에 관한 반도체 장치의 반도체 기판의 한 주면에 형성된 소자 분리막과, 상기 주면에 형성되어 상기 소자 분리막에 의해 둘러싸여진 소자 형성 영역과, 상기 소자 형성, 영역 위에 게이트 절연막을 통해 형성됨과 동시에, 상기 소자 분리막 위에 연장하는 게이트 전극과, 상기 소자 형성 영역에 형성되어 상기 반도체 기판 표면에 노출하는 부분이 상기 소자 분리막과 접함과 동시에, 상기 게이트 전극 아래에서 대향하는 제1 및 제2불순물 영역과, 상기 제1불순물 영역 위의 상기 게이트 전극 근방에 형성되어 상기 게이트 전극 위 및 상기 소자 분리막 내의 게이트 전극이 연장하는 부분의 근방 위에 연장하는 제1절연막과, 상기 제2불순물 영역위의 상기 게이트 전극 근방에 형성된 제2절연막을 구비하고, 상기 게이트 전극의 제1불순물 영역 측의 바깥 가장자리로부터 상기 제1절연막의 게이트 전극으로부터 떨어진 측의 바깥 가장자리에 이르는 거리가 상기 게이트 전극의 제2불순물 영역측의 바깥 가장자리로부터 상기 제2절연막의 게이트 전극으로부터 떨어진 측의 바깥 가장자리에 이르는 거리보다는 긴 것을 특징으로 하므로, 해당 반도체 장치의 제조 공정에서, 제1절연막에 의한 제1불순물 영역을 둘러싸는 소자 분리막의 불필요한 에칭을 방지하고, 이 에칭에 의한 해당 소자 분리막의 불필요한 제거, 및 제1불순물 영역의 반도체 기판 표면으로 노출하는 부분의 면적의 증대에 기인하는 반도체 장치의 동작 불량을 방지함으로써, 집적도를 향상시킨 경우에서도 상기 게이트 전극 및 제1, 제2불순물 영역으로 이루어지는 트랜지스터에서 기생 저항의 감소 및 그것을 흐르는 전류의 증가를 방지할 수 있으며, 그 때문에 해당 반도체 장치의 동작 안정 성능을 향상시킬 수 있다라는 효과를 갖는다.
추가로, 게이트 전극 및 제1불순물 영역 위에 제1절연막을 의도적으로 남기고 있으므로, 상층에 배선이 형성된 경우에서도 그 배선 아래의 평탄성을 향상시킬 수 있다.
또, 상기 제1 및 제2절연막은 소자 형성 영역 및 게이트 전극 위에 형성된 1개의 절연막으로부터 형성된 것을 특징으로 하기 때문에, 해당 반도체 장치를 적은 공정으로 또 용이하게 형성하는 것이 가능하게 된다.
또, 상기 소자 분리막의 원하는 영역 위에 형성된 얼라인먼트 마크 또는 중첩 검사용 마크와, 상기 얼라인먼트 마크 또는 중첩 검사용 마크를 덮는 절연막을 구비하고, 상기 얼라인먼트 마크 또는 중첩 검사용 마크를 덮는 절연막과 제1절연막은 상기 소자 형성 영역 및 상기 게이트 전극 및 상기 얼라인먼트 마크 또는 중첩 검사용 마크 위에 형성된 1개의 절연막으로부터 형성된 것을 특징으로 하기 때문에, 상기 게이트 전극과 동일한 공정으로 형성된 얼라인먼트 마크 또는 중첩 검사용 마크의 표면 패턴 흐름을 방지할 수 있고, 또 상기 마크의 측벽에 사이드 월이 형성되는 것을 방지할 수 있으므로, 얼라인먼트 정밀도 또는 중첩 검사 정밀도를 향상시킬 수 있다라는 효과를 갖는다.
또, 상기 소자 분리막 위에 형성된 휴즈와, 상기 휴즈 아래에 형성된 절연막을 구비하고, 상기 휴즈 아래의 절연막 및 제1절연막은 상기 소자 형성 영역, 상기 게이트 전극 및 상기 소자 분리막 위에 형성된 1개의 절연막으로부터 형성된 것을 특징으로 하기 때문에, 휴즈와 반도체 기판과의 간격이 넓게 되고, 그 때문에 레이저 블로우시에서 상기반도체 기판에 데미지가 미치는 것을 방지할 수 있다는 효과를 갖는다.
또, 반도체 기판의 한 주면 위에 형성된 제1 및 제2소자 형성 영역과, 상기 주면에 형성되어 상기 제1 및 제2소자 형성 영역을 전기적으로 분리하는 소자 분리막과, 상기 제1소자 형성 영역위에 게이트 절연막을 통해 형성된 제1게이트 전극과, 상기 제1게이트 전극 및 게이트 절연막의 측면에 형성된 사이드 월과, 상기 제1소자 형성 영역에 형성되어 상기 제1게이트 전극 아래에서 대향하는 2개의 저농도의 제1도전형의 불순물 영역과, 상기 제1소자 형성 영역에 형성되어 상기 반도체 기판의 표면에 노출하는 부분이 상기 제1게이트 전극에 대해 상기 2개의 저농도의 제1도전형의 불순물 영역의 외측에 각각 형성되는 2개의 고농도의 제1도전형의 불순물 영역과, 상기 제2소자 형성 영역 위에 게이트 절연막을 통해 형성된 제2게이트 전극과, 상기 제2소자 형성 영역에 형성되어 상기 제2게이트 전극 아래에서 대향하는 2개의 고농도의 제2도전형의 불순물 영역과, 상기 제2소자 형성영역 및 제2게이트 전극 위에 형성되어 상기 소자 분리막 위에 연장하는 절연막을 구비하고 있으므로, 해당 반도체 장치의 제조시에서 소자 분리막의 불필요한 삭제를 저감할 수 있어, 그 때문에 고농도의 불순물 영역 형성 공정에서 해당 불순물의 반도체 기판으로의 도입을 방지할 수 있음과 동시에, 소자 분리막 위에 형성되는 배선을 기생 게이트 전극으로 하는 기생 트랜지스터의 임계값 전압의 저하에 의한 해당 소자 분리막의 분리 성능의 열화를 방지할 수 있고, 따라서 반도체 장치의 동작 안정성을 향상시키는 것이 가능하게 된다.
본 발명에 관한 반도체 장치의 제조 방법은 반도체 기판의 한 주면에 형성된 복수의 소자 형성 영역 위에 게이트 전극을 형성하는 공정과, 상기 복수의 소자 형성 영역 중 원하는 소자 형성 영역에 개구하는 제1레지스트 마스크를 형성하는 공정과, 상기 게이트 전극 및 제1레지스트 마스크를 이용한 이온 주입에 의해 상기 원하는 소자 형성 영역에 저농도의 제1도전형의 불순물 영역을 형성하는 공정과, 상기 제1레지스트 마스크를 제거하고, 상기 복수의 소자 형성 영역 중 다른 원하는 소자 형성 영역에 개구하는 제2레지스트 마스크를 형성하는 공정과, 상기 게이트 전극 및 제2레지스트 마스크를 이용한 이온 주입에 의해 상기 다른소자 형성 영역에 고농도의 제2도전형의 불순물 영역을 형성하는 공정과, 상기 제2레지스트 마스크를 제거하고, 상기 불순물 영역이 형성된 복수의 소자 형성 영역 위에 절연막을 형성하는 공정과, 상기 저농도의 제1도전형의 불순물 영역이 형성된 소자 형성 영역 위의 상기 절연막에 개구하는 제3레지스트 마스크를 형성하는 공정과, 상기 제3레지스트 마스크를 이용한 이방성 에칭에 의해 상기 게이트 전극의 측면에 사이드 월을 형성하는 공정과, 상기 게이트 전극, 사이드 월 및 제3레지스트 마스크를 이용한 이온 주입에 의해 상기 저농도의 제1도전형의 불순물 영역이 형성된 소자 형성 영역에 고농도의 제1도전형의 불순물 영역을 형성하는 공정을 포함하므로, 고농도의 제2도전형의 불순물 영역 형성 공정에서 해당 불순물의 반도체 기판으로의 도입을 방지할 수 있음과 동시에, 소자 분리막의 불필요한 삭제를 제거할 수 있고, 해당 소자 분리막 위에 형성되는 배선을 기생 게이트 전극으로 하는 기생 트랜지스터의 임계값 전압의 저하에 의한 해당 소자 분리막의 분리 성능의 열화를 방지할 수 있으며, 따라서 동작 안정 성능이 양호한 반도체 장치를 얻는 것이 가능하게 된다.
또, 반도체 기판의 한 주면에 형성된 소자 형성 영역 위에 상기 소자 형성 영역을 둘러싸는 소자 분리막에 연장하도록 게이트 전극을 형성하는 공정과, 상기 게이트 전극을 마스크로 하는 이온 주입에 의해 상기 소자 형성 영역에 쌍을 이루는 불순물 영역을 형성하는 공정과, 상기 소자 형성 영역 내에 절연막을 형성하는 공정과, 상기 절연막 위에 상기 쌍을 이루는 불순물 영역 내의 한쪽의 상기 게이트 전극 근방 위, 상기 게이트 전극 위 및 상기 소자 분리막 내의 상기 게이트 전극이 연장하는 부분의 근방 위를 덮도록 레지스트 패턴을 형성하는 공정과, 상기 레지스트 패턴을 마스크로서 이용하고, 상기 절연막을 이방성 에칭하는 공정을 포함하므로, 상기 레지스트 패턴에 의해 이방성 에칭을 면한 절연막에 의해 상기 소자 분리막의 불필요한 에칭을 방지하고, 이 에칭에 의한 해당 소자 분리막의 불필요한 제거, 및 상기 불순물 영역의 반도체 기판 표면으로 노출하는 부분의 면적의 증대에 기인하는 반도체 장치의 동작 불량을 방지함으로써, 집적도를 향상시킨 경우에서도 상기 게이트 전극 및 쌍을 이루는 불순물 영역으로 이루어지는 트랜지스터에서 기생 저항의 감소 및 그것을 흐르는 전류의 증가를 방지할 수 있고, 그 때문에 동작 안정성이 양호한 반도체 장치를 얻는 것이 가능하게 된다.
추가로, 상기 레지스트 패턴에 의해 이방성 에칭을 면한 절연막에 의해 게이트 전극 및 쌍을 이루는 불순물 영역의 레지스트 패턴에 의해 덮혀진 쪽 위에 절연막을 의도적으로 남기게 되므로, 상층에 배선이 형성된 경우에서도 그 배선하의 평탄성이 양호한 반도체 장치를 얻는 것이 가능하게 된다.
또, 상기 게이트 전극을 형성하는 공정에서, 소자 분리막의 원하는 영역 위에 얼라인먼트 마크 또는 중첩 검사용 마크를 형성하고, 상기 절연막의 형성 공정에서 상기 얼라인먼트 마크 또는 중첩 검사용 마크 위에도 절연막을 형성하며, 상기 레지스트 패턴의 형성 공정에서, 상기 얼라인먼트 마크 또는 중첩 검사용 마크 위를 덮는 레지스트 패턴을 더 형성하는 것을 특징으로 하므로, 상기 게이트 전극의 형성 공정과 동일 공정으로 형성된 얼라인먼트 마크 또는 중첩 검사용 마크의 표면의 패턴 흐름을 방지할 수 있고, 또 상기 마크의 측벽에 사이드 월이 형성되는 것을 방지할 수 있으므로, 얼라인먼트 정밀도 또는 중첩 검사 정밀도가 양호한 반도체 장치를 얻는 것이 가능하게 된다.
또, 소자 분리막 위에 휴즈를 형성하는 공정을 포함하고, 상기 절연막의 형성 공정에서 소자 분리막의 상기 휴즈가 상층에 형성되는 영역 위에도 절연막을 형성하며, 상기 레지스트 패턴의 형성 공정에서 상기 휴즈가 상층에 형성되는 영역 위를 덮는 레지스트 패턴을 더 형성할 수 있는 것을 특징으로 하므로, 휴즈와 반도체 기판과의 간격을 넓게 할 수 있고, 레이저 블로우시에서 상기 반도체 기판에 대한 데미지를 방지할 수 있으며, 그 때문에 동작 안정성이 양호한 반도체 장치를 얻는 것이 가능하게 된다.

Claims (4)

  1. 반도체 기판의 한 주면에 형성된 소자 분리막과;
    상기 주면에 형성되고, 상기 소자 분리막에 의해 둘러싸여진 소자 형성 영역;
    상기 소자 형성 영역 위에 게이트 절연막을 통해 형성됨과 동시에, 상기 소자 분리막 위에 연장하는 게이트 전극;
    상기 소자 형성 영역에 형성되고, 상기 반도체 기판 표면에 노출하는 부분이 상기 소자 분리막에 접함과 동시에, 상기 게이트 전극 아래에서 대향하는 제1 및 제2불순물 영역;
    상기 제1불순물 영역 위의 상기 게이트 전극 근방에 형성되고, 상기 게이트 전극 위 및 상기 소자 분리막 내의 게이트 전극이 연장하는 부분의 근방 위에 연장하는 제1절연막; 및
    상기 제2불순물 영역 위의 상기 게이트 전극 근방에 형성된 제2절연막을 구비하고,
    상기 게이트 전극의 제1불순물 영역 측의 바깥 가장자리로부터 상기 제1절연막의 게이트 전극으로부터 떨어진 측의 바깥 가장자리에 이르는 거리가 상기 게이트 전극의 제2불순물 영역측의 바깥 가장자리로부터 상기 제2절연막의 게이트 전극으로부터 떨어진 측의 바깥 가장자리에 이르는 거리보다는 긴
    것을 특징으로 하는 반도체 장치.
  2. 반도체 기판의 한 주면 위에 형성된 제1 및 제2소자 형성 영역;
    상기 주면에 형성되고, 상기 제1 및 제2소자 형성 영역을 전기적으로 분리하는 소자 분리막;
    상기 제1소자 형성 영역 위에 게이트 절연막을 통해 형성된 제1게이트 전극;
    상기 제1게이트 전극 및 게이트 절연막의 측면에 형성된 사이드 월;
    상기 제1소자 형성 영역에 형성되어 상기 제1게이트 전극 아래에서 대향하는 2개의 저농도의 제1도전형의 불순물 영역;
    상기 제1소자 형성 영역에 형성되어 상기 반도체 기판의 표면에 노출하는 부분이 상기 제1게이트 전극에 대해 상기 2개의 저농도의 제1도전형의 불순물 영역의 외측에 각각 형성되는 2개의 고농도의 제1도전형의 불순물 영역;
    상기 제2소자 형성 영역 위에 게이트 절연막을 통해 형성된 제2게이트 전극;
    상기 제2소자 형성 영역에 형성되어 상기 제2게이트 전극 아래에서 대향하는 2개의 고농도의 제2도전형의 불순물 영역; 및
    상기 제2소자 형성 영역 및 제2게이트 전극 위에 형성되어 상기 소자 분리막 위에 연장하는 절연막
    을 구비한 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판의 한 주면에 형성된 복수의 소자 형성 영역 위에 게이트 전극을 형성하는 공정;
    상기 복수의 소자 형성 영역 중 원하는 소자 형성 영역에 개구하는 제1레지스트 마스크를 형성하는 공정;
    상기 게이트 전극 및 제1레지스트 마스크를 이용한 이온 주입에 의해 상기 원하는 소자 형성 영역에 저농도의 제1도전형의 불순물 영역을 형성하는 공정;
    상기 제1레지스트 마스크를 제거하고, 상기 복수의 소자 형성 영역 중 다른 원하는 소자 형성 영역에 개구하는 제2레지스트 마스크를 형성하는 공정;
    상기 게이트 전극 및 제2레지스트 마스크를 이용한 이온 주입에 의해 상기 다른 소자 형성 영역의 고농도의 제2도전형의 불순물 영역을 형성하는 공정;
    상기 제2레지스트 마스크를 제거하고, 상기 불순물 영역이 형성된 복수의 소자 형성 영역 위에 절연막을 형성하는 공정;
    상기 저농도의 제1도전형의 불순물 영역이 형성된 소자 형성 영역 위의 상기 절연막에 개구하는 제3레지스트 마스크를 형성하는 공정;
    상기 제3레지스트 마스크를 이용한 이방성 에칭에 의해 상기 게이트 전극의 측면에 사이드 월을 형성하는 공정; 및
    상기 게이트 전극, 사이드 월 및 제3레지스트 마스크를 이용한 이온 주입에 의해 상기 저농도의 제1도전형의 불순물 영역이 형성된 소자 형성 영역에 고농도의 제1도전형의 불순물 영역을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 반도체 기판의 한 주면에 형성된 소자 형성 영역 위에 해당 소자 형성 영역을 둘러싸는 소자 분리막에 연장하도록 게이트 전극을 형성하는 공정;
    상기 게이트 전극을 마스크로 하는 이온 주입에 의해 상기 소자 형성 영역에 쌍을 이루는 불순물 영역을 형성하는 공정;
    상기 소자 형성 영역 위에 절연막을 형성하는 공정;
    상기 절연막 위에 상기 쌍을 이루는 불순물 영역 내의 한쪽의 상기 게이트 전극 근방 위, 상기 게이트 전극 위 및 상기 소자 분리막 내의 상기 게이트 전극이 연장하는 부분의 근방 위를 덮도록 레지스트 패턴을 형성하는 공정; 및
    상기 레지스트 패턴을 마스크로서 이용하고, 상기 절연막을 이방성 에칭하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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