KR100612756B1 - 반도체 집적회로장치 및 그 제조방법 - Google Patents

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Abstract

SRAM의 메모리셀을 구성하는 구동용 MIS·FET(Qd), 전송용 MIS·FET(Qt) 및 부하저항용 MIS·FET(QL)의 Vth를 SRAM 주변회로나 논리회로의 소정의 MIS·FET의 Vth보다도 상대적이고 또한 의식적으로 높게 하기 위해, 그 소정의 MIS·FET의 Vth를 설정하기 위한 불순물 도입공정과는 별도로, 구동용 MIS·FET(Qd), 전송용 MIS·FET(Qt) 및 부하저항용 MIS·FET(QL)의 Vth를 설정하기 위한 불순물 도입공정을 도입했다.

Description

반도체 집적회로장치 및 그 제조방법{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 본 발명의 1 실시형태인 반도체 집적회로장치의 회로 블럭구성을 설명하기 위한 설명도,
도 2는 도 1의 반도체 집적회로장치의 SRAM에서의 메모리셀의 회로도,
도 3은 도 1의 반도체 집적회로장치의 SRAM의 메모리셀 영역에서의 요부평면도,
도 4는 도 1의 반도체 집적회로장치의 SRAM의 메모리셀 영역에서의 도 3의 상층의 요부평면도,
도 5는 도 1의 반도체 집적회로장치의 제조공정 중에서의 요부단면도,
도 6은 도 1의 반도체 집적회로장치의 도 5에 이어지는 제조공정 중에서의 요부평면도,
도 7은 도 1의 반도체 집적회로장치의 도 6에 이어지는 제조공정 중에서의 SRAM의 메모리셀 영역의 요부평면도,
도 8은 도 1의 반도체 집적회로장치의 도 7에 이어지는 제조공정 중에서의 요부단면도,
도 9는 도 1의 반도체 집적회로장치의 도 8에 이어지는 제조공정 중에서의 요부단면도,
도 10은 도 1의 반도체 집적회로장치의 도 9에 이어지는 제조공정 중에서의 요부단면도,
도 11은 도 1의 반도체 집적회로장치의 도 10에 이어지는 제조공정 중에서의 요부단면도,
도 12는 도 1의 반도체 집적회로장치의 도 11에 이어지는 제조공정 중에서의 요부단면도,
도 13은 도 1의 반도체 집적회로장치의 도 12에 이어지는 제조공정 중에서의 요부단면도,
도 14는 도 1의 반도체 집적회로장치의 도 13에 이어지는 제조공정 중에서의 요부단면도,
도 15는 도 1의 반도체 집적회로장치의 도 14에 이어지는 제조공정 중에서의 요부단면도,
도 16은 도 1의 반도체 집적회로장치의 도 15에 이어지는 제조공정 중에서의 요부단면도,
도 17은 도 1의 반도체 집적회로장치의 도 16에 이어지는 제조공정 중에서의 요부단면도,
도 18은 도 1의 반도체 집적회로장치의 SNM특성의 설명도,
도 19는 도 1의 반도체 집적회로장치의 효과를 설명하기 위해 본발명자가 비교하기 위해서 검토한 기술의 SNM특성의 설명도,
도 20은 도 1의 반도체 집적회로장치의 SRAM에서의 구동용 전계효과 트랜지스터의 문턱치 전압과 SNM과의 관계를 나타내는 그래프도,
도 21은 본 발명의 다른 실시형태인 반도체 집적회로장치의 제조공정 중에서의 SRAM의 메모리셀의 요부평면도,
도 22는 본 발명의 또 다른 실시형태인 반도체 집적회로장치의 제조공정 중에서의 SRAM의 메모리셀의 요부평면도,
도 23은 본 발명의 다른 실시형태인 반도체 집적회로장치의 제조공정 중에서의 요부단면도,
도 24는 도 23에 이어지는 반도체 집적회로장치의 제조공정 중에서의 요부단면도,
도 25는 도 24에 이어지는 반도체 집적회로장치의 제조공정 중에서의 요부단면도,
도 26은 SRAM의 SNM특성을 설명하기 위한 그래프도,
도 27은 본 발명자가 검토한 반도체 집적회로장치의 SNM특성의 그래프도,
도 28은 본 발명자가 검토한 반도체 집적회로장치의 SRAM을 구성하는 전송용 전계효과 트랜지스터의 드레인 전류와 부하저항용 전계효과 트랜지스터의 드레인 전류와의 관계를 나타내는 그래프도,
도 29는 본 발명자가 검토한 반도체 집적회로장치의 SRAM을 구성하는 전송용 전계효과 트랜지스터의 드레인 전류와 부하저항용 전계효과 트랜지스터의 드레인 전류와의 관계를 나타내는 그래프도이다.
본 발명은 반도체 집적회로장치 및 제조기술에 관한 것으로, 특히 스태틱 메모리(SRAM : Static Random Access Memory)와 논리회로를 가지는 반도체 집적회로장치에 적용한 유용한 기술에 관한 것이다.
SRAM은 메모리소자로서 플립플롭 회로를 이용하고, 그 쌍안정상태의 각각을 정보인 "1", "0"에 대응시켜 기억시키는 메모리이며, DRAM(Dynamic Random Access Memory)과 달리 리프레쉬 동작이 불필요하기 때문에 사용하기 쉽다는 특징이 있다. 이 플립플롭 회로는 2개의 인버터 회로로 구성되며, 한쪽의 인버터 회로의 출력이 다른쪽의 인버터 회로의 입력에 전기적으로 접속되고, 그 다른쪽의 인버터 회로의 출력이 한쪽의 인버터 회로의 입력에 전기적으로 접속되어 있다. 각 인버터 회로는 정보의 기억에 기여하는 구동용 트랜지스터와, 그 구동용 트랜지스터에 전원전압을 공급하는 부하소자를 가지고 있다. 또, 이 플립플롭 회로는 한쌍의 데이터선 사이에 끼워져 배치되어 있고, 그 플립플롭 회로와 각각의 데이터선과의 사이에는 전송용 트랜지스터가 개재되어, 플립플롭 회로와 데이터선을 전기적으로 접속하거나, 전기적으로 분리하거나 하는 구조로 되어 있다.
그런데, 이 SRAM의 메모리셀은 상기 메모리셀에서의 부하소자의 차이에 의해, 고저항 부하형과 CMIS(Complimentary Metal Insulator Semiconductor)형의 2종류로 나누어진다. 고저항 부하형은 부하소자에 폴리실리콘 저항을 이용하고 있다. 이 경우, 그 저항의 점유면적이 작은 데다가 그 저항을 구동용 트랜지스터 등의 상층에 포개어 설치할 수 있기 때문에, 메모리셀 영역의 전체면적을 가장 작게할 수 있어 대용량화 하기 쉽다. 한편, CMIS형은 부하소자에 p채널형 MIS·FET를 이용하고 있고, 소비전력이 가장 작다. 또, CMIS형의 경우에도 메모리셀 영역의 전체면적을 축소시키기 위해, 구동용 트랜지스터를 구성하는 n채널형 MOS·FET의 상층에, 2층의 폴리실리콘층을 설치하여, 그 폴리실리콘층에 의해서 부하소자용의 p채널형 MOS·FET를 구성하는, 소위 TFT(Thin Film Transistor)구조의 것도 있다.
또, SRAM을 가지는 반도체 집적회로장치에 관해서는, 예를 들어 특개평 8-167655호 공보에 기재가 있고, 제조 프로세스를 복잡하게 하지 않고, 고성능 논리회로와 고집적 풀 CMOS형 메모리셀 어레이를 동일 칩내에 집적하기 위해, 논리회로는 표면채널형의 n채널 MOSFET와 p채널 MOSFET로 구성하며, 메모리셀은 그 n채널 MOSFET와 p채널 MOSFET의 게이트 전극을 동일한 도전성으로하여 직접 접속하는 구조가 개시되어 있다.
또, 국제공개번호 WO97/38444에는 SRAM의 트랜스퍼 트랜지스터의 문턱치 전압을 조정하는 것에 관해서 개시되어 있다.
그런데, 상기 SRAM을 가지는 반도체 집적회로 장치기술에 있어서는 이하의 과제가 있는 것을 본 발명자는 발견했다.
즉, SRAM을 가지는 반도체 집적회로장치에서는 고속화나 저소비전력화 또는 소자의 고집적화에 따라, 그 메모리셀을 구성하는 소자와 그 이외의 소자에서 따로 따로 문턱치 전압을 설정할 필요가 발생하는 것에 대해서 충분하게 고려되어 있지 않고, 그 반도체 집적회로장치를 제조상의 용이성만을 고려하여 제조하여 버리면, 메모리회로에서 종래 현재화(顯在化)되어 있지 않았던 동작불량이 발생하는 과제이다. 예를 들어 SRAM과 논리회로를 동일 반도체기판에 설치하는 반도체 집적회로장치에서는, 논리회로 및 SRAM 주변회로(이하 논리회로 등이라 함)의 고속화나 그 반도체 집적회로장치 전체의 저소비전력화 또는 소자의 고집적화가 점점 진행되고 있다. 그 논리회로 등의 고속화를 도모하기 위해서는 그 문턱치 전압을 낮추는 것이 행하여지고 있지만, 논리회로 등의 고속화나 반도체 집적회로장치의 저소비전력화가 현저하게 진행되고 있는 것을 고려하지 않고, 제조상의 용이성 등의 관점만을 고려하여 논리회로 등과 메모리회로의 문턱치 전압을 동(同)공정시에 설정해 버리면, 논리회로 등의 동작속도의 향상은 꾀할 수 있지만, 메모리회로에서는 메모리셀의 노이즈마진이 저하하고, 종래 논리회로 등과 메모리회로의 문턱치 전압을 동공정시에 설정하였다 하더라도 현재화되지 않은 메모리회로의 동작불량이 발생하는 것이 본 발명자의 연구결과에 의해 발견되었다.
본 발명의 목적은 SRAM을 가지는 반도체 집적회로장치의 메모리의 동작마진을 향상시킬 수 있는 기술을 제공하는 것에 있다.
또, 본 발명의 다른 목적은 SRAM을 가지는 반도체 집적회로장치의 소비전력을 저감할 수 있는 기술을 제공하는 것에 있다.
또한, 본 발명의 다른 목적은 SRAM을 가지는 반도체 집적회로장치의 기록마진을 향상시킬 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 외의 목적과 신규한 특징은 본 명세서의 기술 및 첨부도면에서 명백하게 될 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
본 발명의 반도체 집적회로장치는 SRAM의 메모리셀를 구성하는 복수의 제1 전계효과 트랜지스터와, 그 이외의 제2 전계효과 트랜지스터를 반도체기판에 설치하고 있는 반도체 집적회로장치로서, 상기 복수의 제1 전계효과 트랜지스터 중 적어도 하나의 제1 전계효과 트랜지스터의 문턱치 전압을 상기 제2 전계효과 트랜지스터의 문턱치 전압보다도 상대적으로 높게 한 것이다.
또, 본 발명의 반도체 집적회로장치의 제조방법은 SRAM의 메모리셀를 구성하는 복수의 제1 전계효과 트랜지스터와, 그 이외의 제2 전계효과 트랜지스터를 반도체기판에 형성하는 반도체 집적회로장치의 제조방법으로서, 상기 복수의 제1 전계효과 트랜지스터 중 적어도 하나의 제1 전계효과 트랜지스터의 문턱치 전압을 상기 제2 전계효과 트랜지스터의 문턱치 전압보다도 상대적으로 높게하기 위해, 상기 반도체기판에서, 상기 적어도 하나의 제1 전계효과 트랜지스터의 형성영역에 제1 불순물을 선택적으로 도입하는 불순물 도입공정을 가지는 것이다.
또, 본 발명의 반도체 집적회로장치의 제조방법은 SRAM의 메모리셀를 구성하는 복수의 제1 전계효과 트랜지스터와, 그 이외의 제2 전계효과 트랜지스터를 반도체기판에 형성하는 반도체 집적회로장치의 제조방법으로서, 상기 복수의 제1 전계효과 트랜지스터 중 적어도 하나의 제1 전계효과 트랜지스터의 문턱치 전압을 상기 제2 전계효과 트랜지스터의 문턱치 전압보다도 상대적으로 높게하기 위해, 상기 반도체기판에서, 상기 제2 전계효과 트랜지스터의 형성영역에 선택적으로 질소를 도입한 후, 상기 반도체기판 위에 게이트 절연막을 형성하는 공정을 가지는 것이다.
이하, 본 발명의 실시형태를 도면에 의거하여 상세하게 설명한다(또한, 실시형태를 설명하기 위한 전 도면에서 동일 기능을 가지는 것은 동일 부호를 붙여, 그 반복 설명은 생략한다).
(실시형태 1)
도 1 ~ 도 4는 본 발명의 반도체 집적회로장치의 구조를 설명하기 위한 설명도, 도 5 ~ 도 17은 도 1의 반도체 집적회로장치의 제조방법을 설명하기 위한 반도체 집적회로장치의 제조공정 중에서의 요부단면도, 도 18은 본 실시형태의 효과를 설명하기 위한 설명도, 도 19는 본 실시형태의 효과를 설명하기 위해 본 발명자가 검토한 기술의 설명도, 도 20은 본 실시형태의 효과를 설명하기 위한 설명도이다.
또한, 본 기술사상에서 문턱치 전압(이하 Vth로 기재)이 높다는 의미는 채널 폭 등과 같은 치수상으로 다름에 따른 Vth의 상승분 이상으로 의식적으로 Vth를 상승시키는 것을 의미하고 있다. 또, 본 기술사상에서 Vth는 단위채널 폭 당(예를 들어 1㎛폭 당) 1.0㎂의 전류가 흐를 때의 게이트 전압을 말한다.
본 발명의 기술사상은 SRAM(Static Random Access Memory)을 구성하는 MIS·FET(Metal Insulator Semiconductor)와, 그 이외의 MIS·FET를 동일 반도체기판에 설치하고 있는 반도체 집적회로장치에서, SRAM을 구성하는 MIS·FET와 그 외의 MIS·FET에서 Vth를 각각 따로따로 설정하는 것이다. 이것은 본 발명자가 이하와 같은 검토결과에 의한 것이다. 예를 들어 도 1에 나타내는 바와 같이 SRAM과 마이크로 프로세서(CPU)와 같은 논리회로 등을 동일 반도체기판에 설치하고 있는 반도체 집적회로장치의 동작속도의 고속화나 저소비전력화(즉, 저전원전압화) 또는 소자의 고집적화에 따라 SRAM의 메모리셀에서 랜덤 비트 불량이 생겼다. 본 발명자는 그 원인을 조사한 결과, 당해 불량의 주원인으로서, 그 메모리셀의 동작마진이 적다고 하는 불량모드를 발견했다. 그리고, 그 원인을 더욱 조사한 결과, 당해 반도체 집적회로장치의 동작속도의 고속화나 저전원 전압화 또는 소자의 고집적화에 따라, 지금까지 현재화되지 않았던 과제가 발생하는 것을 발견했다.
즉, 상기 반도체 집적회로장치에서 그 논리회로 등의 고속화를 꾀하기 위해서는, 통상 그 Vth를 낮추는 것이 행하여지고 있지만, 논리회로 등의 고속화나 반도체 집적회로장치의 저소비전력화 또는 소자의 고집적화가 현저하게 진행되고 있는 것을 고려하지 않고, 제조상의 용이성 등의 관점만을 고려하여 논리회로 등과 메모리회로의 Vth를 동 공정시에 설정하여 버리면, 메모리셀 영역의 MIS·FET의 Vth도 내려가 버리고, 종래 논리회로등과 메모리회로의 Vth를 동 공정시에 설정했다 하더라도 현재화되지 않은 상기 메모리에서의 동작불량이 발생한다.
특히, 소자의 고집적화를 도모하기 위해, 로코스(Local Oxidation of Silicon)법에 의한 분리구조(Shallow Trench Isolation)를 대신하여 홈형(溝型)의 매립 분리구조를 채용한 경우에는 MIS·FET가 역협(reverse narrow)채널특성을 나타내어 Vth가 낮게 되지만, 그것을 고려하지 않고 상술한 바와 같이 제조상의 용이 성 등만을 고려하여 논리회로 등과 메모리회로의 Vth를 동 공정시에 설정하면, 메모리셀 영역의 MIS·FET의 Vth가 큰 폭으로 저하하여, 지금까지 현재화되지 않은 상기 메모리에서의 동작불량이 발생한다.
도 26은 메모리셀의 동작안정성을 나타내는 파형이며, 예를 들어 6MIS·FET형 SRAM에서의 메모리셀의 한쪽 노드의 인가전압에 대한 다른쪽 노드의 전압을 플롯(plot)하고, 중합시킨 파형이다(트랜스퍼 커브). 이 커브의 겹친 부분이 노이즈에 대한 마진을 나타내며, 그 겹친 부분의 길이(45도 방향의 최장부분)를 스태틱 노이즈 마진(Static Noise Margin : SNM 이라 함)라고 한다. 그리고, 그 겹침이 클(즉, SNM이 크다)수록 메모리가 안정하게 동작하는 것을 나타내지만, 상술한 바와 같이 논리회로 등과 메모리회로의 Vth를 동 공정시에 설정한 경우에, 특히 메모리셀의 구동용 MIS·FET의 Vth가 논리회로 등에서의 Vth와 동일한 정도로 낮게 될 경우에는, 도 27에 나타내는 바와 같이 SNM이 작고, 메모리동작이 불안정하게 된다.
또, 도 28 및 도 29는 메모리셀의 전송용 MIS·FET 및 부하저항용 MIS·FET의 드레인 전류를 측정한 결과를 나타내는 그래프이다. 이들의 도면에서 전송용 MIS·FET에서는 Vth가 너무 높아도 너무 낮아도 판독 불량이 생기고, 또, 부하저항용 MIS·FET에서는 Vth가 너무 낮으면 기록 불량이 생기는 것을 알수 있다. 즉, 본 발명자는 메모리셀의 구동용 MIS·FET뿐만 아니라, 동작환경이나 동작조건 등에 의해 전송용 MIS·FET나 부하저항용 MIS·FET의 Vth도 논리회로 등의 MIS·FET의 Vth와는 별도로 설정하는 것이 바람직하다는 것을 발견했다.
다음으로, 이와 같은 본 발명의 기술사상을, 예를 들어 캐쉬(Cache)메모리용의 SRAM을 가지는 마이크로 프로세서에 적용한 경우를 예로서, 본 실시형태의 반도체 집적회로장치의 구조를 설명한다.
도 1에는 본 실시형태의 반도체 칩(1C)내에 설치된 주된 회로 블럭이 표시되어 있다. 즉, 반도체 칩(1C)에는, 예를 들어 입출력회로 I/O, 마이크로 프로세서(CPU)와 같은 로직회로 (2A ~ 2C), 캐쉬 메모리용의 SRAM, 위상동기 루프회로 PLL(Phase Locked Loop) 및 클록펄스 발생회로 CPG(Clock Pulse Generator)등이 설치되어 있다. 또한, 이 반도체 집적회로장치의 고전위측의 전원전압은 예를 들어 2.5V 이하이다. 또, 이 반도체 집적회로장치를 구성하는 MIS·FET의 최소 게이트 길이는 예를 들어 0.25㎛정도이다. 또, 고속성이 요구되는 MIS·FET의 Vth는 예를 들어 0.25V 이하이다.
이 SRAM의 메모리셀 영역에는 예를 들어 도 2에 나타내는 바와 같이 6MIS·FET(Metal Insulator Semiconductor Field Effect Transistor)형의 메모리셀(MC)이 복수개 배치되어 있다. 이 메모리셀(MC)은 한쌍의 상보성의 데이터선(DL1, DL2(DL))과, 워드선(WL)과의 교차부 근방에 배치되어 한쌍의 구동용 MIS·FET(Qd1, Qd2)(Qd : 제1 전계효과 트랜지스터)와, 한쌍의 부하저항용 MIS·FET(QL1, QL2)(QL : 제1 전계효과 트랜지터)와, 한쌍의 전송용 MIS·FET(Qt1, Qt2)(Qt : 제1 전계효과 트랜지스터)를 가지고 있다. 또한, 한쌍의 상보성의 데이터선(DL1, DL2)은 서로 반전된 신호가 전송된다.
상기 한쌍의 구동용 MIS·FET(Qd1, Qd2) 및 한쌍의 부하저항용 MIS ·FET(QL1, QL2)는 플립플롭 회로를 구성하고 있다. 이 플립플롭 회로는 1비트의 정보("1" 또는 "0")를 기억하는 기억소자이며, 그 일단(一端)(부하저항용 MIS·FET (QL1, QL2)측)은 고전위측의 전원(Vdd)과 전기적으로 접속되고, 타단(他端)(구동용 MIS·FET(Qd1, Qd2)측)은 접지측의 전원(GND)과 전기적으로 접속되어 있다. 또한, 고전위측의 전원(Vdd)의 전압은 예를 들어 1.8V 정도, 접지측의 전원(GND)의 전압은 예를 들어 0V이다.
또 한쌍의 전송용 MIS·FET(Qt1, Qt2)는 플립플롭 회로를 데이터선(DL1, DL2)에 전기적으로 접속하거나, 분리하기 위한 스위칭 소자이고, 각각 플립플롭 회로의 입출력단자(축적노드(N1, N2))와 데이터선(DL1, DL2)과의 사이에 개재되어 있다. 또한, 한쌍의 전송용 MIS·FET(Qt1, Qt2)의 게이트 전극은 워드선(WL)과 전기적으로 접속되어 있다.
다음으로, 이 메모리셀 영역의 요부평면도를 도 3 및 도 4에 나타낸다. 또한, 도 4는 평면적으로는 도 3과 동일 평면위치를 나타내고 있지만, 단면적으로는 도 3의 층보다도 상층의 제 1층 배선 및 그 상층의 제 2층 배선을 나타내고 있다.
반도체기판(3)은, 예를 들어 p형 실리콘(Si)단결정으로 이루어진다. 반도체기판(3)에는 후술하는 p웰 및 n웰이 형성되어 있다. 또, 반도체기판(3)의 주면에는 분리부(4)가 형성되어 있다. 이 분리부(4)에 둘러 쌓인 활성영역에는 전송용 MIS·FET(Qt), 구동용 MIS·FET(Qd) 및 부하저항용 MIS·FET(QL)이 형성되어 있다. 이 중, 전송용 MIS·FET(Qt) 및 구동용 MIS·FET(Qd)는 예를 들어 n채널형의 MIS·FET 로 구성되고, 부하저항용 MIS·FET(QL)는 예를 들어 p채널형의 MIS·FET로 구성되어 있다. 또한 도 3 중의 nMIS는 n채널형의 MIS·FET의 형성영역을 나타내고, pMIS는 p채널형의 MIS·FET의 형성영역을 나타내고 있다. 본 실시형태에서는 이들 구동용 MIS·FET(Qd), 전송용 MIS·FET(Qt) 및 부하저항용 MIS·FET(QL)의 설계상의 채널 폭이 논리회로나 SRAM 주변회로를 구성하는 MIS·FET(제2 전계효과 트랜지스터)의 설계상의 채널 폭보다도 작게 되어 있다. 또한, 설계상이란 오차를 포함하는 것을 의미하고 있다.
전송용 MIS·FET(Qt)는 n형 반도체영역(5) 및 게이트 전극(6gt)을 가지고 있고, 구동용 MIS·FET(Qd)는 n형의 반도체영역(5) 및 게이트 전극(6gd)을 가지고 있고, 또 부하저항용 MIS·FET(QL)는 p형의 반도체영역(7) 및 게이트 전극(6gL)을 가지고 있다.
n형의 반도체영역(5)은 전송용 MIS·FET(Qt) 및 구동용 MIS·FET(Qd)의 소스·드레인을 형성하는 영역이고, 상기 p웰에 예를 들어 인(P) 또는 비소(As)가 도입되어 형성되어 있다. 이 n형의 반도체 영역(5)의 한쪽은 전송용 MIS·FET(Qt) 및 구동용 MIS·FET(Qd)의 공유의 영역으로 되어 있고, 쌍방의 MIS·FET를 전기적으로 접속하는 배선으로서의 기능을 가지고 있다. 전송용 MIS·FET(Qt)의 n형의 반도체영역(5)의 다른쪽은 데이터선용의 접속공(8A)을 통해서 데이터선(DL)(도 4참조)과 전기적으로 접속되어 있다. 이 데이터선(DL)은 예를 들어 알루미늄 또는 알루미늄-실리콘-동 합금 등으로 이루어지고, 제2 배선층에 형성되어 있다. 또 전송용 MIS·FET(Qt)와 구동용 MIS·FET(Qd)의 공유의 n형 반도체영역(5)은 접속공(8B)을 통 해서 쌍으로 되는 다른 구동용 MIS·FET(Qd) 및 부하저항용 MIS·FET(QL)의 게이트 전극 (6gd, 6gL)과 접속되며, 또한 제 1층 배선(9L)(도 4참조)과 전기적으로 접속되어 있다. 이 제 1층 배선(9L)은 예를 들어 알루미늄 또는 알루미늄-실리콘-동 합금 등으로 이루어지고, 접속공(8C)을 통해서 부하저항용 MIS·FET(QL)의 한쪽의 p형의 반도체영역(7)과 전기적으로 접속되어 있다. 또한, 구동용 MIS·FET(Qd)의 n형의 반도체영역(5)의 다른쪽은 접속공(8D)을 통해서 저전위측의 전원(GND)(도 2참조)용의 제 1층 배선(9LG)(도 4참조)과 전기적으로 접속되어 있다. 또, 부하저항용 MIS·FET(QL)의 다른쪽의 p형의 반도체영역(7)은 접속공(8E)을 통해서 고전위측의 전원(Vdd)(도 2참조)용의 제 1층 배선(9LV)(도 4참조)과 전기적으로 접속되어 있다.
전송용 MIS·FET(Qt)의 게이트 전극(6gt)은 워드선(WL)의 일부로 구성되어 있고, 도 3의 횡방향으로 연장하는 평면대(planar band) 모양의 패턴으로 형성되어 있다. 또, 구동용 MIS·FET(Qd) 및 부하저항용 MIS·FET(QL)의 게이트 전극(6gd, 6gL)은 일체적인 게이트 패턴의 일부에 형성되어 있다. 이 게이트 패턴은 그 일부가 게이트 전극(6gd, 6gL)끼리를 연결하는 게이트 패턴 부분에 대해서 비스듬한 방향으로 연장하여, 전체적으로 평면 Y자 모양으로 형성되어 있다. 그 게이트 패턴의 경사진 연재부의 끝 부분은 상기 접속공(8B)을 통해서 n형의 반도체영역(5) 및 제 1층 배선(9L)과 전기적으로 접속되어 있고, 배선으로서의 기능을 가지고 있다. 그리고, 하나의 메모리셀(MC)은 도 3의 횡방향에 근접하는 2개의 게이트 패턴을 가지고 있다. 이들 게이트 전극(6gt, 6gd, 6gL)은 후술하는 게이트 절연막 위에 형성되 어 있고, 예를 들어 저저항 폴리실리콘의 단체막(單體膜), 저저항 폴리실리콘막 위에 텅스텐실리사이드 등과 같은 실리사이드층을 설치한 적층막 또는 저저항 폴리실리콘막 위에 질화티탄이나 질화텅스텐 등을 통하여 텅스텐 등과 같은 금속막을 설치한 적층막으로 구성되어 있다.
다음으로 본 실시형태의 반도체 집적회로장치의 제조방법의 일예를 도 5 ~ 도 17에 의해 설명한다. 또한, 도면중의 I/O·NMIS는 입출력회로 형성용의 n채널형 MIS·FET의 형성영역, I/O·PMIS는 입출력회로 형성용의 p채널형 MIS·FET의 형성영역, 논리 NMIS는 논리회로용의 n채널형 MIS·FET의 형성영역 및 논리 PMIS는 논리회로용의 p채널형 MIS·FET의 형성영역을 의미하고 있다. 또, 도 5 ~ 도 17의 메모리셀 영역에는 구동용 MIS·FET 및 부하저항용 MIS·FET의 형성영역이 예시되어 있다.
우선, 도 5에 나타내는 바와 같이 예를 들어 p형이며 비저항이 10Ω㎝정도의 반도체기판(이 단계에서는 반도체 웨이퍼)(3)을 800℃정도로 웨트(wet)산화하여 그 표면에 막두께 10㎚정도의 얇은 산화 실리콘막(10)을 형성한 후, 그 위에 CVD(Chemical Vapor Deposition)법으로 막두께 200㎚정도의 질화 실리콘막(11)을 퇴적한다. 산화 실리콘막(10)은 후의 공정에서 소자분리 홈의 내부에 매립되는 산화 실리콘막을 신터링(유리화함, Vitrified)할 때 등에 반도체기판(3)에 가하는 스트레스를 완화하기 위해 형성된다. 질화 실리콘막(11)은 산화되기 어려운 성질을 가지기 때문에 그 하부(활성영역)의 기판표면의 산화를 방지하는 마스크로서 이용된다.
이어서, 포토레지스트막을 마스크로 하여 질화 실리콘막(11), 산화 실리콘막(10) 및 반도체기판(3)을 드라이에칭하는 것에 의해, 소자분리영역의 반도체기판(3)에 깊이 300 ~ 400㎚정도의 분리홈(4a)을 형성한다. 분리홈(4a)을 형성하기 위해서는 포토레지스트막을 마스크로 하여 질화 실리콘막(11)을 드라이에칭하고, 이어서 포토레지스트막을 제거한 후, 패터닝된 질화 실리콘막(11)을 마스크로 하여 산화 실리콘막(10) 및 반도체기판(3)을 드라이에칭해도 된다.
다음으로 본 실시형태에서는 SRAM의 메모리셀을 구성하는 구동용 MIS·FET , 전송용 MIS·FET 및 부하저항용 MIS·FET 의 Vth를 SRAM 주변회로나 논리회로의 소정의 MIS·FET의 Vth보다도 상대적이며 또한 의식적으로 높게 하기 위해, 이하의 처리를 행한다(이하, 제1 처리라고 함).
우선 분리홈 형성용의 포토레지스트막을 제거한 후, 구동용 MIS·FET 및 전송용 MIS·FET의 Vth를 상대적이며 또한 의식적으로 높게 하기 위해, 도 6에 나타내는 바와 같이 반도체기판(3)위에 구동용 MIS·FET(Qd)의 형성영역 및 전송용 MIS·FET(Qt)의 형성영역이 노출되고, 그 이외의 영역이 피복되는 포토레지스트 패턴(12A)을 형성한다. 또한 도 6은 도 3과 같은 메모리셀 영역을 나타내는 것이다. 이 도 6의 단계에서는 아직 소자 등은 형성되어 있지 않지만, 포토레지스트 패턴(12A)의 형성위치 관계를 알기 쉽게하기 위해 도면에 나타내고 있다. 또, 도 6에서는 도면을 보기 쉽게하기 위해 포토레지스트 패턴(12A)에 해치(hatch)를 넣었다. 또, 포토레지스트 패턴(12A)의 패턴형상은 이에 한정되는 것이 아니고, 예를 들어 구동용 MIS·FET(Qd) 및 전송용 MIS·FET(Qt)의 형성영역과, 반도체기판(3)에 형성하는 n채널형의 MIS·FET로서 특히 소스·드레인 간의 리크전류를 억제하는 것이 필요로 되는 MIS·FET의 형성영역이 노출되고, 그 이외의 영역이 피복되는 패턴형상으로 형성해도 된다.
이어서, 포토레지스트 패턴(12A)을 마스크로 하여, 예를 들어 2플루오르화붕소(BF2)를 반도체기판(3)에 이온주입한다. 이 때의 조건은 특별히 한정되는 것은 아니지만, 예를 들면 다음과 같다. 즉, 이온주입 에너지는 40keV정도, 도스(dose)량은 1 X 1012/㎠정도, 이온주입 각도는 10도정도 이다. 이온주입 각도를 기입하고 있는 이유는 불순물 이온을 분리홈(4a)의 측면에도 도입함으로써, 활성영역 전체에서 Vth를 상승시키기 위해서이다. 또한 이온주입 각도란 반도체기판(3)의 주면에 대한 불순물 이온의 입사각도이다.
이어서, 포토레지스트 패턴(12A)을 제거한 후, 부하저항용 MIS·FET(QL)의 Vth를 상대적이며 또한 의식적으로 높게하기 위해, 도 7에 나타내는 바와 같이 반도체기판(3) 위에 부하저항용 MIS·FET(QL)의 형성영역이 노출되고 그 외의 영역이 피복되는 포토레지스트 패턴(12B)을 형성한다. 또한, 도 7도 도 3과 동일한 메모리셀 영역을 나타내는 것이며, 이 단계에서는 아직 소자 등은 형성되어 있지 않지만, 포토레지스트 패턴(12B)의 형성위치 관계를 알기 쉽게하기 위해 도면에 나타내고 있다. 또 도 7에서도 도면을 보기 쉽게하기 위해 포토레지스트 패턴(12B)에 해치를 넣었다. 또, 포토레지스트 패턴(12B)의 패턴형상은 이에 한정되는 것이 아니고, 예를 들면 부하저항용 MIS·FET(QL)의 형성영역과, 반도체기판(3)에 형성하는 p채널 형의 MIS·FET로서 특히 소스·드레인 간의 리크전류를 억제하는 것이 필요로 되는 MIS·FET의 형성영역이 노출되고 그 외의 영역이 피복되는 패턴형상으로 형성해도 된다.
이어서, 포토레지스트 패턴(12B)을 마스크로 하여 예를 들어 인(P)을 반도체기판에 이온주입한다. 이 때의 조건은 특별히 한정되는 것은 아니지만, 상기 한 구동용 MIS·FET(Qd)의 Vth를 상대적이고 또한 의식적으로 상승시키기 위한 불순물 도입조건과 동일해도 된다. 그 후, 포토레지스트 패턴(12B)을 제거한다.
또한 상술한 바와 같은 구동용 MIS·FET(Qd) 등의 Vth를 상승시키기 위한 불순물 도입공정과, 부하저항용 MIS·FET(QL)의 Vth를 상승시키기 위한 불순물 도입공정의 순서는 반대라도 된다.
이와 같은 일련의 처리를 행하는 것에 의해, 구동용 MIS·FET(Qd), 전송용 MIS·FET(Qt) 및 부하저항용 MIS·FET(QL)의 Vth를 상대적이고 또한 의식적으로 상승시킨다.
이와 같은 제1 처리 후, 상기 에칭으로 분리홈(4a)의 내벽에 발생한 데미지층을 제거하기 위해, 반도체기판(3)을 1000℃정도로 드라이 산화하여 분리홈(4a)의 내벽에 막두께 30㎚정도의 얇은 산화 실리콘막을 형성한다. 이어서, 도 8에 나타내는 바와 같이 반도체기판(3) 위에 막두께 400㎚정도의 산화 실리콘막(13)을 퇴적한 후, 반도체기판(3)을 웨트 산화하는 것에 의해, 분리홈(4a)에 매립한 산화 실리콘막(13)의 막질을 개선하기 위한 신터링(유리화 함)을 행한다. 이 산화 실리콘막(13)은 예를 들어 오존(O3)과 테트라에톡시실란(TEOS)을 소스가스로 이용한 플라즈마 CVD법으로 퇴적한다.
이어서, 그 산화 실리콘막(13)의 상부에 CVD법으로 막두께 200㎚정도의 질화 실리콘막을 퇴적한 후, 포토레지스트막을 마스크로 하여 질화 실리콘막을 드라이에칭하는 것에 의해, 예를 들어 메모리 어레이와 주변회로의 경계부와 같이 상대적으로 넓은 면적의 분리홈(4a)의 상부에만 질화 실리콘막(14)을 남긴다. 분리홈(4a)의 상부에 남은 질화 실리콘막(14)은 다음 공정에서 산화 실리콘막(13)을 화학적 기계연마(Chemical Mechanical Polishing : CMP)법으로 연마해서 평탄화할 때, 상대적으로 넓은 면적의 분리홈(4a)의 내부의 산화 실리콘막(13)이 상대적으로 좁은 면적의 분리홈(4a) 내부의 산화 실리콘막(13)에 비하여 깊게 연마되는 현상(디싱 : dishing)을 방지하기 위해 형성된다.
이어서, 질화 실리콘막(14)의 패터닝용의 포토레지스트막을 제거한 후, 질화 실리콘막(11, 14)을 스토퍼로 이용한 CMP법으로 산화 실리콘막(13)을 연마하여 분리홈(4a) 내부에 남기는 것에 의해 분리부(4)를 형성한다. 본 실시형태에서는 분리부(4)의 구조로서 홈형(溝型)의 분리구조를 채용하고 있기 때문에 통상이라면 역협채널 특성에 의해 메모리셀을 구성하는 MIS·FET의 Vth가 저하하지만, 상기 제1 처리 또는 후술하는 바와 같은 메모리셀을 구성하는 MIS·FET의 Vth를 상대적이며 또한 의식적으로 상승시키기 위한 처리를 행하고 있기 때문에, 그와 같은 문제도 생기지 않는다.
그 후, 질화 실리콘막(11, 14)을 제거하고 반도체기판(3)에 대해서 프리 산화처리(pre-oxidation process)를 행하여 두께 10㎚정도의 게이트 절연막을 반도체기판(3) 위에 형성한다. 그 후, 도 9에 나타내는 바와 같이 반도체기판(3)의 주면 위에, 매립영역이 노출되고, 그 이외의 영역이 피복되는 포토레지스트 패턴(12C)을 형성한 후, 반도체기판(3)에 n형의 매립영역(15)을 형성하기 위해, 그 포토레지스트 패턴(12C)을 마스크로 하여, 예를 들면 인을 반도체기판(3)에 이온주입한다. 또한, 이 단계에서는 불순물의 활성화 등을 위한 열처리를 반도체기판(3)에 행하고 있지 않기 때문에 n형의 매립영역(15)은 형성되어 있지 않지만, 설명을 알기 쉽게 하기 위해서 도시한다.
이어서, 그 포토레지스트 패턴(12C)을 제거한 후, 반도체기판(3)의 주면 위에 전영역에서의 n웰영역이 노출되고, 그 이외의 영역이 피복되는 포토레지스트 패턴을 형성한다. 이어서, 그 포토레지스트 패턴을 마스크로 하여, 반도체기판(3)에 예를 들어 인을 이온주입 한다. 여기서는 적어도 n웰(16NW)을 형성하기 위한 상기 불순물의 도입공정과, 메모리셀 영역 이외의 n웰(16NW)에 형성되는 MIS·FET의 Vth를 설정하기 위한 상기 불순물의 도입공정의 2종의 불순물 도입공정을 각각 따로따로 행한다. 그 후, 그 포토레지스트 패턴을 제거한다.
이어서, 도 10에 나타내는 바와 같이 반도체기판(3)의 주면 위에, 전영역에서의 p웰 영역이 노출되고, 그 외의 영역이 피복되는 포토레지스트 패턴(12D)을 형성한다. 이어서, 그 포토레지스트 패턴(12D)을 마스크로 하여, 반도체기판(3)에 예를 들면 붕소 또는 2플루오르화붕소를 이온주입한다. 여기서는 적어도 p웰(16PW)을 형성하기 위한 상기 불순물의 도입공정과, 메모리셀 영역 이외의 p웰(16PW)에 형성되는 MIS·FET 의 Vth를 설정하기 위한 상기 불순물의 도입공정의 2종의 불순물 도입공정을 각각 따로따로 행한다. 그 후, 그 포토레지스트 패턴(12D)을 제거한다.
여기서, 상기 웰 등의 불순물 도입공정의 후, 상기한 제1 처리를 대신하여, 상기 구동용 MIS·FET, 전송용 MIS·FET 및 부하저항용 MIS·FET의 Vth를, SRAM 주변회로나 논리회로의 소정의 MIS·FET의 Vth보다도 상대적이며 또한 의식적으로 높게하기 위해, 이하의 처리를 행하여도 된다(이하, 제2 처리라고 함).
우선, 구동용 MIS·FET 및 전송용 MIS·FET의 Vth를 상대적이며 또한 의식적으로 높게 하기 위해, 상기 도 6에 나타낸 포토레지스트 패턴(12A)(또는 그 변형예의 포토레지스트 패턴)을 형성한다. 또한, 이 단계에서도 소자등은 형성되어 있지 않지만, 포토레지스트 패턴(12A)의 형성위치 관계를 알기 쉽게하기 위해 도시한다.
이어서, 그 포토레지스트 패턴(12A)을 마스크로 하여, 예를 들어 2플루오르화붕소(BF2)를 반도체기판(3)에 이온주입한다. 이 때의 조건은 특별히 한정되는 것은 아니지만, 예를 들어 다음과 같다. 즉, 이온주입 에너지는 60keV정도, 도스량은 3 X 1012/㎠정도, 이온주입 각도는 90도(즉, 반도체기판(3)의 주면에 대해서 수직)정도이다.
이어서, 포토레지스트 패턴(12A)를 제거한 후, 부하저항용 MIS·FET QL의 Vth를 상대적이며 또한 의식적으로 높게 하기 위해, 상기 도 7에 나타낸 포토레지스트 패턴(12B)(또는 그 변형예)을 형성한다. 또한, 이 단계에서도 소자 등은 형성 되어 있지 않지만, 포토레지스트 패턴(12B)의 형성 위치관계를 알기 쉽게 하기 위해 도시한다.
이어서 포토레지스트 패턴(12B)을 마스크로 하여, 예를 들어 인(P)을 반도체기판(3)에 이온주입한다. 이 때의 조건은 특별히 한정되는 것은 아니지만, 이온주입 에너지가 예를 들어 40keV정도인것 외는 이 제2 처리에서의 상기 구동용 MIS·FET Qt등의 Vth를 상승시키기 위한 불순물 도입조건과 동일해도 된다.
또한, 이 경우도 상기 한 구동용 MIS·FET(Qd)등에서의 Vth를 상승시키기 위한 불순물 도입공정과, 부하저항용 MIS·FET(QL)에서의 Vth를 상승시키기 위한 불순물 도입공정의 순서는 반대로도 된다.
이와 같은 일련의 처리를 행하는 것에 의해 구동용 MIS·FET(Qd), 전송용 MIS·FET(Qt) 및 부하저항용 MIS·FET(QL)의 Vth를 상대적이며 또한 의식적으로 상승시킨다.
이와 같은 제2 처리의 후, 반도체기판(3)에 대해서 열처리를 행하는 것에 의해, 반도체기판(3)에 도입한 불순물의 활성화 등을 행하고, 반도체기판(3)에 n웰(16NW), p웰(16PW) 및 n형의 매립영역(15)을 형성한다.
이어서, 게이트 절연막의 형성공정으로 이행하지만, 본 실시형태에서는 그 게이트 절연막의 형성공정에 앞서, 상기 구동용 MIS·FET, 전송용 MIS·FET 및 부하저항용 MIS·FET의 Vth를, SRAM 주변회로나 논리회로의 소정의 MIS·FET의 Vth보다도 상대적이며 또한 의식적으로 높게 하기 위해, 상기한 제1 처리 또는 제2 처리를 대신하여 이하의 처리를 행하여도 된다(이하 제3 처리라고 함).
우선, 반도체기판(3) 위에 주변회로 영역 및 논리회로 영역에서, 동작속도의 고속화가 요구되는 MIS·FET의 형성영역이 노출되고, 또한 메모리셀 영역의 전영역, 주변회로 영역 및 논리회로 영역에서 소스·드레인 간의 리크전류를 억제하는 것이 요구되는 MIS·FET의 형성영역이 피복되는 포토레지스트 패턴을 형성한다.
이어서, 그 포토레지스트 패턴을 마스크로 하여, 예를 들어 질소(N)를 반도체기판(3)에 이온주입한다. 이 때의 조건은 특별히 한정되는 것은 아니지만, 예를 들면 다음과 같다. 즉, 이온주입 에너지는 5keV정도, 도스량은 4 X 1014/㎠정도, 이온주입 각도는 90도 정도이다.
이에 의해, 메모리셀 영역에서의 구동용 MIS·FET, 전송용 MIS·FET 및 부하저항용 MIS·FET의 Vth를 상대적이며 또한 의식적으로 높게 설정하는 것이 가능하게 되어 있다. 이것은 다음의 이유에서이다. 즉, 게이트 절연막에 질소가 함유되면 MIS·FET의 Vth가 낮아지기 때문이다. 또, 질소가 도입된 영역에서는 게이트 절연막이 질화하여 내산화성이 증가하는 결과, 질소를 도입하지 않은 영역의 게이트 절연막보다도 얇게되기 때문에 그 면에서도 질소를 도입한 영역에 형성된 게이트 절연막을 가지는 MIS·FET의 쪽이 그렇게 하지 않은 영역에 형성된 게이트 절연막을 가지는 MIS·FET 보다도 Vth를 상대적으로 낮게할 수 있다.
또, 질소를 도입한 영역에는 게이트 절연막과 반도체기판(3)과의 계면에 질소가 편석(偏析)되는 결과, 게이트 절연막의 신뢰성을 향상시킬 수 있는 효과도 얻 을 수 있다. 이것은 게이트 절연막이 얇게 되면, 반도체기판(3)과의 열팽창계수 차에 기인하여 게이트 절연막과 반도체기판(3)과의 접촉계면에 발생하는 왜곡이 현재화하고, 핫캐리어의 발생을 유발하는 것이 알려져 있지만, 반도체기판(3)과의 계면에 편석한 질소는 이 왜곡을 완화하기 때문이다. 또한 메모리셀 영역에서는 핫캐리어의 문제가 발생하기 어렵기 때문에, 메모리셀 영역에 질소를 도입하지 않아도 특별히 문제는 발생하지 않는다.
또한, 본 실시형태에서는 상기 제1 처리나 제2 처리에 치환하여 상기 제3 처리를 행하는 경우에 대해서 설명했지만, 이에 한정되는 것은 아니고, 이 제3 처리에 대해서는 제1 처리 또는 제2 처리와 조합하여 행하여도 된다.
이와 같은 제3 처리의 후, 예를 들면 다음과 같은 게이트 절연막의 형성공정으로 이행한다.
우선, 반도체기판(3)에 형성되는 고내압 MIS·FET의 게이트 절연막을 형성하기 위한 산화처리를 행하고, 반도체기판(3)의 주면 위에 예를 들어 두께 9㎚이상의 상대적으로 가장 두꺼운 게이트 절연막을 형성한다. 이어서, 그 게이트 절연막 위에 고내압 MIS·FET의 형성영역이 피복되고, 그 이외의 영역이 노출되는 포토레지스트 패턴을 형성한 후, 그 포토레지스트 패턴으로부터 노출하는 두꺼운 절연막을 제거하고, 또한 그 포토레지스트 패턴을 제거한다.
그 후, 통상은 고내압 MIS·FET 이외의 MIS·FET에서의 게이트 절연막의 형성공정으로 이행하지만, 본 실시형태에서는 상기 구동용 MIS·FET, 전송용 MIS·FET 및 부하저항용 MIS·FET의 Vth를, SRAM 주변회로나 논리회로의 소정의 MIS ·FET의 Vth보다도 상대적이며 또한 의식적으로 높게 하기 위해, 상기한 제1 처리, 제2 처리 또는 제3 처리에 더하여, 이하의 처리를 행하여도 된다(이하, 제4 처리라고 함).
우선, 메모리셀을 구성하는 MIS·FET 및 소스·드레인 간의 리크전류의 억제가 요구되는 MIS·FET의 게이트 절연막을 형성하기 위한 산화처리를 행하고, 반도체기판(3)의 주면 위에 예를 들면 두께 5㎚정도의 상대적으로 중위(中位)정도의 두께의 게이트 절연막을 형성한다. 이 게이트 절연막의 두께는 주변회로영역 및 논리회로 영역에서, 동작속도의 고속화가 요구되는 MIS·FET의 형성영역에 형성하는 게이트 절연막의 두께보다도 두껍게 되도록 한다. 이에 의해 메모리셀를 구성하는 MIS·FET 및 상기 리크전류의 억제가 요구되는 MIS·FET에서의 Vth를 상대적이며 또한 의식적으로 높게 하는 것이 가능하게 된다.
이어서, 그 중위정도의 두께의 게이트 절연막 위에 메모리셀 영역의 전영역, 주변회로 영역 및 논리회로 영역에서 상기 리크전류의 억제가 요구되는 MIS·FET의 형성영역이 피복되고, 또한 그 이외의 영역이 노출되는 포토레지스트 패턴을 형성한 후, 그 포토레지스트 패턴에서 노출하는 중위정도의 두께의 게이트 절연막을 제거하고, 게다가 그 포토레지스트 패턴을 제거한다.
그 후, 반도체기판(3)에 대해서, 고속동작이 요구되는 MIS·FET의 게이트 절연막을 형성하기 위한 산화처리를 행하고, 반도체기판(3)의 주면 위에 예를 들어 두께 5㎚보다 얇은 상대적으로 가장 얇은 게이트 절연막을 형성한다.
다음으로 도 11에 나타내는 바와 같이, 상술한 바와 같이 하여 형성된 게이 트 산화막(17) 및 분리부(4)의 윗면이 덮여지도록 반도체기판(3) 위에 게이트전극 형성용의 도체막(18)을 CVD법 등에 의해 형성한다. 이 도체막(18)은 예를 들면 저저항 폴리실리콘의 단체막, 저저항 폴리실리콘 위에 텅스텐 실리사이드막을 피착하여 이루어지는 적층막 또는 저저항 폴리실리콘 위에 질화 텡스텐이나 질화 티탄 등과 같은 배리어(barrier)금속막을 통해서 텅스텐 등과 같은 금속막을 피착한 적층막 등으로 이루어진다. 또한 상기 배리어 금속막은 고온열처리시에 텅스텐막과 폴리실리콘막이 반응해서 양자의 계면에 고저항의 실리사이드 층이 형성되는 것을 방지하는 배리어층으로서 기능한다.
이어서, 메모리셀 영역 및 그 이외의 영역에서의 n채널형 MIS·FET의 형성영역이 노출되고, 그 이외가 피복되는 포토레지스트 패턴(12E)을 도체막(18) 위에 형성한 후, 그것을 마스크로 하여 도체막(18)에 예를 들어 인을 이온주입한다. 그 후, 포토레지스트 패턴(12E)을 제거한 후, 도체막(18) 위에 예를 들어 산화 실리콘 또는 질화 실리콘으로 이루어지는 캡(capping)용 절연막을 CVD법 등에 의해 피착한다.
이어서 캡용 절연막을 포토레지스트 패턴을 마스크로 하여 드라이에칭법 등에 의해 패터닝한 후, 그 포토레지스트 패턴을 제거하고, 패턴닝 된 캡용 절연막을 마스크로 하여 도체막(18)을 패터닝하고, 또한 캡용 절연막(19)을 제거하여 도 12에 나타내는 바와 같이 게이트전극(6g)을 형성한다. 또 캡용 절연막 및 도체막(18)을 1도의 포토리소그래피기술 및 드라이에칭 기술에 의해서 패터닝하는 것에 의해 게이트전극(6g(6gd, 6gL)) 및 캡용 절연막을 형성해도 된다. 이 경우는 게이트전극(6g) 위에 캡용 절연막이 남게 된다. 이 게이트전극(6g) 중의 최소의 게이트 길이는 MIS·FET의 단채널 효과를 억제하여 Vth를 일정치 이상으로 확보할 수 있는 허용범위 내의 최소치수(예를 들면 0.24㎛)로 설정된다.
이어서, 도 13에 나타내는 바와 같이 포토레지스트 패턴을 마스크로 하여 p웰(16PW)에 예를 들어 인(P)을 이온주입 하여 게이트전극(6g)의 양측의 p웰(16PW)에 n-형의 반도체영역(5a)을 형성한다. 또한 이 단계에서는 활성화 등을 위한 열처리를 행하고 있지 않기 때문에 n-형의 반도체 영역(5a)은 형성되어 있지 않지만, 설명을 알기 쉽게하기 위해 도시한다.
이어서, 그 포토레지스트 패턴을 제거한 후, 새롭게 형성한 포토레지스트 패턴(12F)을 마스크로 하여, n웰(16NW)에 예를 들어 붕소(B)를 이온주입하여 게이트전극(6g)의 양측의 n웰(16NW)에 p-형의 반도체 영역(7a)을 형성한다. 또한, 이 단계에서는 활성화 등을 위한 열처리를 행하고 있지 않기 때문에 p-형의 반도체 영역(7a)은 형성되어 있지 않지만, 설명을 알기 쉽게 하기 위해 도시한다.
이어서, 포토레지스트 패턴(12F)을 제거한 후, 반도체기판(3)에 도입한 불순물의 활성화 등을 위한 열처리를 행한 후, 도 14에 나타내는 바와 같이 반도체기판(3) 위에 CVD법으로 막두께 50㎚정도의 질화 실리콘막을 퇴적한 후, 그 질화 실리콘막을 이방성 에칭하는 것에 의해, 게이트전극(6g)의 측벽에 사이드월스페이서(side walls spacers)(19)를 형성한다. 이 에칭은 게이트 절연막(17)이나 분 리부(4)에 매립된 산화 실리콘막의 삭감량을 최소로 하기 위해서, 산화 실리콘막에 대한 질화 실리콘막의 에칭 레이트가 크게되는 에칭 가스를 사용하여 행한다. 또, 게이트전극(6g) 위에 질화 실리콘막으로 이루어지는 캡용 절연막을 형성한 경우에도 그 삭감량을 최소로 하기 위해서 오버 에칭량을 필요 최소한으로 제한하도록 한다.
이어서, 포토레지스트 패턴을 마스크로 하여 p웰(16PW)에 예를 들어 비소(As)를 이온주입하여 n채널형 MIS·FET의 n+형의 반도체 영역(5b)을 형성한다. 또한, 이 단계에서는 활성화 등을 위한 열처리를 행하고 있지 않기 때문에 n+형의 반도체 영역(5b)은 형성되어 있지 않지만, 설명을 알기 쉽게하기 위해 도시한다. 또, 도 3 등에서 나타낸 n형의 반도체 영역(5)은 n-형의 반도체영역(5a)과 n+형의 반도체 영역(5b)으로 구성된다.
이어서, 그 포토레지스트 패턴을 제거한 후, 새롭게 형성된 포토레지스트 패턴(12G)을 마스크로 하여 n웰(16NW)에 예를 들어 붕소(B)를 이온주입하여 p채널형의 MIS·FET의 p+형의 반도체 영역(7b)을 형성한다. 또한, 이 단계에서는 활성화 등을 위한 열처리를 행하고 있지 않기 때문에 p+형의 반도체 영역(7b)은 형성되어 있지 않지만, 설명을 알기 쉽게하기 위해 도시한다. 또, 도 3 등에 나타낸 p형의 반도체 영역(7)은 p-형의 반도체 영역(7a)과 p+형의 반도체 영역(7b)으로 구성된다.
그 후, 포토레지스트 패턴(12G)을 제거한 후, 반도체기판(3)에 불순물 활성화를 위한 열처리를 행하는 것에 의해, p채널형의 MIS·FET(Qp, QL) 및 n채널형의 MIS·FET(Qn, Qd)가 형성된다.
이어서, 반도체기판(3) 위에 예를 들어 질화티탄(TiN) 또는 코발트(Co) 등과 같은 도체막을 스퍼터링법 등에 의해 피착한 후 열처리를 행하는 것에 의해, 도 15에 나타내는 바와 같이 그 도체막과 반도체기판(3) 및 게이트 전극(6g)의 접촉계면에 실리사이드층(20)을 형성한다. 이어서, 실리사이드화되지 않은 도체막을 에칭제거한 후, 다시 열처리를 행한다.
이어서, 반도체기판(3) 위에 예를 들어 질화 실리콘막 등으로 이루어지는 절연막(21a)을 CVD법 등에 의해 피착한 후, 그 위에 예를 들어 PSG(Phosho Silicate Glass)등으로 이루어지는 절연막(21b)을 CVD법 등에 의해 피착하고, 또한 그 위에 예를 들어 산화 실리콘으로 이루어지는 절연막(21c)을 피착한다. 이어서, 그 절연막(21c)의 윗면을 CMP법에 의해 평탄화한 후, 절연막(21a ~ 21c)의 일부에 접속공(8)을 천공한다. 그 후, 반도체기판(3) 위에 예를 들어 티탄, 질화티탄 및 텅스텐을 하층에서부터 순서대로 피착한 후, 이것을 CMP법에 의해 에치백하는 것에 의해 접속공(8)내에 도체막(22)을 매립 형성한다.
이어서, 반도체기판(3) 위에 예를 들어 티탄, 알루미늄 또는 알루미늄 합금, 티탄 및 질화 티탄을 하층에서부터 순서대로 피착한 후, 이것을 포토리소그래피 기술 및 드라이에칭 기술에 의해 패터닝하는 것에 의해 제 1층 배선(9L)을 형성한다. 이어서 도 17에 나타내는 바와 같이 상기 제 1층 배선(9L)과 동일하게 하여 제 2층 배선(23L) 및 제 3층 배선(24L)을 형성한다. 또한 부호(21d, 21e)는 예를 들어 산화 실리콘으로 이루어지는 절연막을 나타내고 있다. 이 이후는 통상의 반도체 집적회로장치의 제조방법을 적용하여, 캐쉬 메모리용의 SRAM을 내장하는 마이크로프로세서를 제조한다.
다음으로 본 실시형태의 효과를 도 18 ~ 도 20에 의해 설명한다.
도 18은 본 실시형태와 같이 메모리셀을 구성하는 MIS·FET의 Vth를 상대적이고 또한 의식적으로 상승시킨 경우의 트랜스퍼 커브를 나타내고, 도 19는 그 Vth을 상승시키지 않은 경우의 트랜스퍼 커브를 나타내고 있다. 또한, 도 20은 구동용 MIS·FET의 Vth에 대한 SNM을 나타낸다.
도 18 및 도 19의 트랜스퍼 커브를 비교하는 것으로 알 수 있듯이 본 실시형태에 의하면, SNM을 큰 폭으로 향상시키는 것이 가능하게 된다. 특히, 도 18 ~ 도 20에서 알 수 있듯이, 구동용 MIS·FET(Qd)의 Vth를 상승시키기 위해 제1 처리 또는 제2 처리를 행하면, SNM은 급격하게 크게 되고, 메모리셀의 동작마진을 충분히 확보할 수 있는 것을 알 수있다.
이와 같이 본 실시형태(1)에 의하면, 이하의 효과를 얻을 수 있다.
(1). SRAM 내장형의 마이크로프로세서에서, SRAM의 메모리셀을 구성하는 구동용 MIS·FET, 전송용 MIS·FET 및 부하저항용 MIS·FET의 Vth를 상대적이고 또한 의식적으로 상승시킨 것에 의해 그 마이크로 프로세서의 동작속도의 향상, 전원전압의 저하(즉, 소비전력의 저감) 및 홈형(溝型)의 분리구조를 채용한 것에 의한 소자집적도의 향상을 실현해 가면서, SRAM의 SNM을 향상시키는 것이 가능하게 된다.
(2). SRAM 내장형의 마이크로프로세서에서의 메모리의 판독불량이나 기록불량의 발생률을 저감시키는 것이 가능하게 된다.
(3). 상기 (1), (2)에 의해, 소형·고기능이고, 또한 저소비전력으로 고속동작이 가능한 SRAM 내장형의 마이크로프로세서의 동작 신뢰성을 향상시키는 것이 가능하게 된다.
(실시형태 2)
도 21은 본 발명의 다른 실시형태인 반도체 집적회로장치의 제조공정 중에서의 요부평면도이다.
상기 실시형태(1)에서는 SRAM의 메모리셀을 구성하는 전체의 MIS·FET의 Vth를 상대적이고 또한 의식적으로 상승시킨 경우에 관해서 설명했지만, 이에 한정되는 것은 아니고, SRAM의 메모리셀의 소정의 MIS·FET의 Vth를 상대적이고 또한 의식적으로 상승시켜도 된다.
본 실시형태(2)는 그것을 설명하는 것이며, 예를 들어 전송용 MIS·FET의 Vth를 상대적으로 또는 의식적으로 상승시키고 싶을 경우에는, 상기 실시형태(1)에서 설명한 상기 제1 처리 또는 제2 처리일때, 도 6에 나타낸 포토레지스트 패턴(12A)을 대신하여, 도 21에 나타내는 바와 같이 전송용 MIS·FET의 형성영역이 노출되고, 그 이외의 영역이 피복되는 포토레지스트 패턴(12A2)을 반도체기판(3) 위에 형성하면 된다. 또한, 도 21은 도 3이나 도 6 등과 같은 메모리셀 영역을 나타낸 것이며, 상술한 설명과 동일하게 포토레지스트 패턴(12A2)의 형성위치 관계를 알기 쉽게 하기 위해 소자 등도 도시하고 있다. 또 도 21에서도 도면을 보기 쉽게 하기 위해 포토레지스트 패턴(12A2)에 해치를 넣는다. 또한 포토레지스트 패턴(12A2)의 패턴형상은 이에 한정되는 것이 아니고, 예를 들어 전송용 MIS·FET(Qt)의 형성영역과, 반도체기판(3)에 형성하는 n채널형의 MIS·FET로서 특히 소스·드레인 간의 리크전류를 억제하는 것이 필요로 되는 MIS·FET의 형성영역이 노출되고, 그 이외의 영역이 피복되는 패턴형상으로 형성하여도 된다.
이와 같은 본 실시형태(2)에서는 특히, SRAM 내장형의 마이크로프로세서의 동작속도의 향상, 전원전압의 저하(즉, 소비전력의 저감) 및 소자집적도의 향상을 실현해가며, 메모리의 판독불량의 발생률을 저감시키는 것이 가능하게 된다. 따라서, 소형·고기능이고 또한 저소비전력으로 고속동작이 가능한 SRAM 내장형의 마이크로프로세서의 동작 신뢰성을 향상시키는 것이 가능하게 된다.
(실시형태 3)
도 22는 본 발명의 다른 실시형태인 반도체 집적회로장치의 제조공정 중에서의 요부평면도이다.
본 실시형태(3)에서는 구동용 MIS·FET의 Vth를 상대적으로 또는 의식적으로 상승시키고 싶은 경우로, 이 경우에는 상기 실시형태(1)에서 설명한 상기 제1 처리 또는 제2 처리일때, 포토레지스트 패턴(12A)(도 6참조)을 대신하여, 도 22에 나타내는 바와 같이 구동용 MIS·FET의 형성영역이 노출되고, 그 이외의 영역이 피복되는 포토레지스트 패턴(12A3)을 반도체기판(3) 위에 형성하면 된다. 또한 도 22도 도 3이나 도 6등과 같은 메모리셀 영역을 나타내는 것이고, 상술한 설명과 동일하게 포토레지스트 패턴(12A3)의 형성위치 관계를 알기 쉽게 하기 위해 소자 등도 도 시하고 있다. 또, 도 22에서도 도면을 보기 쉽게 하기 위해 포토레지스트 패턴(12A3)에 해치를 넣는다. 또한 포토레지스트 패턴(12A3)의 패턴형상은 이에 한정되는 것이 아니고, 예를 들어 구동용 MIS·FET(Qd)의 형성영역과, 반도체기판(3)에 형성하는 n채널형의 MIS·FET로서 특히 소스·드레인 간의 리크전류를 억제하는 것이 필요로 되는 MIS·FET의 형성영역이 노출되고, 그 이외의 영역이 피복되는 패턴형상으로 형성해도 된다.
본 실시형태(3)에서는, 특히 SRAM 내장형의 마이크로 프로세서의 동작속도의 향상, 전원전압의 저하(즉, 소비전력의 저감) 및 소자집적도의 향상을 실현해가며, SRAM의 SNM을 향상시키는 것이 가능하게 된다. 따라서, 저소비전력으로 고속동작이 가능한 SRAM 내장형의 마이크로프로세서의 동작 신뢰성을 향상시키는 것이 가능하게 된다.
(실시형태 4)
도 23 ~ 도 25는 본 발명의 다른 실시형태인 반도체 집적회로장치의 제조공정 중에서의 요부단면도이다.
본 실시형태(4)는 상기 실시형태(1)에서 설명한 제3 처리의 변형예를 설명하는 것이다. 즉, 상기 제3 처리에서는 질소를 이온주입법에 의해 반도체기판에 도입한 경우에 관해서 설명했지만, 본 실시형태(4)에서는 열처리 분위기중에 질소가스를 혼입한 것으로 게이트 절연막과 반도체기판과의 접촉계면에 질소를 편석시키는 것으로, 그 구체적인 방법은 다음과 같다.
우선, 도 23에 나타내는 바와 같이 반도체기판(3)의 주면위에, 예를 들어 산 화 실리콘으로 이루어지는 게이트 절연막(17)을 통상의 게이트 산화처리에 의해 형성한 후, 반도체기판(3)의 주면위에 메모리셀 영역이 피복되고, 그 이외의 영역이 노출되는 포토레지스트 패턴(12H)을 형성하고, 그것을 에칭마스크로 하여 그곳으로부터 노출하는 게이트 절연막(17)을 제거한다.
이어서, 포토레지스트 패턴(12H)을 제거하고 도 24에 나타내는 바와 같이 메모리셀 영역에만 게이트 절연막(17)을 남긴다. 그 후, 예를 들어 NO(산화질소) 또는 N2O(아산화질소)분위기 중에서 반도체기판(3)에 대해서 게이트 산화처리를 행하는 것에 의해, 도 25에 나타내는 바와 같이 게이트 절연막(17(17a, 17b))을 형성한다. 이에 의해, 게이트 절연막(17)과 반도체기판(3)의 계면에 질소를 편석시킨다(산질화처리).
그런데, 이 경우에는 메모리셀 영역의 게이트 절연막(17a)쪽이 그 이외의 영역의 게이트 절연막(17b)보다도 두껍게 되기 때문에, 얇은 쪽의 게이트 절연막(17b)중의 질소농도 쪽이 두꺼운 측의 게이트 절연막(17a)의 질소농도 보다도 상대적으로 높게 된다. 이 결과, 메모리셀 영역에 형성되는 MIS·FET의 Vth의 쪽이 그 이외의 영역에 형성된 MIS·FET의 Vth보다도 상대적이며 또한 의식적으로 높게 할 수 있다. 이 이후는 상기 실시형태(1)와 동일하기 때문에 생략한다.
이와 같은 본 실시형태(4)에 의하면 상기 실시형태(1)와 동일한 효과를 얻는 것이 가능하게 된다.
이상, 본 발명자에 의해서 이루어진 발명을 실시형태에 근거하여 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지 변경가능한 것은 말할 필요도 없다.
예를 들면 반도체 웨이퍼는 실리콘 단결정의 단체막에 한정되는 것이 아니고 여러가지로 변경 가능하며, 예를 들어 실리콘 단결정의 반도체기판의 표면에 얇은(예를 들어 1㎛이하의) 에피택시얼(epitaxial) 층을 형성한 에피택시얼 웨이퍼 또는 절연층 위에 소자 형성용의 반도체층을 설치한 SOI(Silicon on Insulator)웨이퍼를 이용해도 된다.
이상의 설명에서는 주로 본 발명자에 의해 이루어진 발명을 그 배경으로 된 이용분야인 SRAM 메모리셀을 내장하는 마이크로프로세서에 적용한 경우에 관해서 설명했지만 그것에 한정되는 것이 아니고, 예를 들면 SRAM단일체의 반도체 집적회로장치 등에 적용할 수 있다. 또, 상기 실시형태에서는 6MIS·FET 형의 SRAM 셀을 채용한 경우에 관해서 설명했지만, 이것에 한정되는 것이 아니고, 예를 들어 부하저항소자에 폴리실리콘저항을 이용하는 고저항 부하형의 SRAM 셀이나 구동용MIS·FET의 상층에 2층의 폴리실리콘층을 설치하여, 그 폴리실리콘층에 의해서 부하저항 소자용의 p채널형의 MOS·FET를 구성하는, 소위 TFT구조의 SRAM 셀을 채용해도 된다. 또, 반도체기판에 SRAM이나 다른 회로를 구성하는 MIS·FET 및 바이폴라 트랜지스터를 설치하는 반도체장치에도 적용할 수 있다.
본원에 의해 개시된 발명중, 대표적인 것에 의하여 얻어지는 효과를 간단하게 설명하면 이하와 같다.
(1). 본 발명에 의하면, SRAM내장형의 마이크로프로세서의 동작속도의 향상 및 전원전압의 저하(즉, 소비전력의 저감)를 실현하면서, SRAM의 스태틱 노이즈 마진(SNM)을 향상시키는 것이 가능하게 된다.
(2). 본 발명에 의하면, SRAM내장형의 마이크로 프로세서에서의 메모리의 판독불량이나 기록불량의 발생률을 저감시키는 것이 가능하게 된다.
(3). 상기(1), (2)에 의해 저소비전력으로 고속동작이 가능한 SRAM내장형의 마이크로프로세서의 동작 신뢰성을 향상시키는 것이 가능하게 된다.

Claims (44)

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  21. 제 1 p-채널 MISFET와 제 1 n-채널 MISFET를 가지는 SRAM의 메모리 셀, 및 제 2 p-채널 MISFET와 제 2 n-채널 MISFET를 가지는 주변 회로를 포함하는 반도체 집적회로 장치의 제조 방법으로서:
    메모리 셀 형성 영역은 상기 제 1 p-채널 MISFET이 형성되는 제 1 p-채널 MISFET 형성 영역과 상기 제 1 n-채널 MISFET이 형성되는 제 1 n-채널 MISFET 형성 영역을 포함하고,
    주변 회로 형성 영역은 상기 제 2 p-채널 MISFET이 형성되는 제 2 p-채널 MISFET 형성 영역과 상기 제 2 n-채널 MISFET이 형성되는 제 2 n-채널 MISFET 형성 영역을 포함하는,
    상기 메모리 셀 형성 영역과 상기 주변 회로 형성 영역을 가지는 반도체 기판을 제공하는 단계;
    문턱치 전압을 제어하기 위하여 상기 제 1 p-채널 MISFET 형성 영역 및 상기 제 2 p-채널 MISFET 형성 영역에 제 1 불순물을 선택적으로 도입하는 단계;
    문턱치 전압을 제어하기 위하여 상기 제 1 n-채널 MISFET 형성 영역 및 상기 제 2 n-채널 MISFET 형성 영역에 제 2 불순물을 선택적으로 도입하는 단계;
    상기 제 1 p-채널 MISFET의 문턱치 전압이 상기 제 2 p-채널 MISFET의 문턱치 전압보다 더 높게 되도록 문턱치 전압을 제어하기 위하여 상기 제 2 p-채널 MISFET 형성 영역을 커버링하는 마스크를 이용하는 것에 의해서 상기 제 1 p-채널 MISFET 형성 영역에 제 3 불순물을 선택적으로 도입하는 단계; 및
    상기 제 1 n-채널 MISFET의 문턱치 전압이 상기 제 2 n-채널 MISFET의 문턱치 전압보다 더 높게 되도록 문턱치 전압을 제어하기 위하여 상기 제 2 n-채널 MISFET 형성 영역을 커버링하는 마스크를 이용하는 것에 의해서 상기 제 1 n-채널 MISFET 형성 영역에 제 4 불순물을 선택적으로 도입하는 단계, 를 포함하는 반도체 집적회로 장치의 제조 방법.
  22. 제 21 항에 있어서,
    상기 제 1 p-채널 MISFET 형성 영역, 상기 제 1 n-채널 MISFET 형성 영역, 상기 제 2 p-채널 MISFET 형성 영역 및 상기 제 2 n-채널 MISFET 형성 영역을 특정하기 위하여 상기 기판 내에 홈(溝)을 형성하는 단계; 및
    상기 홈을 가지는 상기 기판 위로 형성된 절연막을 폴리싱하는 것에 의하여 상기 홈 내에 절연막을 매립하는 단계, 를 더 포함하는 반도체 집적회로 장치의 제조 방법.
  23. 제 21 항에 있어서,
    상기 제 1 n-채널 MISFET, 상기 제 1 p-채널 MISFET, 상기 제 2 n-채널 MISFET 및 상기 제 2 p-채널 MISFET의 게이트 전극들을 형성하는 단계; 및
    상기 제 1 n-채널 MISFET, 상기 제 1 p-채널 MISFET, 상기 제 2 n-채널 MISFET 및 상기 제 2 p-채널 MISFET의 소스 및 드레인 영역을 형성하는 단계, 를 더 포함하는 반도체 집적회로 장치의 제조 방법.
  24. 제 1 p-채널 MISFET와 제 1 n-채널 MISFET를 가지는 SRAM의 메모리 셀, 및 제 2 p-채널 MISFET, 제 2 n-채널 MISFET 및 그 이외의 MISFET를 가지는 주변 회로를 포함하는 반도체 집적회로 장치의 제조 방법으로서:
    (a) 메모리 셀 형성 영역은 상기 제 1 p-채널 MISFET이 형성되는 제 1 p-채널 MISFET 형성 영역과 상기 제 1 n-채널 MISFET이 형성되는 제 1 n-채널 MISFET 형성 영역을 포함하고,
    주변 회로 형성 영역은 상기 제 2 p-채널 MISFET이 형성되는 제 2 p-채널 MISFET 형성 영역과 상기 제 2 n-채널 MISFET이 형성되는 제 2 n-채널 MISFET 형성 영역을 포함하는,
    상기 메모리 셀 형성 영역과 상기 주변 회로 형성 영역을 가지는 반도체 기판을 제공하는 단계;
    (b) 문턱치 전압을 제어하기 위하여 상기 제 1 p-채널 MISFET 형성 영역 및 상기 제 2 p-채널 MISFET 형성 영역에 제 1 불순물을 선택적으로 도입하는 단계;
    (c) 문턱치 전압을 제어하기 위하여 상기 제 1 n-채널 MISFET 형성 영역 및 상기 제 2 n-채널 MISFET 형성 영역에 제 2 불순물을 선택적으로 도입하는 단계;
    (d) 상기 제 1 p-채널 MISFET의 문턱치 전압이 상기 제 2 p-채널 MISFET와 그 이외의 MISFET의 문턱치 전압보다 더 높게 되도록 문턱치 전압을 제어하기 위하여 상기 주변 회로 형성 영역을 커버링하는 마스크를 이용하는 것에 의해서 상기 제 1 p-채널 MISFET 형성 영역에 제 3 불순물을 선택적으로 도입하는 단계;
    (e) 상기 제 1 n-채널 MISFET의 문턱치 전압이 상기 제 2 n-채널 MISFET와 그 이외의 MISFET의 문턱치 전압보다 더 높게 되도록 문턱치 전압을 제어하기 위하여 상기 그 이외의 MISFET를 제외한 상기 제 2 p-채널 MISFET 및 상기 제 2 n-채널 MISFET 형성 영역을 커버링하는 마스크를 이용하는 것에 의해서 상기 제 1 n-채널 MISFET 형성 영역에 제 4 불순물을 선택적으로 도입하는 단계;
    (f) 상대적으로 더 높은 동작 속도를 가지는 MISFET가 상기 주변 회로 내에 형성되는 제 1 영역을 노출하기 위하여 마스크 패턴을 형성하는 단계로서,
    상기 마스크 패턴은 상기 주변 회로 형성 영역 내의 상기 제 1 영역과는 다른 제 2 영역과 상기 메모리 셀 형성 영역을 커버하는 마스크 패턴 형성 단계; 및
    (g) 상기 제 1 영역 내에 형성된 상기 MISFET의 문턱치 전압이 상기 제 2 영역에 형성된 상기 MISFET의 문턱치 전압보다 더 낮게 되도록 문턱치 전압을 제어하기 위하여 마스크로서 상기 마스크 패턴을 이용하는 것에 의해서 상기 주변 회로 형성 영역의 제 1 영역에 제 5 불순물을 도입하는 단계, 를 포함하는 반도체 집적회로 장치의 제조 방법.
  25. 제 24 항에 있어서,
    상기 제 1 영역 내에 형성된 상기 MISFET의 게이트 절연막의 두께는 상기 제 2 영역 내에 형성된 상기 MISFET의 게이트 절연막 보다 더 얇은, 반도체 집적회로 장치의 제조 방법.
  26. 제 24 항에 있어서,
    상기 제 1 p-채널 MISFET 형성 영역, 상기 제 1 n-채널 MISFET 형성 영역, 상기 제 2 p-채널 MISFET 형성 영역 및 상기 제 2 n-채널 MISFET 형성 영역을 특정하기 위하여 상기 기판 내에 홈(溝)을 형성하는 단계; 및
    상기 홈을 가지는 상기 기판 위로 형성된 절연막을 폴리싱하는 것에 의하여 상기 홈 내에 절연막을 매립하는 단계, 를 더 포함하는 반도체 집적회로 장치의 제조 방법.
  27. 제 24 항에 있어서,
    상기 제 1 n-채널 MISFET, 상기 제 1 p-채널 MISFET, 상기 제 2 n-채널 MISFET 및 상기 제 2 p-채널 MISFET의 게이트 전극들을 형성하는 단계; 및
    상기 제 1 n-채널 MISFET, 상기 제 1 p-채널 MISFET, 상기 제 2 n-채널 MISFET 및 상기 제 2 p-채널 MISFET의 소스 및 드레인 영역을 형성하는 단계, 를 더 포함하는 반도체 집적회로 장치의 제조 방법.
  28. 제 1 p-채널 MISFET와 제 1 n-채널 MISFET를 가지는 SRAM의 메모리 셀, 및 제 2 p-채널 MISFET와 제 2 n-채널 MISFET를 가지는 주변 회로를 포함하는 반도체 집적회로 장치의 제조 방법으로서:
    메모리 셀 형성 영역은 상기 제 1 p-채널 MISFET이 형성되는 제 1 p-채널 MISFET 형성 영역과 상기 제 1 n-채널 MISFET이 형성되는 제 1 n-채널 MISFET 형성 영역을 포함하고,
    주변 회로 형성 영역은 상기 제 2 p-채널 MISFET이 형성되는 제 2 p-채널 MISFET 형성 영역과 상기 제 2 n-채널 MISFET이 형성되는 제 2 n-채널 MISFET 형성 영역을 포함하는,
    상기 메모리 셀 형성 영역과 상기 주변 회로 형성 영역을 가지는 반도체 기판을 제공하는 단계;
    문턱치 전압을 제어하기 위하여 상기 제 1 p-채널 MISFET 형성 영역에 제 1 불순물을 선택적으로 도입하는 단계;
    문턱치 전압을 제어하기 위하여 상기 제 1 n-채널 MISFET 형성 영역 및 상기 제 2 n-채널 MISFET 형성 영역에 제 2 불순물을 선택적으로 도입하는 단계; 및
    상기 제 1 p-채널 MISFET의 문턱치 전압이 상기 제 2 p-채널 MISFET의 문턱치 전압보다 더 높게 되도록 문턱치 전압을 제어하기 위하여 상기 제 2 p-채널 MISFET 형성 영역을 커버링하는 마스크를 이용하는 것에 의해서 상기 제 1 p-채널 MISFET 형성 영역에 제 3 불순물을 도입하는 단계, 를 포함하는 반도체 집적회로 장치의 제조 방법.
  29. 제 1 p-채널 MISFET와 제 1 n-채널 MISFET를 가지는 SRAM의 메모리 셀, 및 제 2 p-채널 MISFET와 제 2 n-채널 MISFET를 가지는 주변 회로를 포함하는 반도체 집적회로 장치의 제조 방법으로서:
    메모리 셀 형성 영역은 상기 제 1 p-채널 MISFET이 형성되는 제 1 p-채널 MISFET 형성 영역과 상기 제 1 n-채널 MISFET이 형성되는 제 1 n-채널 MISFET 형성 영역을 포함하고,
    주변 회로 형성 영역은 상기 제 2 p-채널 MISFET이 형성되는 제 2 p-채널 MISFET 형성 영역과 상기 제 2 n-채널 MISFET이 형성되는 제 2 n-채널 MISFET 형성 영역을 포함하는,
    상기 메모리 셀 형성 영역과 상기 주변 회로 형성 영역을 가지는 반도체 기판을 제공하는 단계;
    문턱치 전압을 제어하기 위하여 상기 제 1 p-채널 MISFET 형성 영역 및 상기 제 2 p-채널 MISFET 형성 영역에 제 1 불순물을 선택적으로 도입하는 단계;
    문턱치 전압을 제어하기 위하여 상기 제 1 n-채널 MISFET 형성 영역 및 상기 제 2 n-채널 MISFET 형성 영역에 제 2 불순물을 선택적으로 도입하는 단계;
    상대적으로 더 높은 동작 속도를 가지는 MISFET가 상기 주변 회로 형성 영역내에서 형성되는 제 1 영역을 노출하기 위하여 마스크 패턴을 형성하는 단계로서,
    상기 마스크 패턴은 상기 주변 회로 형성 영역 내의 상기 제 1 영역과는 다른 제 2 영역과 상기 메모리 셀 형성 영역을 커버하는 마스크 패턴 형성 단계; 및
    상기 제 1 영역 내에 형성되는 상기 MISFET의 문턱치 전압이 상기 제 2 영역에 형성되는 상기 MISFET의 문턱치 전압과 상기 메모리 셀의 상기 제 1 p-채널 MISFET의 문턱치 전압 보다 더 낮게 되도록 문턱치 전압을 제어하기 위하여 마스크로서 상기 마스크 패턴을 이용하는 것에 의해서 상기 주변 회로 형성 영역의 제 1 영역에 제 3 불순물을 도입하는 단계, 를 포함하는 반도체 집적회로 장치의 제조 방법.
  30. 제 29 항에 있어서,
    상기 제 1 영역 내에 형성되는 상기 MISFET의 게이트 절연막의 두께는 상기 제 2 영역 내에 형성되는 상기 MISFET의 게이트 절연막 보다 더 얇은, 반도체 집적회로 장치의 제조 방법.
  31. 제 29 항에 있어서,
    리크 전류가 억제되어야 하는 MISFET는 상기 제 2 영역내에 형성되는, 반도체 집적회로 장치의 제조 방법.
  32. 제 29 항에 있어서,
    상기 제 1 p-채널 MISFET 형성 영역, 상기 제 1 n-채널 MISFET 형성 영역, 상기 제 2 p-채널 MISFET 형성 영역 및 상기 제 2 n-채널 MISFET 형성 영역을 특정하기 위하여 상기 기판 내에 홈(溝)을 형성하는 단계; 및
    상기 홈을 가지는 상기 기판 위로 형성된 절연막을 폴리싱하는 것에 의하여 상기 홈 내에 절연막을 매립하는 단계, 를 더 포함하는 반도체 집적회로 장치의 제조 방법.
  33. 제 29 항에 있어서,
    상기 제 1 n-채널 MISFET, 상기 제 1 p-채널 MISFET, 상기 제 2 n-채널 MISFET 및 상기 제 2 p-채널 MISFET의 게이트 전극들을 형성하는 단계; 및
    상기 제 1 n-채널 MISFET, 상기 제 1 p-채널 MISFET, 상기 제 2 n-채널 MISFET 및 상기 제 2 p-채널 MISFET의 소스 및 드레인 영역을 형성하는 단계, 를 더 포함하는 반도체 집적회로 장치의 제조 방법.
  34. 제 1 p-채널 MISFET와 제 1 n-채널 MISFET를 가지는 SRAM의 메모리 셀, 및 제 2 p-채널 MISFET와 제 2 n-채널 MISFET를 가지는 주변 회로를 포함하는 반도체 집적회로 장치의 제조 방법으로서:
    메모리 셀 형성 영역은 상기 제 1 p-채널 MISFET이 형성되는 제 1 p-채널 MISFET 형성 영역과 상기 제 1 n-채널 MISFET이 형성되는 제 1 n-채널 MISFET 형성 영역을 포함하고,
    주변 회로 형성 영역은 상기 제 2 p-채널 MISFET이 형성되는 제 2 p-채널 MISFET 형성 영역과 상기 제 2 n-채널 MISFET이 형성되는 제 2 n-채널 MISFET 형성 영역을 포함하는,
    상기 메모리 셀 형성 영역과 상기 주변 회로 형성 영역을 가지는 반도체 기판을 제공하는 단계;
    문턱치 전압을 제어하기 위하여 상기 제 1 p-채널 MISFET 형성 영역 및 상기 제 2 p-채널 MISFET 형성 영역에 제 1 불순물을 선택적으로 도입하는 단계;
    문턱치 전압을 제어하기 위하여 상기 제 1 n-채널 MISFET 형성 영역 및 상기 제 2 n-채널 MISFET 형성 영역에 제 2 불순물을 선택적으로 도입하는 단계;
    상대적으로 더 높은 동작 속도를 가지는 MISFET가 상기 주변 회로 형성 영역내에서 형성되는 제 1 영역을 노출하기 위하여 마스크 패턴을 형성하는 단계로서,
    상기 마스크 패턴은 상기 주변 회로 형성 영역 내의 상기 제 1 영역과는 다른 제 2 영역과 상기 메모리 셀 형성 영역을 커버하는 마스크 패턴 형성 단계; 및
    상기 제 1 영역 내에 형성된 상기 MISFET의 문턱치 전압이 상기 메모리 셀의 상기 제 1 n-채널 MISFET의 문턱치 전압 보다 더 낮게 되도록 문턱치 전압을 제어하기 위하여 마스크로서 상기 마스크 패턴을 이용하는 것에 의해서 상기 주변 회로 형성 영역의 제 1 영역에 제 3 불순물을 도입하는 단계, 를 포함하는 반도체 집적회로 장치의 제조 방법.
  35. 제 34 항에 있어서,
    상기 제 1 영역 내에 형성되는 상기 MISFET의 게이트 절연막의 두께는 상기 제 2 영역 내에 형성되는 상기 MISFET의 게이트 절연막 보다 더 얇은, 반도체 집적회로 장치의 제조 방법.
  36. 제 34 항에 있어서,
    리크 전류가 억제되어야 하는 MISFET는 상기 제 2 영역내에 형성되는, 반도체 집적회로 장치의 제조 방법.
  37. 제 34 항에 있어서,
    상기 제 1 p-채널 MISFET 형성 영역, 상기 제 1 n-채널 MISFET 형성 영역, 상기 제 2 p-채널 MISFET 형성 영역 및 상기 제 2 n-채널 MISFET 형성 영역을 특정하기 위하여 상기 기판 내에 홈(溝)을 형성하는 단계; 및
    상기 홈을 가지는 상기 기판 위로 형성된 절연막을 폴리싱하는 것에 의하여 상기 홈 내에 절연막을 매립하는 단계, 를 더 포함하는 반도체 집적회로 장치의 제조 방법.
  38. 제 1 p-채널 MISFET와 제 1 n-채널 MISFET를 가지는 SRAM(static random access memory)의 메모리 셀, 및 제 2 p-채널 MISFET와 제 2 n-채널 MISFET를 가지는 마이크로프로세서용 논리 회로를 포함하는 반도체 집적회로 장치의 제조 방법으로서:
    상기 제 1 p-채널 MISFET는 반도체 기판의 제 1 p-채널 MISFET 형성 영역에서 형성되고,
    상기 제 1 n-채널 MISFET는 상기 기판의 제 1 n-채널 MISFET 형성 영역에서 형성되고,
    상기 제 2 p-채널 MISFET는 상기 기판의 제 2 p-채널 MISFET 형성 영역에서 형성되고,
    상기 제 2 n-채널 MISFET는 상기 기판의 제 2 n-채널 MISFET 형성 영역에서 형성되며,
    문턱치 전압을 제어하기 위하여 상기 제 1 p-채널 MISFET 형성 영역 및 상기 제 2 p-채널 MISFET 형성 영역에 제 1 불순물을 선택적으로 도입하는 단계;
    문턱치 전압을 제어하기 위하여 상기 제 1 n-채널 MISFET 형성 영역 및 상기 제 2 n-채널 MISFET 형성 영역에 제 2 불순물을 선택적으로 도입하는 단계;
    상기 제 1 p-채널 MISFET의 문턱치 전압이 상기 제 2 p-채널 MISFET의 문턱치 전압 보다 더 높게 되도록 문턱치 전압을 제어하기 위하여 상기 제 2 p-채널 MISFET 형성 영역을 커버하는 마스크를 이용해서 상기 제 1 p-채널 MISFET 형성 영역에 제 3 불순물을 선택적으로 도입하는 단계; 및
    상기 제 1 n-채널 MISFET의 문턱치 전압이 상기 제 2 n-채널 MISFET의 문턱치 전압보다 더 높게 되도록 문턱치 전압을 제어하기 위하여 상기 제 2 n-채널 MISFET 형성 영역을 커버하는 마스크를 이용해서 상기 제 1 n-채널 MISFET 형성 영역에 제 4 불순물을 선택적으로 도입하는 단계;
    상기 제 1 p-채널 MISFET 형성 영역, 상기 제 1 n-채널 MISFET 형성 영역, 상기 제 2 p-채널 MISFET 형성 영역 및 상기 제 2 n-채널 MISFET 형성 영역을 특정하기 위하여 상기 기판 내에 홈을 형성하는 단계; 및
    상기 홈을 가지는 상기 기판 위로 형성된 절연막을 폴리싱하는 것에 의하여 절연막으로 상기 홈을 매립하는 단계, 를 더 포함하는 반도체 집적회로 장치의 제조 방법.
  39. 제 38 항에 있어서,
    그 동작 속도가 100MHz 이상인, 반도체 집적회로 장치의 제조 방법.
  40. 제 1 p-채널 MISFET와 제 1 n-채널 MISFET를 가지는 메모리 셀, 및 제 2 p-채널 MISFET, 제 2 n-채널 MISFET과 그 이외의 MISFET를 가지는 마이크로프로세서용 논리 회로를 포함하는 반도체 집적회로 장치의 제조 방법으로서:
    상기 제 1 p-채널 MISFET는 반도체 기판의 제 1 p-채널 MISFET 형성 영역에서 형성되고,
    상기 제 1 n-채널 MISFET는 상기 기판의 제 1 n-채널 MISFET 형성 영역에서 형성되고,
    상기 제 2 p-채널 MISFET는 상기 기판의 제 2 p-채널 MISFET 형성 영역에서 형성되고,
    상기 제 2 n-채널 MISFET는 상기 기판의 제 2 n-채널 MISFET 형성 영역에서 형성되며,
    (a) 상기 제 1 p-채널 MISFET 형성 영역, 상기 제 1 n-채널 MISFET 형성 영역, 상기 제 2 p-채널 MISFET 형성 영역 및 상기 제 2 n-채널 MISFET 형성 영역을 특정하기 위하여 상기 기판 내에 홈을 형성하는 단계;
    (b) 상기 홈을 가지는 상기 기판 위로 형성된 절연막을 폴리싱하는 것에 의해서 절연막으로 상기 홈을 매립하는 단계;
    (c) 문턱치 전압을 제어하기 위하여 상기 제 1 p-채널 MISFET 형성 영역 및 상기 제 2 p-채널 MISFET 형성 영역에 제 1 불순물을 선택적으로 도입하는 단계;
    (d) 문턱치 전압을 제어하기 위하여 상기 제 1 n-채널 MISFET 형성 영역 및 상기 제 2 n-채널 MISFET 형성 영역에 제 2 불순물을 선택적으로 도입하는 단계;
    (e) 상기 제 1 p-채널 MISFET의 문턱치 전압이 상기 제 2 p-채널 MISFET 및 그 이외의 MISFET의 문턱치 전압 보다 더 높게 되도록 문턱치 전압을 제어하기 위하여 상기 그 이외의 MISFET를 제외한 상기 제 2 p-채널 MISFET 및 상기 제 2 n-채널 MISFET 형성 영역을 커버링하는 마스크를 이용해서 상기 제 1 p-채널 MISFET 형성 영역에 제 3 불순물을 선택적으로 도입하는 단계;
    (f) 상기 제 1 n-채널 MISFET의 문턱치 전압이 상기 제 2 n-채널 MISFET 및 그 이외의 MISFET의 문턱치 전압 보다 더 높게 되도록 문턱치 전압을 제어하기 위하여 상기 주변 회로 형성 영역을 커버링하는 마스크를 이용해서 상기 제 1 n-채널 MISFET 형성 영역에 제 4 불순물을 도입하는 단계;
    (g) 상대적으로 더 높은 동작 속도를 가지는 MISFET가 상기 주변 회로 내에 형성되는 제 1 영역을 노출하기 위하여 마스크 패턴을 형성하는 단계로서,
    상기 마스크 패턴은 상기 주변 회로 형성 영역 내의 상기 제 1 영역과는 다른 제 2 영역과 상기 메모리 셀 형성 영역을 커버하는 마스크 패턴 형성 단계; 및
    (h) 상기 제 1 영역 내에 형성된 상기 MISFET의 문턱치 전압이 상기 제 2 영역에 형성된 상기 MISFET의 문턱치 전압 보다 더 낮게 되도록 문턱치 전압을 제어하기 위하여 마스크로서 상기 마스크 패턴을 이용하는 것에 의해서 상기 주변 회로 형성 영역의 제 1 영역에 제 5 불순물을 도입하는 단계, 를 포함하는 반도체 집적회로 장치의 제조 방법.
  41. 제 40 항에 있어서,
    그 동작 속도는 100MHz 이상인, 반도체 집적회로 장치의 제조 방법.
  42. 제 40 항에 있어서,
    상기 제 1 영역 내에 형성되는 상기 MISFET의 게이트 절연막의 두께는 상기 제 2 영역 내에 형성되는 상기 MISFET의 게이트 절연막 보다 더 얇은, 반도체 집적회로 장치의 제조 방법.
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