JP2005167081A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2005167081A
JP2005167081A JP2003406055A JP2003406055A JP2005167081A JP 2005167081 A JP2005167081 A JP 2005167081A JP 2003406055 A JP2003406055 A JP 2003406055A JP 2003406055 A JP2003406055 A JP 2003406055A JP 2005167081 A JP2005167081 A JP 2005167081A
Authority
JP
Japan
Prior art keywords
film
organic insulating
insulating film
wiring
tantalum
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003406055A
Other languages
English (en)
Inventor
Yoko Uchida
陽子 内田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2003406055A priority Critical patent/JP2005167081A/ja
Priority to US11/002,295 priority patent/US7326641B2/en
Publication of JP2005167081A publication Critical patent/JP2005167081A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844—Bottomless liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

【課題】 バリア導体膜と有機絶縁膜との密着性を向上し膜剥がれを防止することができる半導体装置およびその製造技術を提供する。
【解決手段】 半導体基板の主面上に窒化シリコン膜１６を形成した後、この窒化シリコン膜１６上に有機絶縁膜１７を形成する。この有機絶縁膜は、酸化シリコン膜より低い誘電率の材料から構成されている。続いて、フォトリソグラフィ技術およびエッチング技術を使用して窒化シリコン膜１６および有機絶縁膜１７に配線溝１８を形成する。そして、エキシマランプを使用して有機絶縁膜１７に紫外線を照射して酸化膜１９を形成する。紫外線の照射は酸素を含有する雰囲気中で行われる。その後、酸化膜１９を介した有機絶縁膜１７上にバリア導体膜となるタンタル膜を形成する。
【選択図】 図９

Description

本発明は、半導体装置およびその製造技術に関し、特に、有機絶縁膜を層間絶縁膜に使用した半導体装置およびその製造技術に適用して有効な技術に関するものである。
近年、アルミニウムより低い抵抗値を有する銅が配線材料として使用されるようになってきており、この銅を加工して配線を形成する技術としてダマシン（Damascene）と呼ばれる配線形成技術が検討されている。このダマシン法は、シングルダマシン（Single-Damascene）法とデュアルダマシン（Dual-Damascene）法とに大別できる。
シングルダマシン法は、例えば絶縁膜に配線溝を形成した後、その絶縁膜上および配線溝内に配線形成用の銅膜を堆積し、さらに、この銅膜を、例えば化学的機械的研磨法（ＣＭＰ；Chemical Mechanical Polishing）によって配線溝内にのみ残るように研磨することにより、配線溝内に埋め込み配線を形成する方法である。
また、デュアルダマシン法は、絶縁膜に配線溝および下層配線との接続を行うための接続孔を形成した後、その絶縁膜上、配線溝および接続孔内に配線形成用の銅膜を堆積し、さらに、堆積した銅膜をＣＭＰによって配線溝および接続孔内にのみ残るように研磨することにより、配線溝および接続孔内に埋め込み配線を形成する方法である。
上記のようにして形成された銅配線では、銅配線を構成する銅が層間絶縁膜へ拡散することが問題となる。銅の層間絶縁膜への拡散は、銅が層間絶縁膜に接することでイオンとなり、このイオンが層間絶縁膜に溶け込むことにより発生する。このように銅が層間絶縁膜中を拡散すると層間絶縁膜の絶縁耐性が劣化して配線間の信頼性低下を招くことになる。したがって、銅の層間絶縁膜への拡散を防止するため、銅配線と層間絶縁膜との間に例えばタンタル、チタン、タングステン系のバリア導体膜が形成される（例えば、特許文献１参照）。
また、層間絶縁膜として酸化シリコン膜系の絶縁膜が使用されてきたが、近年、高密度化された配線での信号遅延を抑制するため、酸化シリコン膜より低誘電率で配線間容量を低くでき、かつＰＦＣ（PerFluoro-Compound）削減効果も望める有機絶縁膜を層間絶縁膜として使用することが検討されている。
特開２００３−２９７８３２号公報（第７頁〜第９頁）
しかし、上記したバリア導体膜と有機絶縁膜との密着性は、バリア導体膜と酸化シリコン膜との密着性に比べて悪く、ＣＭＰなどのプロセスにおいてバリア導体膜と有機絶縁膜との間で膜剥がれが生じる問題点がある。
本発明の目的は、バリア導体膜と有機絶縁膜との密着性を向上し膜剥がれを防止することができる半導体装置およびその製造技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体装置は、（ａ）有機絶縁膜と、（ｂ）前記有機絶縁膜に埋め込むように形成された配線と、（ｃ）前記配線の側壁部と前記有機絶縁膜の間に形成されたバリア導体膜とを備え、前記バリア導体膜と前記有機絶縁膜との間には酸化膜が形成されているものである。
また、本発明による半導体装置の製造方法は、（ａ）半導体基板上に有機絶縁膜を形成する工程と、（ｂ）前記有機絶縁膜に開口部を形成する工程と、（ｃ）前記有機絶縁膜を構成する炭素と炭素との結合を切断するエネルギーを持つ光を前記開口部内に照射することにより、前記開口部内の前記有機絶縁膜の表面に酸化膜を形成する工程と、（ｄ）前記酸化膜上にバリア導体膜を形成する工程と、（ｅ）前記バリア導体膜上に導体膜を形成する工程と、（ｆ）前記開口部内に埋め込まれた前記導体膜および前記バリア導体膜を残し、それ以外の領域に形成された前記導体膜および前記バリア導体膜を除去する工程とを備えるものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
有機絶縁膜の表面に酸化膜を形成することにより、層間絶縁膜になる有機絶縁膜とバリア導体膜との密着性を向上することができ、膜剥がれを防止することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は、本実施の形態１における半導体装置の一部を示した断面図である。図１において、半導体基板１の主面（素子形成面）上には、素子分離領域２が形成されており、この素子分離領域２によって区切られた活性領域には、ｐ型ウェル３が形成されている。
ｐ型ウェル３上には、ｎチャネル型のＭＩＳ（Metal Insulator Semiconductor）トランジスタＱ1が形成されている。このＭＩＳトランジスタＱ1においては、ｐ型ウェル３上にゲート絶縁膜４が形成されており、このゲート絶縁膜４上にゲート電極５が形成されている。ゲート電極５は、ポリシリコン膜５ａおよびこのポリシリコン膜５ａ上に低抵抗化のために形成されたコバルトシリサイド膜１１より構成されている。
ゲート電極５の両側の側壁にはサイドウォール８が形成され、サイドウォール８下の半導体基板１内には、半導体領域である低濃度ｎ型不純物拡散領域６、７が形成されている。低濃度ｎ型不純物拡散領域６、７の外側には、この低濃度ｎ型不純物拡散領域６、７より高濃度にｎ型不純物が導入された高濃度ｎ型不純物拡散領域９、１０が形成されている。高濃度ｎ型不純物拡散領域９、１０の上部には、低抵抗化を図るためのコバルトシリサイド膜１１が形成されている。なお、コバルトシリサイド膜１１に代えて、チタンシリサイド膜やニッケルシリサイド膜を形成してもよい。
上記のように構成されたＭＩＳトランジスタＱ1上には層間絶縁膜１２が形成されており、この層間絶縁膜１２には、ＭＩＳトランジスタＱ1の高濃度ｎ型不純物拡散領域９、１０へ貫通するコンタクトホール１３が形成されている。コンタクトホール１３には、タンタル膜１４ａおよびタングステン膜１４ｂが埋め込まれており、プラグ１５が形成されている。
プラグ１５が形成された層間絶縁膜１２上には窒化シリコン膜１６および有機絶縁膜（第１有機絶縁膜）１７が形成されている。有機絶縁膜１７は、酸化シリコン膜より誘電率の低い材料から構成されており、例えば芳香族炭化水素やダイヤモンド骨子を有するフェニレン系材料などから構成されている。ダイヤモンド骨子を有するフェニレン系材料としては、例えばフェニル化ダイヤモンド、ベンゾイミダゾールポリマー、ポリアリルエーテルなどがある。
プラグ１５上の窒化シリコン膜１６および有機絶縁膜１７には、配線溝（開口部）１８が形成されており、この配線溝１８の側面に形成されている有機絶縁膜１７の表面および有機絶縁膜１７の上面には、酸化膜１９が形成されている。
配線溝１８には、タンタル膜２０および銅膜２２が埋め込まれており、タンタル膜２０および銅膜２２よりなる配線（第１配線）２３が形成されている。タンタル膜２０は、銅膜２２を構成する銅原子が有機絶縁膜１７中に拡散することを防止するために形成された膜であり、バリア導体膜（バリアメタル）と呼ばれるものである。
従来、タンタル膜２０は配線溝１８の側面および底面に形成されており、配線溝１８の側面において有機絶縁膜１７と直接接していた。しかし、バリア導体膜であるタンタル膜２０と有機絶縁膜１７との密着性は、タンタル膜２０と酸化シリコン膜との密着性に比べて悪く、ＣＭＰなどのプロセスで膜剥がれが生じるおそれがある。そこで、本実施の形態１の半導体装置では、配線溝１８の側面に形成されている有機絶縁膜１７の表面に極薄の酸化膜１９を形成し、直接有機絶縁膜１７とタンタル膜２０とを接しないように構成した。すなわち、有機絶縁膜１７の表面に酸化膜１９を形成することにより、有機絶縁膜１７とタンタル膜２０とは酸化膜１９を介して接することになる。このように有機絶縁膜１７に酸化膜１９を形成することにより、有機絶縁膜１７とタンタル膜２０が直接接する場合に比べて密着力の向上を図ることができる。
次に、配線２３上および酸化膜１９を形成した有機絶縁膜１７上には、順次窒化シリコン膜２４、有機絶縁膜（第２有機絶縁膜）２５、窒化シリコン膜２６および有機絶縁膜（第３有機絶縁膜）２７が形成されており、これらの膜には、接続孔２８および配線溝２９が形成されている。接続孔２８および配線溝２９の側面には、酸化膜３０が形成される一方、接続孔２８および配線溝２９の内部には、タンタル膜３１および銅膜３３が埋め込むように形成されており、タンタル膜３１および銅膜３３よりなるプラグと配線３４が形成されている。
本実施の形態１では、接続孔２８および配線溝２９の側面にも酸化膜３０が形成されているため、接続孔２８および配線溝２９の側面において、タンタル膜２０と酸化膜３０とが直接接している。したがって、タンタル膜２０が有機絶縁膜２５、２７と直接接する場合に比べて密着性を向上することができる。
タンタル膜と有機絶縁膜との密着力は、有機絶縁膜の表面状態に強く依存すると考えられるため、本実施の形態１では、有機絶縁膜の表面に極薄の酸化膜を形成することにより、タンタル膜と有機絶縁膜との密着力を強固なものとしている。
有機絶縁膜の表面に極薄の酸化膜を形成する方法としては紫外線を有機絶縁膜に照射する方法がある。有機絶縁膜は、炭素原子、水素原子および酸素原子から形成されており、これらの結合を切り、他原子との再結合を誘起すれば表面改質を行なうことができる。紫外線は、有機絶縁膜を構成する炭素原子、水素原子および酸素原子間の結合を切断するエネルギーを有し、さらに有機絶縁膜の表面層だけで吸収され、内部には影響を与えないため、有機絶縁膜の表面だけを改質することができる。すなわち、有機絶縁膜に紫外線を照射しながら、極微量の酸素を導入することにより、有機絶縁膜の表面にだけに酸化膜を形成し、バリア導体膜であるタンタル膜と有機絶縁膜との密着性を向上することができる。
図２に紫外線を照射した場合における有機絶縁膜とタンタル膜との密着性について評価を行なった結果を示す。評価にあたっては、有機絶縁膜として酸素を含有しない芳香族炭化水素を使用し、この芳香族炭化水素の表面に紫外線を照射して酸化膜を形成する表面処理を行なった後、芳香族炭化水素上にタンタル膜を形成した条件で行なった。
密着性の評価には、ナノスクラッチ法を使用した。ナノスクラッチ法とは、ナノプローブを芳香族炭化水素よりなる有機絶縁膜上に形成したタンタル膜に接触させ、垂直荷重をかけながら水平方向に移動させることにより密着力を測定するものである。すなわち、一定割合で垂直荷重を増加させながら、ナノプローブを水平方向に移動させることにより、水平方向の荷重（水平荷重）が特異的に変化したときの垂直荷重を測定するものである。水平荷重が特異的に変化した特異点は、有機絶縁膜とタンタル膜と密着力が薄れ、ずれはじめる変化点を示している。このことから、そのときの垂直荷重の値が有機絶縁膜とタンタル膜との密着力の強さに対応し、臨界荷重と呼ばれる。
図２に示すように、紫外線を照射しない場合、有機絶縁膜とタンタル膜との密着力の強さを示す臨界荷重は６５８（μＮ）である。これに対し、紫外線を５分間照射して有機絶縁膜の表面に酸化膜を形成した場合、有機絶縁膜とタンタル膜の密着力は向上し、臨界荷重は７７４（μＮ）になっている。さらに、紫外線を１０分間照射して有機絶縁膜の表面に酸化膜を形成した場合、有機絶縁膜とタンタル膜の密着力はさらに向上し、臨界荷重は８２７（μＮ）になっている。したがって、紫外線を１０分間照射した場合の密着力は、紫外線を照射しない場合の密着力に比べて約２６％も向上することがわかる。
このように紫外線照射により有機絶縁膜とタンタル膜との密着性が向上する理由は以下に示すように考えることができる。
紫外線を照射した有機絶縁膜の表面では、有機絶縁膜に含有される炭素間結合が紫外線によって切断され、切断された未結合手を持つ炭素が雰囲気中の酸素と強く結合することにより、極薄の酸化膜が形成されている。酸化膜が形成されることにより、タンタル膜の構成要素であるタンタル原子と有機絶縁膜の構成要素である炭素原子との反応が抑制され、金属的な（メタルライクな）タンタル膜の形成が促進される。このため、酸化膜を介した有機絶縁膜とタンタル膜との密着性が向上すると考えられる。すなわち、有機絶縁膜の炭素原子とタンタル膜のタンタル原子との反応では有機絶縁膜とタンタル膜との密着力は弱くなるが、有機絶縁膜の表面に酸化膜を形成することによって有機絶縁膜の炭素原子とタンタル膜のタンタル原子との反応を抑制し、タンタル原子間の金属的な結合を促進することにより有機絶縁膜とタンタル膜との密着性が向上するものと考えられる。
具体的にＸＰＳ（X-ray photoelectron spectroscopy）を使用して有機絶縁膜とタンタル膜の界面の結合状態がどのようになっているかを調べた結果を図３、図４および図５に示す。図３は、紫外線を照射しない状態で形成された有機絶縁膜とタンタル膜との密着状態を示したものである。図３において、横軸はタンタル４ｆ電子の結合エネルギー（ｅＶ）を示したものであり、縦軸は強度（ｃｐｓ）を示したものである。図３を見てわかるようにタンタル−炭素結合に対応するピークが約２３ｅＶおよび約２５ｅＶの結合エネルギーの位置に出ていることがわかる。したがって、紫外線を照射しない従来の構造では、有機絶縁膜とタンタル膜の間に密着力の弱いタンタル−炭素結合が支配的に形成されていることがわかる。
次に、図４は１０分間紫外線を照射した後に形成された有機絶縁膜とタンタル膜との密着状態を示したものである。図４においても、横軸はタンタル４ｆ電子の結合エネルギー（ｅＶ）を示したものであり、縦軸は強度（ｃｐｓ）を示したものである。図４を見てわかるように、約２４ｅＶおよび約２２ｅＶの結合エネルギーの位置にピークＡが出ており、図３に示したタンタル−炭素結合に対応するピークとは異なることがわかる。また、このピークＡの鋭さは、図３に示したタンタル−炭素結合に対応するピークの鋭さよりも鋭くなっている。
次に、図５は単一のタンタル膜の状態を示したものである。図５においても横軸はタンタル４ｆ電子の結合エネルギー（ｅＶ）を示したものであり、縦軸は強度（ｃｐｓ）を示したものである。図５を見てわかるように、約２３．５ｅＶおよび約２１．５ｅＶの結合エネルギーの位置にピークが出ており、このピークはタンタル−タンタル結合に対応したピークである。このタンタル−タンタル結合に対応したピークの鋭さは図３および図４のピークに比べて鋭くなっていることがわかる。
以上より、図４に示すピークＡは図３に示すピークと図５に示すピークとの中間状態のような形をしていることがわかる。したがって、紫外線照射した有機絶縁膜にタンタル膜が密着している状態では、タンタル−炭素結合が抑制されるとともに金属的なタンタル−タンタル結合が増加していることがわかる。このため、図４に示す状態では図３に示す状態に比べて有機絶縁膜とタンタル膜との密着性が向上していると考えられる。
上記したように、有機絶縁膜とタンタル膜（金属膜）との密着性の向上には、有機絶縁膜の改質が重要である。しかし、有機絶縁膜自体（有機絶縁膜のすべて）を改質すると、誘電率の増加が生じ、層間絶縁膜として低誘電率の有機絶縁膜を採用する利点が減少する。そこで、本実施の形態１のように紫外線を照射することによる改質では、有機絶縁膜の表面のみ改質している。したがって、低誘電率を維持したままタンタル膜との密着性を向上させることができる。本実施の形態１における紫外線照射による表面の改質では約１０ｎｍ以下の極薄酸化膜を形成することが可能である。
なお、上述した記載では、バリア導体膜としてタンタル膜を例にとって説明したが、これに限らず、バリア導体膜として窒化タンタル膜、窒化チタン膜、窒化タングステン膜、炭化タングステン膜などであっても密着性の向上を図ることができる。
次に、本実施の形態１における半導体装置の製造方法について図面を参照しながら説明する。
図６は、本実施の形態１におけるＭＩＳトランジスタＱ1の製造工程中の断面図である。まず、図６を参照して、ＭＩＳトランジスタＱ1の製造工程について説明する。
図６に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有する半導体基板１を用意する。この半導体基板１は、ｐ型の単結晶シリコンよりなり、その主面には、素子分離領域２が形成されている。素子分離領域２は、酸化シリコンよりなり、例えばＳＴＩ（Shallow Trench Isolation）法やＬＯＣＯＳ（Local Oxidization Of Silicon）などによって形成される。
次に、半導体基板１に形成された素子分離領域２によって分けられた活性領域、すなわちｎチャネル型のＭＩＳトランジスタＱ1を形成する領域にｐ型ウェル３を形成する。ｐ型ウェル３は、例えばイオン注入法により、ボロン（Ｂ）やフッ化ボロン（ＢＦ2）を導入することによって形成される。
続いて、ｐ型ウェル３上に、ゲート絶縁膜４を形成する。ゲート絶縁膜４は、例えば薄い酸化シリコン膜からなり、例えば熱酸化法を使用して形成することができる。
そして、ゲート絶縁膜４上に、ゲート電極５を形成する。ゲート電極５は、以下のようにして形成される。まず、半導体基板１のゲート絶縁膜４上にポリシリコン膜５ａを形成し、形成したポリシリコン膜５ａに、例えばイオン注入法を使用してリン（Ｐ）などｎ型不純物を注入する。このようにして、低抵抗のポリシリコン膜を形成した後、フォトリソグラフィ技術およびエッチング技術を使用してポリシリコン膜をパターニングすることにより、ポリシリコン膜５ａよりなるゲート電極５を形成する。
次に、ゲート電極５の両側の領域に低濃度ｎ型不純物拡散領域６、７を形成する。低濃度ｎ型不純物拡散領域６、７は、例えばイオン注入法を使用してリンなどのｎ型不純物をｐ型ウェル３内に導入することによって形成される。
続いて、ゲート電極５の側壁にサイドウォール８を形成する。サイドウォール８は、半導体基板１上に例えばＣＶＤ（Chemical Vapor Deposition）法を使用して酸化シリコン膜を堆積し、堆積した酸化シリコン膜を異方性エッチングすることにより形成することができる。
サイドウォール８を形成後、ゲート電極５の両側の領域に高濃度ｎ型不純物拡散領域９、１０を形成する。高濃度ｎ型不純物拡散領域９、１０は、例えばイオン注入法を使用して、リンなどのｎ型不純物を導入することによって形成される。高濃度ｎ型不純物拡散領域９、１０は、前述した低濃度ｎ型不純物拡散領域６、７よりも不純物濃度が高い。このようにして、低濃度ｎ型不純物拡散領域６および高濃度ｎ型不純物拡散領域９よりなるソース領域と、低濃度ｎ型不純物拡散領域７および高濃度ｎ型不純物拡散領域１０よりなるドレイン領域を形成することができる。
次に、ゲート電極５および高濃度ｎ型不純物拡散領域９、１０の表面を露出させた後、半導体基板１上に例えばＣＶＤ法を使用してコバルト（Ｃｏ）膜を堆積させる。そして、熱処理を施すことによって、コバルトシリサイド膜１１を形成する。これにより、ポリシリコン膜５ａとコバルトシリサイド膜１１よりなるゲート電極５を形成することができる。また、高濃度ｎ型不純物拡散領域９、１０上にコバルトシリサイド膜１１を形成することができる。したがって、ゲート電極５を低抵抗化することができるとともに、高濃度ｎ型不純物拡散領域９、１０の拡散抵抗とコンタクト抵抗を低抵抗化することができる。その後、未反応のコバルト膜は除去される。
このようにして、ｐ型ウェル３上にｎチャネル型のＭＩＳトランジスタＱ1を形成することができる。
続いて、配線工程について説明する。半導体基板１上に、例えばＣＶＤ法を使用して層間絶縁膜１２を堆積する。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜１２を貫通するコンタクトホール１３を形成する。コンタクトホール１３の底部では、高濃度ｎ型不純物拡散領域９、１０上に形成されたコバルトシリサイド膜１１が露出される。
次に、コンタクトホール１３内にタンタル膜１４ａおよびタングステン膜１４ｂを埋め込んだプラグ１５を形成する。プラグ１５は、例えば以下のようにして形成することができる。まず、コンタクトホール１３内を含む層間絶縁膜１２上に、例えばスパッタリング法を使用して、タンタル膜１４ａを形成した後、例えばＣＶＤ法を使用してタングステン膜１４ｂをコンタクトホール１３内に埋め込むように形成する。そして、層間絶縁膜１２上に形成された不要なタンタル膜１４ａおよびタングステン膜１４ｂをＣＭＰ法やエッチバック法を使用して除去することにより、プラグ１５が形成される。
図７〜図２１は、図１に続く半導体装置の製造工程の断面図を示している。なお、理解を簡単にするために、図７〜図２１では、酸化シリコン膜１２より下の構造についての図示を省略している。
まず、図７に示すように、プラグ１５を形成した層間絶縁膜１２上に、例えばＣＶＤ法を使用して窒化シリコン膜１６を形成する。窒化シリコン膜１６は、その後行われるエッチングのストッパ膜となる。すなわち、窒化シリコン膜１６は、有機絶縁膜１７に配線形成用の溝をエッチングにより形成する際、過度のエッチングにより下層に損傷を与えたり、加工寸法精度の劣化を防止するために形成される。なお、窒化シリコン膜１６の代わりに炭化シリコン膜を形成してもよい。
次に、窒化シリコン膜１６上に有機絶縁膜１７を形成する。有機絶縁膜１７は、例えばスピン塗布法を使用して形成することができる。有機絶縁膜１７は、酸化シリコンより誘電率の低い炭化水素から形成され、例えば酸素を含有しない芳香族炭化水素より形成される。なお、有機絶縁膜１７として、酸素を含有しない芳香族炭化水素に限らず、例えば酸素を含有する芳香族炭化水素や芳香族炭化水素を含有しない炭化水素を用いてもよい。
続いて、図８に示すように、窒化シリコン膜１６および有機絶縁膜１７に配線溝（開口部）１８を形成する。この配線溝１８は、フォトリソグラフィ技術およびエッチング技術を使用して形成することができる。この配線溝１８を形成するために、有機絶縁膜１７のドライエッチングが行なわれるが、このドライエッチングの際に使用されるガスは、水素ガス、窒素ガスおよびアンモニアガスの混合ガスなどが使用される。したがって、層間絶縁膜として有機絶縁膜を使用することにより、ドライエッチング時にＣＦ4ガスなどのフッ素を含んだガスを使用しないため、地球温暖化防止対策となるＰＦＣの削減を図ることができる。なお、配線溝１８の底部には、タンタル膜１４ａおよびタングステン膜１４ｂが埋め込まれたプラグ１５が露出している。
次に、図９に示すように、エキシマランプを使用して、配線溝１８を形成した有機絶縁膜１７上に発光波長が１７２ｎｍの紫外線を照射する。この紫外線の照射により、有機絶縁膜１７の表面および配線溝１８の側面に厚さ約１０ｎｍの酸化膜１９を形成することができる。具体的に、エキシマランプによる紫外線の照射は、アルゴンまたは窒素ガスに対する希釈量が０．０１％の残留酸素雰囲気中で１０分行なったが、紫外線照射により有機絶縁膜１７の表面に酸化膜１９が形成されるメカニズムは以下に示すようなものである。すなわち、エキシマランプから照射された紫外線は、雰囲気中の酸素をラジカル化するとともに有機絶縁膜を構成する炭素間の結合を切断する。そして、紫外線によりラジカル化した酸素は、炭素間結合を切断されて未結合手を持つ炭素と結合し、有機絶縁膜の表面に酸化膜が形成される。紫外線は、有機絶縁膜１７の表面で吸収され内部には到達しないため、有機絶縁膜１７の表面にだけ酸化膜１９を形成することができる。
なお、上記では０．０１％の残留酸素雰囲気中でエキシマランプによる紫外線照射を行なったが、例えば１〜１０Ｐａ程度の真空雰囲気中で紫外線を照射しても有機絶縁膜１７の表面に酸化膜１９を形成することができる。また、酸化膜１９の形成は、酸素濃度に敏感ではなく、有機絶縁膜１７に形成されている炭素の未結合手密度に依存することから、例えば大気中でもほぼ同様の効果が得られる。
また、照射される照射光の波長を１７２ｎｍにしたがこれに限らず、有機絶縁膜１７を構成する炭素間結合を切断するエネルギーをもつ３４０ｎｍ以下の光で照射することにより、有機絶縁膜１７に酸化膜１９を形成することができる。
続いて、図１０に示すように、酸化膜１９を形成した有機絶縁膜１７上にタンタル膜２０を形成する。タンタル膜２０は、例えばスパッタリング法を使用することにより形成することができる。今の場合、タンタル膜２０を形成する下地である有機絶縁膜１７には酸化膜１９が形成されている。したがって、酸化膜１９が形成された有機絶縁膜１７とタンタル膜２０との密着性は向上している。
タンタル膜２０は、導電性バリア膜としての機能を有している。すなわち、後述するように配線溝１８へ埋め込まれる銅のシリコンなどへの拡散を防止する機能を有している。このような導電性バリア膜としては、タンタル膜に代えて、例えば窒化タンタル膜、窒化チタン膜、窒化タングステン膜、炭化タングステン膜を用いてもよい。また、これらの合金を主材料に用いている膜でもよい。さらに、上記した単体膜だけでなく積層膜を使用することもできる。
次に、図１１に示すように、タンタル膜２０上に銅膜からなる比較的薄いシード膜２１を形成する。シード膜２１は、例えばスパッタリング法を使用して形成することができる。このシード膜２１は、後述する主導体膜である銅膜２２とタンタル膜２０との密着性を向上させるために形成される。また、シード膜２１は、後述する電解めっき法を行なう際の電極としての役割も有する。
その後、図１２に示すように、半導体基板１の全面にシード膜２１に比べて相対的に厚い銅膜２２を、配線溝１８へ埋め込むように形成する。銅膜２２は、例えば電解めっきや無電解めっきなどのめっき法を使用して形成される。また、バリア導体膜であるタンタル膜２０上に直接スパッタリング法により銅膜２２を形成した後、リフローすることにより表面を平坦化することによっても形成することができるし、ＣＶＤ法を使用して銅膜２２を堆積させるようにしてもよい。
続いて、図１３に示すように、配線溝１８に埋め込まれたタンタル膜２０および銅膜２２を残す一方で、有機絶縁膜膜１７上に形成された不要なタンタル膜２０および銅膜２２を除去することにより、配線２３を形成する。不要なタンタル膜２０および銅膜２２の除去には、例えばＣＭＰを使用した研磨によって行うことができる。配線２３は、プラグ１５を介してソース領域やドレイン領域などと電気的に接続されている。このようにして、有機絶縁膜１７に埋め込むように配線２３を形成することができる。ここでの工程では、ＣＭＰ研磨が行なわれるが、タンタル膜２０は、配線溝１８において直接有機絶縁膜１７に接しているのではなく、酸化膜１９と直接接している。したがって、酸化膜１９を介すことにより有機絶縁膜１７とタンタル膜２０との密着性向上を図ることができるので、ＣＭＰ研磨時に配線溝１８内のタンタル膜２０の膜剥がれを防止することができる。
ここで、図１２においては、シード膜２１と主導電膜である銅膜２２を分けて記載したが、シード膜２１と銅膜２２は、一体化されているため、以後の図面においては一体化して記載する。
次に、図１４に示すように、酸化膜１９を形成した有機絶縁膜１７上に、窒化シリコン膜２４を形成する。窒化シリコン膜２４は、例えばＣＶＤ法によって形成することができる。この窒化シリコン膜２４は、下層の配線２３から銅の拡散を防止する機能を有する。なお、窒化シリコン膜２４の代わりに炭化シリコン膜や炭窒化シリコン膜を形成してもよい。
続いて、窒化シリコン膜２４上に有機絶縁膜２５を形成する。有機絶縁膜２５は、有機絶縁膜１７と同様に酸化シリコン膜より低誘電率の材料から構成されており、例えば酸素を含有しない芳香族炭化水素より形成される。この有機絶縁膜２５は、例えばスピン塗布法を使用して形成することができる。なお、有機絶縁膜２５として、酸素を含有しない芳香族炭化水素に限らず、例えば酸素を含有する芳香族炭化水素や芳香族炭化水素を含有しない炭化水素を用いてもよい。この有機絶縁膜２５には後述するようにプラグが形成されるため、有機絶縁膜２５はこのプラグを支持し、プラグの絶縁を行う役割を有するものである。
次に、有機絶縁膜２５上に窒化シリコン膜２６を形成する。この窒化シリコン膜２６は後述する有機絶縁膜２７に配線溝２９を形成する際のエッチングストッパとなる。その後。この窒化シリコン膜２６上に有機絶縁膜２７を形成する。有機絶縁膜２７も有機絶縁膜１７、２５と同じように酸化シリコン膜より低誘電率の材料から構成されており、例えばスピン塗布法により形成できる。この有機絶縁膜２７には後述するように配線３４が形成されるため、有機絶縁膜２７は、この配線３４を支持するとともに配線３４を他の配線から絶縁する役割を有する。
続いて、図１５に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、窒化シリコン膜２４、有機絶縁膜２５、窒化シリコン膜２６および有機絶縁膜２７に接続孔（開口部）２８を形成する。ここで、有機絶縁膜２５、２７のエッチングには、水素ガス、窒素ガスおよびアンモニアガスなどの混合ガスが使用される。したがって、ＣＦ4などのフッ素を含むガスを使用しないため、本実施の形態１における半導体装置の製造方法ではＰＦＣの削減を図ることができる。
次に、図１６に示すように、フォトリソグラフィ技術およびエッチング技術を使用して有機絶縁膜２７に接続孔２８よりも大きな配線溝（開口部）２９を形成する。この配線溝２９を形成する際に、窒化シリコン膜２６がエッチングストッパとなる。
次に、図１７に示すように、エキシマランプを使用して、配線溝２９を形成した有機絶縁膜２７上に発光波長が１７２ｎｍの紫外線を、酸素を含有する雰囲気中で照射する。この紫外線の照射により、有機絶縁膜２７の表面および配線溝２９の側面に厚さが約１０ｎｍの酸化膜３０を形成することができる。また、紫外線を照射することにより、接続孔２８の側面に露出している有機絶縁膜２５にも厚さが約１０ｎｍの酸化膜３０が形成される。
続いて、図１８に示すように、接続孔２８、配線溝２９および有機絶縁膜２７の表面にタンタル膜３１を形成する。タンタル膜３１は、例えばスパッタリング法を使用して形成することができる。ここで、図１８に示すように、接続孔２８および配線溝２９の側面と有機絶縁膜２７の表面には酸化膜３０が形成されている。したがって、接続孔２８、配線溝２９の側面と有機絶縁膜２７の表面において、タンタル膜３１は、直接有機絶縁膜２５や有機絶縁膜２７に接するのではなく、酸化膜３０と直接接している。このため、有機絶縁膜２５、２７とタンタル膜３１との密着性向上を図ることができる。なお、タンタル膜３１は、前述したタンタル膜２０と同様の機能を有し、例えば銅の拡散を防止する機能を有する。
次に、図１９に示すように、タンタル膜３１が形成された半導体基板１に、例えばスパッタリング法を使用して銅膜よりなる比較的薄いシード膜３２を形成する。そして、図２０に示すように、銅膜３３を接続孔２８および配線溝２９へ埋め込むように形成する。銅膜３３は、例えばめっき法を使用して形成することができる。
続いて、図２１に示すように、接続孔２８および配線溝２９に埋め込まれたタンタル膜３１および銅膜３３を残す一方で、有機絶縁膜２７上に形成された不要なタンタル膜３１および銅膜３３を除去することにより、配線３４を形成する。不要なタンタル膜３１および不要な銅膜３３の除去には、例えばＣＭＰを使用した研磨によって行うことができる。なお、図２１において、シード膜３２と主導体膜である銅膜３３は一体化しているため、銅膜３３として記載している。
以上述べたようにして、本実施の形態１における半導体装置を形成することができる。さらに、同様の製造工程を繰り返すことによって、第２層配線以降の配線を形成することもできるが、ここでは省略する。
本実施の形態１では、酸素を含有する雰囲気中で有機絶縁膜の表面に紫外線を照射することにより、有機絶縁膜の表面（接続孔や配線溝の側面も含む）だけを改質したので、低誘電率を維持したまま、有機絶縁膜とタンタル膜などのバリア導体膜との密着性を向上させることができる。つまり、有機絶縁膜の表面に酸化膜を形成し、この形成した酸化膜を介してタンタル膜などのバリア導体膜と有機絶縁膜を密着するように構成したので、有機絶縁膜の低誘電率を維持したまま、バリア導体膜と有機絶縁膜との密着力を向上させることができる。したがって、ＣＭＰによる研磨などの工程において生じるバリア導体膜の膜剥がれを防止することができる。
このように、本実施の形態１では有機絶縁膜とバリア導体膜との密着性が向上したため、低誘電率の有機絶縁膜を層間絶縁膜とした信頼性の高い銅配線構造を実現することができる。
また、半導体装置での信号の遅延時間は、配線間容量（層間絶縁膜の容量）と配線抵抗との積に比例する、このため、本実施の形態１では、層間絶縁膜として低誘電率の有機絶縁膜を使用して配線間容量を低減するとともに銅を配線材料とすることで配線抵抗を低減している。したがって、本実施の形態１では、配線間容量と配線抵抗を低減しているので、信号の遅延時間を減少させることができる。また、配線で消費される電力は、配線間容量に比例するため、同時に低電力化も図ることができる。
さらに、有機絶縁膜の加工のためのドライエッチング工程では、ＣＦ4などのガスを使用せずに済むので、地球温暖化防止対策となるＰＦＣの削減を図ることができる。
本実施の形態１では、バリア導体膜としてタンタル膜を使用する場合について説明したが、例えば窒化タンタル膜、窒化チタン膜、窒化タングステン膜または炭化タングステン膜を使用した場合であっても上記した効果と同様の効果を得ることができる。
また、本実施の形態１では、有機絶縁膜として酸素を含有しない芳香族炭化水素を例にとったが、例えば酸素を含有する芳香族炭化水素や芳香族炭化水素を含有しない炭化水素を使用しても上記した効果と同様の効果を得ることができる。
（実施の形態２）
本実施の形態２における半導体装置の製造方法について図面を参照しながら説明する。
図６から図１３までの工程は前記実施の形態１と同様であるため、その説明は省略する。続いて、図２２に示すように、酸化膜１９を形成した有機絶縁膜１７上に、窒化シリコン膜４０、有機絶縁膜４１、窒化シリコン膜４２、有機絶縁膜４３および窒化シリコン膜４４を順次形成する。
窒化シリコン膜４０は、例えばＣＶＤ法を使用して形成することができ、下層にある配線２３からの銅原子の拡散を防止するために設けられたものである。有機絶縁膜４１は、酸化シリコン膜より低誘電率の材料から構成されており、例えば酸素を含有しない芳香族炭化水素より形成される。この有機絶縁膜４１には後述するようにプラグが形成されるため、有機絶縁膜４１はこのプラグを支持し、プラグの絶縁を行う役割を有するものである。なお、有機絶縁膜２５として、酸素を含有しない芳香族炭化水素に限らず、例えば酸素を含有する芳香族炭化水素や芳香族炭化水素を含有しない炭化水素を用いてもよい。
次に、窒化シリコン４２は、例えばＣＶＤ法を使用して形成することができ、後述する有機絶縁膜４３に配線溝４６を形成する際のエッチングストッパとなるものである。有機絶縁膜４３は、有機絶縁膜４１と同じように酸化シリコン膜より低誘電率の材料から構成されており、例えばスピン塗布法により形成できる。この有機絶縁膜４３には後述するように配線５０が形成されるため、有機絶縁膜４３は、この配線５０を支持するとともに配線５０を他の配線から絶縁する役割を有する。
窒化シリコン膜４４は、後述する工程で堆積する銅膜の銅原子が有機絶縁膜４３中に拡散することを防止するために設けられているものである。
次に、図２３に示すように、フォトリソグラフィ技術およびエッチング技術を使用して接続孔４５および配線溝４６を形成する。より詳しく説明すると、まず窒化シリコン膜４４、有機絶縁膜４３、窒化シリコン膜４２、有機絶縁膜４１および窒化シリコン膜４０を順次エッチングして接続孔４５を形成する。その後、窒化シリコン膜４４と有機絶縁膜４３をエッチングして配線溝４６を形成する。ここで、窒化シリコン膜４２が有機絶縁膜４３をエッチングする際のストッパとなる。
続いて、図２４に示すように、半導体基板１（図示せず）の素子形成面にエキシマランプを使用して波長が約１７２ｎｍの紫外線を照射する。この紫外線は、接続孔４５内および配線溝４６内にも照射される。紫外線による照射は、アルゴンまたは窒素ガスに対する希釈量が０．０１％の残留酸素雰囲気中で１０分行った。これにより、接続孔４５の側面および配線溝４６の側面に例えば約１０ｎｍの厚さを有する酸化膜４７が形成される。前記実施の形態１では、接続孔２８の側面および配線溝２９の側面以外に、有機絶縁膜２７の表面にも酸化膜３０が形成されていたが、本実施の形態２では接続孔４５の側面および配線溝４６の側面にだけ酸化膜４７が形成される。これは、有機絶縁膜４３上に窒化シリコン膜４４が形成されているためである。なお、紫外線による照射をアルゴンまたは窒素ガスに対する希釈量が０．０１％の残留酸素雰囲気中で１０分行ったがこれに限らず、１〜１０Ｐａ程度の真空雰囲気中で行っても同様の酸化膜４７を形成することができる。さらに、大気中で行ってもほぼ同様である。
次に、図２５に示すように、半導体基板１の主面（素子形成面）上にタンタル膜４８を形成する。タンタル膜４８は例えばスパッタリング法を使用して形成することができる。このタンタル膜４８と有機絶縁膜４１、４３とが直接接する場所は、接続孔４５の側面および配線溝４６の側面である。しかし、接続孔４５の側面および配線溝４６の側面には紫外線を照射することにより酸化膜４７が形成されている。したがって、本実施の形態２では有機絶縁膜４１、４３とタンタル膜４８との密着力を向上させることができる。すなわち、有機絶縁膜４１、４３とタンタル膜４８が直接接している場合、密着力は弱くなるが、酸化膜４７を形成し、この酸化膜を介して有機絶縁膜４１、４３とタンタル膜を接触させた場合は密着力が向上するのである。
続いて、図２６に示すように、スパッタエッチング法により接続孔４５の底面、配線溝４６の底面および窒化シリコン膜４４上に形成されているタンタル膜４８を除去する。これは、接続孔４５の底面に形成されていたタンタル膜４８を除去して銅膜２２よりなる配線２３を露出するために行われるものである。すなわち、前記実施の形態１では、タンタル膜４８上に銅膜よりなるシード膜を形成し、この形成したシード膜を電極として銅膜を堆積させていた。これに対し本実施の形態２では、シード膜を形成せずに、接続孔４５の底面に露出している配線２３を電極として使用するため、スパッタエッチング法により接続孔４５の底面に形成されているタンタル膜４８を除去したものである。
次に、図２７に示すように、接続孔４５および配線溝４６を埋め込むように銅膜４９を形成する。この銅膜４９は、配線２３を電極としためっき法により形成される。このとき銅膜４９は、窒化シリコン膜４４上にも堆積する。したがって、この窒化シリコン膜４４は、銅膜４９が直接有機絶縁膜４３と接するのを防止しており、銅膜４９が有機絶縁膜４３と直接接することに起因した銅原子の有機絶縁膜４３への拡散を防止できていることがわかる。
続いて、図２８に示すように、接続孔４５および配線溝４６に埋め込まれた銅膜４９を残す一方で、窒化シリコン膜４４上に形成された不要な銅膜４９を除去することにより、配線５０を形成する。不要な銅膜４９の除去には、例えばＣＭＰを使用した研磨によって行うことができる。このようにして、本実施の形態２における半導体装置を製造することができる。なお、同様の製造工程を繰り返すことによって、第２層配線以降の配線を形成することもできるが、ここでは省略する。
本実施の形態２では、酸素を含有する雰囲気中で有機絶縁膜の表面に紫外線を照射することにより、接続孔や配線溝の側面の表面にだけ酸化膜を形成したので、低誘電率を維持したまま、有機絶縁膜とタンタル膜などのバリア導体膜との密着性を向上させることができる。したがって、ＣＭＰによる研磨などの工程において生じるバリア導体膜の膜剥がれを防止することができる。
このように、本実施の形態２では有機絶縁膜とバリア導体膜との密着性が向上したため、低誘電率の有機絶縁膜を層間絶縁膜とした信頼性の高い銅配線構造を実現することができる。
また、本実施の形態２では、層間絶縁膜として低誘電率の有機絶縁膜を使用して配線間容量を低減するとともに銅を配線材料とすることで配線抵抗を低減している。したがって、本実施の形態２では、配線間容量と配線抵抗を低減しているので、信号の遅延時間を減少させることができる。また、配線で消費される電力は、配線間容量に比例するため、同時に低電力化も図ることができる。
さらに、有機絶縁膜の加工のためのドライエッチング工程では、ＣＦ4などのガスを使用せずに済むので、地球温暖化防止対策となるＰＦＣの削減を図ることができる。
本実施の形態２では、バリア導体膜としてタンタル膜を使用する場合について説明したが、例えば窒化タンタル膜、窒化チタン膜、窒化タングステン膜または炭化タングステン膜を使用した場合であっても上記した効果と同様の効果を得ることができる。
また、本実施の形態２では、有機絶縁膜として酸素を含有しない芳香族炭化水素を例にとったが、例えば酸素を含有する芳香族炭化水素や芳香族炭化水素を含有しない炭化水素を使用しても上記した効果と同様の効果を得ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
実施の形態１における半導体装置を示した断面図である。 紫外線照射量と臨界荷重との関係を示した表である。 紫外線を照射しない場合において、タンタル膜と有機絶縁膜との界面の状態をＸＰＳで測定した結果を示す図である。 紫外線を照射した場合において、タンタル膜と有機絶縁膜との界面の状態をＸＰＳで測定した結果を示す図である。 タンタル膜の状態をＸＰＳで測定した結果を示す図である。 実施の形態１における半導体装置の製造工程を示した断面図である。 図６に続く半導体装置の製造工程を示した断面図である。 図７に続く半導体装置の製造工程を示した断面図である。 図８に続く半導体装置の製造工程を示した断面図である。 図９に続く半導体装置の製造工程を示した断面図である。 図１０に続く半導体装置の製造工程を示した断面図である。 図１１に続く半導体装置の製造工程を示した断面図である。 図１２に続く半導体装置の製造工程を示した断面図である。 図１３に続く半導体装置の製造工程を示した断面図である。 図１４に続く半導体装置の製造工程を示した断面図である。 図１５に続く半導体装置の製造工程を示した断面図である。 図１６に続く半導体装置の製造工程を示した断面図である。 図１７に続く半導体装置の製造工程を示した断面図である。 図１８に続く半導体装置の製造工程を示した断面図である。 図１９に続く半導体装置の製造工程を示した断面図である。 図２０に続く半導体装置の製造工程を示した断面図である。 実施の形態２における半導体装置の製造工程を示した断面図である。 図２２に続く半導体装置の製造工程を示した断面図である。 図２３に続く半導体装置の製造工程を示した断面図である。 図２４に続く半導体装置の製造工程を示した断面図である。 図２５に続く半導体装置の製造工程を示した断面図である。 図２６に続く半導体装置の製造工程を示した断面図である。 図２７に続く半導体装置の製造工程を示した断面図である。
符号の説明
１ 半導体基板
２ 素子分離領域
３ ｐ型ウェル
４ ゲート絶縁膜
５ ゲート電極
５ａ ポリシリコン膜
６ 低濃度ｎ型不純物拡散領域
７ 低濃度ｎ型不純物拡散領域
８ サイドウォール
９ 高濃度ｎ型不純物拡散領域
１０ 高濃度ｎ型不純物拡散領域
１１ コバルトシリサイド膜
１２ 層間絶縁膜
１３ コンタクトホール
１４ａ タンタル膜
１４ｂ タングステン膜
１５ プラグ
１６ 窒化シリコン膜
１７ 有機絶縁膜（第１有機絶縁膜）
１８ 配線溝（開口部）
１９ 酸化膜
２０ タンタル膜
２１ シード膜
２２ 銅膜
２３ 配線（第１配線）
２４ 窒化シリコン膜
２５ 有機絶縁膜（第２有機絶縁膜）
２６ 窒化シリコン膜
２７ 有機絶縁膜（第３有機絶縁膜）
２８ 接続孔
２９ 配線溝（開口部）
３０ 酸化膜
３１ タンタル膜
３２ シード膜
３３ 銅膜
３４ 配線（第２配線）
４０ 窒化シリコン膜
４１ 有機絶縁膜
４２ 窒化シリコン膜
４３ 有機絶縁膜
４４ 窒化シリコン膜
４５ 接続孔
４６ 配線溝（開口部）
４７ 酸化膜
４８ タンタル膜
４９ 銅膜
５０ 配線

Claims (7)

  1. （ａ）有機絶縁膜と、
    （ｂ）前記有機絶縁膜に埋め込むように形成された配線と、
    （ｃ）前記配線の側壁部と前記有機絶縁膜の間に形成されたバリア導体膜とを備え、
    前記バリア導体膜と前記有機絶縁膜との間には酸化膜が形成されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置であって、
    前記酸化膜は、前記有機絶縁膜の表面を酸化することにより形成されていることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置であって、
    前記酸化膜は、炭素と炭素との間の結合を切断するエネルギーを持つ光を前記有機絶縁膜の表面に照射することにより形成されていることを特徴とする半導体装置。
  4. 請求項１記載の半導体装置であって、
    前記酸化膜は、発光波長が１７２ｎｍの光を前記有機絶縁膜の表面に照射することにより形成されていることを特徴とする半導体装置。
  5. （ａ）第１配線と、
    （ｂ）前記第１配線上に形成されたプラグと、
    （ｃ）前記プラグ上に形成された第２配線と、
    （ｄ）前記第１配線を埋め込んだ第１有機絶縁膜と、
    （ｅ）前記プラグを埋め込んだ第２有機絶縁膜と、
    （ｆ）前記第２配線を埋め込んだ第３有機絶縁膜と、
    （ｇ）前記第１配線の側壁部と前記第１有機絶縁膜の間、前記プラグの側壁部と前記第２有機絶縁膜の間および前記第２配線の側壁部と前記第３有機絶縁膜の間に形成されたバリア導体膜とを備え、
    前記バリア導体膜と前記第１有機絶縁膜の間、前記バリア導体膜と前記第２有機絶縁膜の間および前記バリア導体膜と前記第３有機絶縁膜の間には酸化膜が形成され、
    前記プラグの下面および前記第２配線の下面には前記バリア導体膜が形成されていないことを特徴とする半導体装置。
  6. （ａ）半導体基板上に有機絶縁膜を形成する工程と、
    （ｂ）前記有機絶縁膜に開口部を形成する工程と、
    （ｃ）前記有機絶縁膜を構成する炭素と炭素との結合を切断するエネルギーを持つ光を前記開口部内に照射することにより、前記開口部内の前記有機絶縁膜の表面に酸化膜を形成する工程と、
    （ｄ）前記酸化膜上にバリア導体膜を形成する工程と、
    （ｅ）前記バリア導体膜上に導体膜を形成する工程と、
    （ｆ）前記開口部内に埋め込まれた前記導体膜および前記バリア導体膜を残し、それ以外の領域に形成された前記導体膜および前記バリア導体膜を除去する工程とを備えることを特徴とする半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法であって、
    前記（ｄ）工程と前記（ｅ）工程との間に前記開口部の底面に形成された前記バリア導体膜を除去する工程をさらに備えることを特徴とする半導体装置の製造方法。
JP2003406055A 2003-12-04 2003-12-04 半導体装置およびその製造方法 Pending JP2005167081A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2003406055A JP2005167081A (ja) 2003-12-04 2003-12-04 半導体装置およびその製造方法
US11/002,295 US7326641B2 (en) 2003-12-04 2004-12-03 Semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003406055A JP2005167081A (ja) 2003-12-04 2003-12-04 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2005167081A true JP2005167081A (ja) 2005-06-23

Family

ID=34631723

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003406055A Pending JP2005167081A (ja) 2003-12-04 2003-12-04 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US7326641B2 (ja)
JP (1) JP2005167081A (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096241A (ja) * 2005-08-30 2007-04-12 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
JP2007227507A (ja) * 2006-02-22 2007-09-06 Fujitsu Ltd 半導体装置の製造方法および半導体装置
JP2007318141A (ja) * 2006-05-25 2007-12-06 Internatl Business Mach Corp <Ibm> 貴金属ライナとこれに隣接する誘電材料間の付着性を向上させた相互接続構造およびその製造方法（金属／誘電体界面のための付着性向上）
JP2009026866A (ja) * 2007-07-18 2009-02-05 Fujitsu Ltd 半導体装置及びその製造方法
JP2009032708A (ja) * 2006-08-24 2009-02-12 Fujitsu Microelectronics Ltd 半導体デバイスの製造方法
WO2010147141A1 (ja) * 2009-06-16 2010-12-23 東京エレクトロン株式会社 成膜方法、前処理装置及び処理システム
JP2011101028A (ja) * 2010-12-17 2011-05-19 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2018520518A (ja) * 2015-06-25 2018-07-26 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 側壁ポアの封止とビアの清浄性のための配線集積化

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005167081A (ja) * 2003-12-04 2005-06-23 Renesas Technology Corp 半導体装置およびその製造方法
US8240539B2 (en) * 2004-05-28 2012-08-14 Panasonic Corporation Joining apparatus with UV cleaning
JP2007035996A (ja) * 2005-07-28 2007-02-08 Toshiba Corp 半導体装置およびその製造方法
JP5067068B2 (ja) * 2007-08-17 2012-11-07 東京エレクトロン株式会社 半導体装置の製造方法及び記憶媒体
US9276057B2 (en) * 2014-01-27 2016-03-01 United Microelectronics Corp. Capacitor structure and method of manufacturing the same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3250518B2 (ja) 1998-04-15 2002-01-28 日本電気株式会社 半導体装置及びその製造方法
JP3104750B2 (ja) 1998-06-17 2000-10-30 日本電気株式会社 半導体装置の製造方法
JP4030198B2 (ja) * 1998-08-11 2008-01-09 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP2000068376A (ja) 1998-08-26 2000-03-03 Matsushita Electronics Industry Corp 半導体装置及びその製造方法
JP2001244331A (ja) 2000-02-28 2001-09-07 Hitachi Ltd 半導体集積回路装置およびその製造方法
ATE352869T1 (de) 2000-03-20 2007-02-15 Koninkl Philips Electronics Nv Halbleitervorrichtung und verfahren zu deren herstellung
TW523792B (en) * 2000-09-07 2003-03-11 Toshiba Corp Semiconductor device and its manufacturing method
JP2002118168A (ja) 2000-10-10 2002-04-19 Murata Mfg Co Ltd 薄膜回路基板及びその製造方法
JP2002170879A (ja) 2000-11-30 2002-06-14 Sumitomo Bakelite Co Ltd 半導体装置およびその製造方法
JP3822101B2 (ja) * 2001-12-26 2006-09-13 株式会社ルネサステクノロジ 感放射線組成物及びパタン形成方法及び半導体装置の製造方法
US20030155657A1 (en) 2002-02-14 2003-08-21 Nec Electronics Corporation Manufacturing method of semiconductor device
JP3768480B2 (ja) 2002-02-14 2006-04-19 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
JP2003273216A (ja) 2002-03-18 2003-09-26 Sony Corp 半導体装置およびその製造方法
JP2003282698A (ja) 2002-03-22 2003-10-03 Sony Corp 半導体装置の製造方法および半導体装置
JP2003297832A (ja) 2002-03-29 2003-10-17 Jsr Corp 銅ダマシン構造の製造方法および銅ダマシン構造
JP2005167081A (ja) * 2003-12-04 2005-06-23 Renesas Technology Corp 半導体装置およびその製造方法
JP2006024811A (ja) * 2004-07-09 2006-01-26 Sony Corp 半導体装置の製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096241A (ja) * 2005-08-30 2007-04-12 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
JP4523535B2 (ja) * 2005-08-30 2010-08-11 富士通株式会社 半導体装置の製造方法
JP2007227507A (ja) * 2006-02-22 2007-09-06 Fujitsu Ltd 半導体装置の製造方法および半導体装置
JP4675258B2 (ja) * 2006-02-22 2011-04-20 富士通セミコンダクター株式会社 半導体装置の製造方法および半導体装置
JP2007318141A (ja) * 2006-05-25 2007-12-06 Internatl Business Mach Corp <Ibm> 貴金属ライナとこれに隣接する誘電材料間の付着性を向上させた相互接続構造およびその製造方法（金属／誘電体界面のための付着性向上）
JP2009032708A (ja) * 2006-08-24 2009-02-12 Fujitsu Microelectronics Ltd 半導体デバイスの製造方法
JP2009026866A (ja) * 2007-07-18 2009-02-05 Fujitsu Ltd 半導体装置及びその製造方法
WO2010147141A1 (ja) * 2009-06-16 2010-12-23 東京エレクトロン株式会社 成膜方法、前処理装置及び処理システム
US8865590B2 (en) 2009-06-16 2014-10-21 Tokyo Electron Limited Film forming method, pretreatment device, and processing system
JP2011101028A (ja) * 2010-12-17 2011-05-19 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2018520518A (ja) * 2015-06-25 2018-07-26 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 側壁ポアの封止とビアの清浄性のための配線集積化

Also Published As

Publication number Publication date
US7326641B2 (en) 2008-02-05
US20050121787A1 (en) 2005-06-09

Similar Documents

Publication Publication Date Title
TWI402887B (zh) 用以整合具有改良可靠度之超低ｋ介電質之結構與方法
US8232201B2 (en) Schemes for forming barrier layers for copper in interconnect structures
US20080054467A1 (en) Method for manufacturing a semiconductor device and semiconductor device
US9576897B2 (en) Semiconductor interconnect device
TW201013779A (en) Semiconductor device, and manufacturing method thereof
US20040056366A1 (en) A method of forming surface alteration of metal interconnect in integrated circuits for electromigration and adhesion improvement
TW201205723A (en) Semiconductor device and method for manufacturing same
JP2007109894A (ja) 半導体装置及びその製造方法
JP2005167081A (ja) 半導体装置およびその製造方法
US8378488B2 (en) Semiconductor device and method of manufacturing the same
CN103474416B (zh) 互连结构及其形成方法
JP2009141058A (ja) 半導体装置およびその製造方法
US20060099802A1 (en) Diffusion barrier for damascene structures
JP2006216809A (ja) 半導体装置及びその製造方法
US20120007240A1 (en) Metal wire for a semiconductor device formed with a metal layer without voids therein and a method for forming the same
US7816279B2 (en) Semiconductor device and method for manufacturing the same
JP4943111B2 (ja) 半導体装置の製造方法
JP2005033164A (ja) 半導体素子の銅配線形成方法
JP2000252278A (ja) 半導体装置およびその製造方法
JP2006135363A (ja) 半導体装置および半導体装置の製造方法
JP2010040771A (ja) 半導体装置の製造方法
JP2004207604A (ja) 半導体装置およびその製造方法
JP4173393B2 (ja) 半導体装置の製造方法
JP2009141199A (ja) 半導体装置及びその製造方法
JP2010283103A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051020

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051025

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051121

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070313

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070511

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070626