JP2006024811A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】上層配線に被覆されない接続孔を選択的に縮小させることにより、隣接する異電位配線とのショート不良を防止することを可能とする。
【解決手段】基板上に第１、第２絶縁膜１８、１９を形成する工程と、その上に有機犠牲層３０と第１、第２マスク層３１、３２を順に形成する工程と、第２マスク層３２に配線溝パターン３３を形成する工程と、第２、第１マスク層３２、３１および有機犠牲層３０に接続孔を形成するための接続孔パターン３４を形成する工程と、第２、第１マスク層３１、３２をエッチングマスクに用いたエッチングにより第１マスク層３１、有機犠牲層３０に配線溝パターン３３を形成し、第２絶縁膜１９に接続孔３５を形成する工程と、第１マスク層３１、有機犠牲層３０をマスクに用いて、第２絶縁膜１９に配線溝３６を形成し、第２、第１絶縁膜１９、１８に接続孔３５を形成する工程とを備えている。
【選択図】図１

Description

本発明は、配線に用いる導電層間の耐圧を確保して、配線の微細化、高集積化を容易にする半導体装置の製造方法に関するものである。
半導体装置の微細化、高集積化に伴い、配線の時定数に起因する電気信号の遅れが深刻な問題となる。このため、多層配線工程で用いられる導電層は、アルミニウム（Ａｌ）系合金を用いた配線に代わり、銅（Ｃｕ）配線が導入されるようになっている。銅はアルミニウムなど従来の多層配線構造に使われていた金属材料と違って、ドライエッチングによるパターニングが困難であるため、層間に配線溝を形成しておき、銅を埋め込むことにより配線パターンを形成する、いわゆる溝配線技術（例えばダマシン法）が一般に使われている。特に接続孔と配線溝とを形成しておき、銅の埋め込みを同時に行う方法（例えばデュアルダマシン法）は、工程数の削減に有効である（例えば、特許文献１参照）。
また、配線容量の増加がデバイスの速度低下につながるため、低誘電率膜を層間絶縁膜に用いた微細な多層配線が不可欠となっている。低誘電率層間絶縁膜の材料としては、従来より比較的実績のある比誘電率３．５程度のフッ素含有酸化シリコン（ＦＳＧ）のみならず、ポリアリールエーテル（ＰＡＥ）に代表される有機シリコン系のポリマーや、ハイドロゲンシルセキオサン（ＨＳＱ）、メチルシルセスキオキサン（ＭＳＱ）に代表される無機系材料などの比誘電率２．７前後の低誘電率膜が挙げられ、近年ではそれらを多孔質化させて比誘電率を２．２前後とした材料まで導入が試みられている。
デュアルダマシン法を低誘電率層間絶縁膜に適用する場合、以下の技術的な制限を克服できるプロセスである必要がある。
まず、低誘電率膜の組成がパターニングに用いられるレジストの組成に近いため、レジスト除去プロセスの際に低誘電率膜も損傷を受けやすいことが挙げられる。具体的にはレジストマスクを用いたエッチングを行った後のレジスト剥離処理や、処理済みのレジストパターンが製品規格を満たさない場合のレジスト再生処理を低誘電率膜への損傷無く行えることが不可欠となる。
次に、配線と接続孔が合わせ余裕を持たない、いわゆるボーダレス構造への適用である。半導体装置の微細化に伴い、少なくとも０．１８μｍ世代以降の多層配線ではボーダーレス構造に対応できる加工プロセスであることが大前提となっている。したがって、低誘電率膜を含む層間絶縁膜にデュアルダマシン法による配線溝と接続孔の同時形成を行う場合においても、合わせずれによるヴィア抵抗の変動が少ないプロセスであることが不可欠となる。
また、配線溝の形成を深さ制御性良く行うには、配線溝の底部近くにエッチング阻止膜の存在が必要となるが、比誘電率の比較的高いエッチング阻止膜を中間層に挿入することは、層間容量の増加を招くことになる。したがって、配線溝の形成を制御しつつも容量増加を抑えることが出来る低誘電率膜層間構造のデュアルダマシンプロセスが望まれる。
上記に示した技術的な制限に着目したデュアルダマシン法が開示されている（例えば、特許文献２、３参照。）。また、本願発明者らは、６５ｎｍ世代以降の高性能デバイスに対応可能な低誘電率膜層間構造のデュアルダマシンプロセスとして、３層ハードマスクを用いた有機膜を含む低誘電率膜層間構造のデュアルダマシンプロセスを考案した（例えば、非特許文献１参照。）。
上記考案のデュアルダマシンプロセスによれば、接続孔のレジストパターニングを行うハードマスク段差を低減しつつ、炭素含有酸化シリコン膜から成る接続孔層間の開口を容易に行うことが可能であり、６５ｎｍ世代の１００ｎｍハーフピッチの微細多層配線においても、配線深さや接続孔形状が制御された良好なデュアルダマシン配線の形成を行うことができる。
しかしながら、上記考案のデュアルダマシンプロセスを用いて、さらなる微細化と低誘電率化が要求される次世代の多層配線を形成する場合、いくつかの技術的障壁が存在する。この場合の問題点を、図９および図１０を参照して説明する。
図９（１）に示すように、基板（図示せず）に堆積された下地絶縁膜１１１上に層間絶縁膜１１２を形成する。この層間絶縁膜１１２は例えば有機膜１１３と酸化シリコン（ＳｉＯ2）膜１１４からなる積層膜で形成する。この層間絶縁膜１１２には、配線溝１１５に密着層、バリアメタル層等を介して銅（Ｃｕ）膜を埋め込んだ第１配線１１６を形成する。また、第１配線１１６上には例えば炭化シリコン（ＳｉＣ）膜で酸化防止層１１７を形成する。この酸化防止層１１７は、形成する。
続いて、接続孔層間の第１絶縁膜１１８を形成する。この第１絶縁膜１１８としては、炭素含有酸化シリコン（ＳｉＯＣ）膜を成膜した。次に、上記第１絶縁膜１１８上に第２絶縁膜１１９を形成する。この第２絶縁膜１１９としては、比誘電率２．６程度の有機ポリマーを成膜する。本実施例では一例としてポリアリールエーテル（ＰＡＥ）膜を形成した。
続いて、第２絶縁膜１１９上に、第１マスク層１３１、第２マスク層１３２、第３マスク層１３３を順次形成する。ここでは第１、第２、第３マスク層１３１、１３２、１３３は光透過性を有する材料で形成され、一例として、上記第１マスク層１３１は炭素含有酸化シリコン（ＳｉＯＣ）膜で形成し、上記第２マスク層１３２は窒化シリコン（ＳｉＮ）膜で形成し、さらには第３マスク層１３３は酸化シリコン（ＳｉＯ2）膜で形成した。その後、第３マスク層１３３上に配線溝形成のためのレジストマスク１４１を形成する。このレジストマスク１４１には配線溝パターンを形成するための開口部１４２が形成されている。
次に、図９（２）に示すように、上記レジストマスク１４１〔前記図９（１）参照〕をエッチングマスクに用いて、ドライエッチングを行うことにより、第３マスク層１３３に配線溝パターン１３４を形成する。また、第３マスク層１３３のエッチング後は、例えば酸素（Ｏ2）プラズマをベースとしたアッシング処理と有機アミン系の薬液処理を行うことにより、上記レジストマスク１４１とエッチング処理での残留付着物を完全に除去することができる。
次に、接続孔パターンを形成のためのレジストマスク１４３を形成する。このレジストマスク１４３には接続孔を形成するための開口部１４４が形成されている。またレジストマスク１４３は、上記第３マスク層１３３の配線溝パターン１３４に少なくとも一部が重なるように形成されることになる。この接続孔のレジストマスク１４３は、第１配線１１６もしくは配線溝パターン１３４に対してアライメントされるように形成されるが、リソグラフィープロセス上発生し得る合わせずれや各層の寸法ばらつきにより、配線溝パターン１３４に対してボーダーレス構造となる領域１２２が発生することになる。
次に、図９（３）に示すように、接続孔パターンのレジストマスク１４３〔前記図９（２）参照〕をエッチングマスクに用いて、ドライエッチング法により、第３マスク層１３３、第２マスク層１３２、第１マスク層１３１に接続孔パターン１３５を形成する。さらに、第２絶縁膜１１９に接続孔１３６を形成する。ここで、レジストマスク１４３は、ポリアリールエーテル膜からなる第２絶縁膜１１９のエッチング処理で同時に除去することができる。また、ポリアリールエーテル膜からなる第２絶縁膜１１９の開口中にレジストマスク１４３は後退していくが、ＳｉＮ膜からなる第２マスク１３２があることにより、良好な開口形状を得ることができる。
次に、図９（４）に示すように、配線溝パターン１３４が形成された第３マスク層１３３をエッチングマスクに用いて、ドライエッチング法により、第２マスク層１３２のＳｉＮ膜に配線溝パターン１３４を延長形成する。その際、第１マスク層１３１の上部もエッチングされる。また、上記第３マスク層１３３を用いた、第２マスク層１３２のエッチング工程において、接続孔１３６底部に露出する有機膜からなる第２絶縁膜１１９を貫通しＳｉＯＣ膜からなる第１絶縁膜１１８の途中まで延長形成することができる。すなわち、上記エッチングでは第２マスク層１３２の窒化シリコン膜のＳｉＯＣ膜に対するエッチング選択比（ＳｉＮ／ＳｉＯＣ）は１弱にすることができるため、例えば５０ｎｍ厚のＳｉＮ膜をエッチングする場合、必要なオーバーエッチング量を含めてＳｉＯＣ膜に接続孔１３６を８０ｎｍ程度の深さに形成することができる。
次に、図９（５）に示すように、ＳｉＯＣ膜からなる第１絶縁膜１１８に接続孔１３６を完全に形成する。ここで、配線溝領域に残存するＳｉＯ2膜からなる第１マスク層１３１は、配線溝パターン１３４が形成されたＳｉＮ膜からなる第２マスク層１３２をエッチングマスクに用いて、同時に除去されることとなる。ただし、このエッチング工程では、幅広配線となる配線溝パターン１３４において、第１マスク層１３１のＳｉＯＣ膜からの炭素がエッチング雰囲気中に過剰に供給される結果、ＳｉＯＣ膜のエッチングストップが発生しやすくなる制限がある。このため、このエッチング条件におけるＳｉＮ膜に対するエッチング選択比（ＳｉＯＣ／ＳｉＮ）は１０弱程度の抜け性を向上した条件に設定する必要があり、第１のマスク１３１のＳｉＯＣ膜に形成された配線溝パターン１３４は、いわゆる肩落ちが大きい形状となる。また、先述した接続孔１３６と配線溝パターン１３４とがボーダーレス構造となる領域で、且つ隣接する配線溝パターン１３４が最小スペースで配置された領域では、配線間スペースが局所的に狭くなり、さらに肩落ちが加速する傾向にある。
その後、図９（６）に示すように、配線溝パターン１３４底部に残存する第２絶縁膜１１９のポリアリールエーテル膜をエッチングして配線溝１３７を形成するとともに、接続孔１３６底部にある酸化防止層１１７のＳｉＣ膜をエッチングすることにより接続孔１３６をさらに延長形成する。これによって接続孔１３６は第１配線１１６に達する。このようにして、所定のいわゆるデュアルダマシン加工が完了する。先述した接続孔パターニングの合わせずれや寸法ばらつき起因で発生した狭スペース領域は、さらに肩落ちが増えてスペースが狭くなることはあっても、広がることはない。なお、配線溝領域外に残存した第２マスク層１３２のＳｉＮ膜は、接続孔１３６底部の酸化防止層１１７のＳｉＣ膜をエッチングする過程で除去されることになる。
次に、しかるべき薬液を用いた後処理と、水素アニール処理により、配線溝や接続孔の側壁に残留するエッチング付着物や、接続孔底部のＣｕ変質層を清浄にした後、図１０（７）に示すように、配線溝１３７および接続孔１３６の内面に、例えばバリアメタル層１５１としてＴａ膜をスパッタリング法により成膜し、さらに図示はしないが、銅のシード層を形成した後に電解めっき法により銅膜１５２を堆積する、もしくはスパッタリング法により銅膜１５２を堆積する。これにより、配線溝１３７と接続孔１３６へ銅による導電膜の埋め込みが行える。導電膜としては、銅以外の金属材料を用いることもできる。
さらに堆積した銅膜１５２、バリアメタル層１５１のうち、第２配線として不要な部分を化学機械研磨（ＣＭＰ）法により除去することにより、図１０（８）に示すように、上記配線溝１３７に第２配線１５３が完成し、その一部は接続孔１３６に通じて第１配線１１６に接続される。これによって、いわゆるデュアルダマシン構造の多層配線構造が得られる。また、下層配線の第１配線１１６と同様に、第２配線１５３を被覆する酸化防止層１５４を、例えばＳｉＣ膜で形成する。しかし、先述した接続孔パターニングの合わせずれや寸法ばらつき起因で発生した狭スペース部では、配線間の分離が不十分な領域１２５が形成された。
このようにして形成されたデュアルダマシン法による多層配線は、局所的に配線間の分離が不十分な領域１２５が発生することにより、隣接する異電位配線とのショート不良に起因する歩留まりの低下が確認された。また、半導体装置が動作する範囲内で異電位配線間が分離されている場合でも、２５ｎｍ以下の分離幅である場合、その後の使用環境下において、絶縁耐圧不足に起因する初期不良や磨耗故障が発生する場合があることがわかっている。
このような接続孔１３６を介した配線間のショート不良の防止、絶縁耐圧の確保は微細化が進むにつれ深刻な課題となっている。
その理由として、第１に配線間スペースの縮小が挙げられる。例えば、配線間スペースは６５ｎｍ世代のデザインルールでは最小１００ｎｍ、４５ｎｍ世代では７０ｎｍ程度まで縮小されるが、リソグラフィープロセスにおける合わせずれは、スペースを縮小した分まで改善することは原理的に困難である。
第２に接続孔１３６の開口寸法の縮小が非常に高いことが挙げられる。接続孔１３６の開口寸法は、通常のリソグラフィープロセスでは１２０ｎｍ以下になると安定形成することが著しく困難となる。また、その後の金属埋め込みプロセスや接続孔１３６の低抵抗化、およびストレスマイグレーション等の配線信頼性確保の難易度も高くなる。このため、最終開口寸法は、配線間スペースの縮小率よりも大きい側に留まりやすい傾向にあり、さらに必要配線間スペースの確保を困難にさせている。
第３に配線の微細化に伴い、配線容量を低減すべく絶縁膜の低誘電率化が進むため、膜自体の絶縁耐圧が低下していくことが挙げられる。このため、耐圧限界幅はむしろ大きくなる傾向にあり、やはり必要配線間スペースの確保を困難にさせている。
特開平１１-０４５８８７号公報 特開２０００-１５０５１９号公報 特開２００１-４４１８９号公報 R.Kanamura他著 「Integration of Cu/low-k Dual-Damascene Interconnects with a Porous PAE/SiOC Hybrid Structure for 65nm-node High Performance eDRAM」2003 Symposium on VSI Technology Digest of Technial Papers p.107-108 2003年
解決しようとする問題点は、接続孔を介した配線間のショート不良の防止、絶縁耐圧の確保は微細化が進むにつれ、必要な配線間スペースの確保を困難にさせている点である。
その理由として、第一に、配線間スペースの縮小が挙げられる。例えば、配線間スペースは６５ｎｍ世代のデザインルールでは最小１００ｎｍ、４５ｎｍ世代では７０ｎｍ程度まで縮小されるが、リソグラフィープロセスにおける合わせずれは、スペースを縮小した分まで改善することは原理的に困難である。
第二に、接続孔の開口寸法の縮小が非常に高いことが挙げられる。接続孔の開口寸法は、通常のリソグラフィープロセスでは１２０ｎｍ以下になると安定形成することが著しく困難となる。また、その後の金属埋め込みプロセスや接続孔の低抵抗化、およびストレスマイグレーション等の配線信頼性確保の難易度も高くなる。このため、最終開口寸法は、配線間スペースの縮小率よりも大きい側に留まりやすい傾向にあり、さらに必要な配線間スペースの確保を困難にさせている。
第三に、配線の微細化に伴い、配線容量を低減すべく絶縁膜の低誘電率化が進むため、膜自体の絶縁耐圧が低下していくことが挙げられる。このため、耐圧限界幅はむしろ大きくなる傾向にあり、やはり必要な配線間スペースの確保を困難にさせている。
本発明の半導体装置の第１製造方法は、基板上に第１絶縁膜と有機絶縁膜を含む第２絶縁膜とを積層して形成する工程と、前記第２絶縁膜上に有機犠牲層、第１マスク層および第２マスク層を順に積層して形成する工程と、前記第２マスク層に配線溝を加工するための配線溝パターンを形成する工程と、前記第２マスク層、第１マスク層および有機犠牲層に接続孔を形成するための接続孔パターンを形成する工程と、前記第２マスク層および前記第１マスク層をエッチングマスクに用いたエッチングにより前記第１マスク層および前記有機犠牲層に配線溝パターンを形成するとともに、前記第２絶縁膜に接続孔を形成する工程と、前記第１マスク層および前記有機犠牲層をマスクに用いて、前記第２絶縁膜に配線溝を形成するとともに前記第２絶縁膜および前記第１絶縁膜に接続孔を形成する工程と
を備えている。
本発明の半導体装置の各製造方法は、第２絶縁膜上に有機犠牲層、第１マスク層および第２マスク層を順に積層して形成するため、すなわち、第２絶縁膜と第１マスク層との間に有機犠牲層を設けているため、従来方法では加工形状制御が困難であったＳｉＯＣ膜からなる第２絶縁膜への配線溝の形成が容易となり、第２絶縁膜に適用される低誘電率膜の材質に影響されることなく、低容量かつ高性能を有する多層配線の形成が実現できるので、低誘電率膜を含む層間絶縁膜へのデュアルダマシン構造の多層配線の形成において、肩落ち形状の少ない加工変換差の制御されたデュアルダマシン加工を容易に行うことが可能となるという利点がある。それによって、配線間ショートによる製品歩留まり低下の抑制や、耐圧不足による初期不良、もしくは配線間ＴＤＤＢ（Time Dependence Dielectric Breakdown）等の配線信頼性の劣化を抑制することが可能となる。また、６５ｎｍ世代以降の微細化への対応という観点からも、制御性よく配線間スペースを確保することができる本発明では、上記と同様な効果が期待できる。さらには、配線溝に対して自己整合的な接続孔を形成する製法を組み合わせることにより、十分な分離マージンを有した半導体装置の製造を行うことが可能となる。
６５ｎｍ世代以降の低誘電率膜を用いた微細多層配線においても、接続孔の開口性や信頼性を犠牲にすること無く、接続孔に隣接する異電位配線とのショート不良を防止することにより、高性能且つ高歩留まり、高信頼性の多層配線を有した半導体装置の製造方法を提供するという目的を、第２絶縁膜上に有機犠牲層、第１マスク層および第２マスク層を順に積層して形成することで、第１マスク層の厚さ方向のマージンが有機犠牲層により大きくできるので、第２絶縁膜への配線溝および接続孔の開口精度を高めることができ、それによって隣接する異電位配線とのショート不良を防止することで実現した。
本発明の半導体装置の製造方法に係る第１実施例を、図１および図２の製造工程断面図によって説明する。
図１（１）に示すように、基板（図示せず）に堆積された下地絶縁膜１１上に層間絶縁膜１２を形成する。この層間絶縁膜１２は例えば有機膜１３と酸化シリコン（ＳｉＯ2）膜１４からなる積層膜で形成する。この層間絶縁膜１２には、配線溝１５に密着層、バリアメタル層等を介して第１配線１６を形成する。第１配線１６は、例えば、銅（Ｃｕ）膜を埋め込んで約１５０ｎｍの配線厚となるように形成される。また、第１配線１６上には酸化防止層１７を形成する。この酸化防止層１７は、例えば炭化シリコン（ＳｉＣ）膜を３５ｎｍの厚さに成膜して形成する。
続いて、接続孔層間の第１絶縁膜１８を形成する。この第１絶縁膜１８としては、炭素含有酸化シリコン（ＳｉＯＣ）膜を１３５ｎｍの厚さに成膜した。上記ＳｉＣ膜、ＳｉＯＣ膜を成膜するには、一例として、平行平板型プラズマＣＶＤ装置を用い、その際に使用する原料ガスとしては、どちらもシリコン源としてメチルシランを用いた。また成膜条件としては基板温度を３００℃〜４００℃に設定し、プラズマパワーを１５０Ｗ〜３５０Ｗ、成膜雰囲気の圧力を１００Ｐａ〜１０００Ｐａ程度に設定する。膜の比誘電率はＳｉＣ膜が３．８、ＳｉＯＣ膜が２．６程度で形成することができた。
次に、上記第１絶縁膜１８上に第２絶縁膜１９を形成する。この第２絶縁膜１９としては、比誘電率２．６程度の有機膜２０と、その上部に有機膜２０の保護膜２１としてＳｉＯＣ膜を成膜する。本実施例では一例として、ポリアリールエーテル（ＰＡＥ）膜を１１０ｎｍの厚さに形成して有機膜２０とした。上記ポリアリールエーテルは、前駆体をスピンコート法により堆積した後、３５０℃〜４５０℃のキュア処理を行って形成することができる。その他には、ベンゾシクロブテン（ＢＣＢ）、ポリイミド膜、アモルファスカーボン膜などを用いることも可能である。また、保護膜２１となるＳｉＯＣ膜は、接続孔層間の上記第1絶縁膜１８と同様のＣＶＤ装置にて、比誘電率３．０程度となる条件で１４５ｎｍの厚さに成膜した。また保護膜２１を形成する際には、特に後工程においてエッチングにおけるいわゆる抜け性が問題となる場合には、化学量論より酸素が多いＳｉＯＣ膜を形成することが好ましい。
続いて、第２絶縁膜１９上に、有機犠牲層３０、第１マスク層３１、第２マスク層３２を順次形成する。一例として、上記有機犠牲層３０はポリアリールエーテル膜で形成し、その厚さは例えば１５０ｎｍとした。この有機犠牲層３０には、ポリアリールエーテル膜の他に、ＢＣＢ膜、ポリイミド膜、アモルファスカーボン膜、もしくは耐熱性の高いノボラック樹脂等のレジスト膜を用いることも可能である。また、有機犠牲層３０の膜厚は、後工程でのエッチングマスクとして適用でき、かつ上層のハードマスクである第1、第２マスク層をマスクに用いてエッチング可能であるならば、１５０ｎｍの厚さに限定はされない。上記第１マスク層３１は窒化シリコン（ＳｉＮ）膜で形成し、その厚さは５０ｎｍとした。さらに第２マスク層３２はＳｉＯ2膜で形成し、その厚さは３５ｎｍとした。その後、第２マスク層３２上に配線溝形成のためのレジストマスク４１を形成する。このレジストマスク４１には配線溝パターンを形成するための開口部４２が形成されている。
第２マスク層３２を形成するＳｉＯ2膜の成膜は、プラズマＣＶＤ法により、その原料ガスのシリコン源としてモノシラン（ＳｉＨ4）を用い、酸化剤として一酸化二窒素（Ｎ2Ｏ）ガスを用いることができる。また第１マスク層３１となるＳｉＯ2膜を形成する際に、特に下層ＰＡＥ膜からなる有機犠牲層３０の酸化が問題となる場合には、化学量論よりシリコンが多い酸化シリコン膜を形成することが好ましい。また、第１マスク層３１となるＳｉＮ膜は、ＳｉＯ2膜と同様のプラズマＣＶＤ装置により、原料ガスのシリコン源としてモノシラン（ＳｉＨ4）を、窒化剤としてアンモニア（ＮＨ3）ガスを用い、酸化剤として一酸化二窒素（Ｎ2Ｏ）ガスを用い、不活性ガスをキャリアガスとして、成膜を行うことができる。
次に、図１（２）に示すように、上記レジストマスク４１〔前記図１（１）参照〕をエッチングマスクに用いて、ドライエッチングを行うことにより、第２マスク層３２に配線溝パターン３３を形成する。このエッチングは、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてオクタフルオロブタン（Ｃ4Ｆ8）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）を用い、それらのガス流量比（Ｃ4Ｆ8：ＣＯ：Ａｒ）は１：５：２０とし、バイアスパワーは１２００Ｗ、基板温度は２０℃に設定する。このエッチング条件におけるＳｉＮ膜に対するエッチング選択比（ＳｉＯ2／ＳｉＮ）は１０以上得ることができるため、下地の第１マスク層３１となるＳｉＮ膜はほとんど掘れることはない。また、第２マスク層３２のエッチング後は、例えば酸素（Ｏ2）プラズマをベースとしたアッシング処理と有機アミン系の薬液処理を行うことにより、上記レジストマスク４１とエッチング処理での残留付着物を完全に除去することができる。
次に、接続孔パターンを形成のためのレジストマスク４３を形成する。このレジストマスク４３には接続孔を形成するための開口部４４が形成されている。またレジストマスク４３は、上記第２マスク層３２の配線溝パターン３３に少なくとも一部が重なるように形成されることになる。また、上記第２マスク層３２の配線溝パターン３３で発生した段差は、概ね第２マスク層３２の成膜膜厚の３５ｎｍ程度に抑えられるため、平坦部にパターニングする場合とほぼ同等のリソグラフィー特性にて、良好な接続孔のレジストマスク形状を得ることが可能となる。また、塗布系の反射防止膜（例えばＢＡＲＣ）を併用する場合でも、第２マスク層３２の寸法や疎密具合により、反射防止膜の埋め込み形状の変動は微少に抑えられ、露光処理時のレジスト形状の悪化や、寸法変動の原因となる焦点深度ばらつきが低減できる。
この接続孔のレジストマスク４３は、第１配線１６もしくは配線溝パターン３３に対してアライメントされるように形成されるが、リソグラフィープロセス上発生し得る合わせずれや各層の寸法ばらつきにより、配線溝パターン３３に対してボーダーレス構造となる領域２２が発生することになる。
次に、図１（３）に示すように、上記レジストマスク４３〔前記図１（２）参照〕をエッチングマスクに用いて、ドライエッチング法により、第２マスク層３２、第１マスク層３１に接続孔パターン３４を形成する。さらに、この接続孔パターン３４を有機犠牲層３０まで延長形成する。ここで、レジストマスク４３は、有機犠牲層３０のエッチング処理で同時に除去することができる。
積層ハードマスクまでの接続孔パターン３４の形成は、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてオクタフルオロブタン（Ｃ4Ｆ8）、アルゴン（Ａｒ）を用い、バイアスパワーを４００Ｗに設定する。ガス流量比（Ｃ4Ｆ8：Ａｒ）は１：４とし、基板温度は２０℃に設定した。上記エッチング条件でのエッチング選択比（ＳｉＯ2／ＳｉＮ）は１前後となり、１ステップで積層マスクに接続孔パターン３４を形成できるが、レジスト選択比やエッチング変換差等が問題になる場合は２ステップエッチングにより、下地絶縁膜に対し選択的に対象マスク材を順次除去していくことも可能である。
有機犠牲層３０への接続孔パターン３４の形成は、通常の高密度プラズマエッチング装置を用い、エッチングガスにはアンモニア（ＮＨ3）を用いた。ＲＦパワーは１５０Ｗ、基板温度は２０℃に設定した。このエッチング条件でのレジスト膜４３のエッチングレートは有機犠牲層３０のエッチングレートとほぼ同等であるため、有機犠牲層３０のエッチング中にレジストマスク４３は後退していくが、積層ハードマスクの第２マスク層３２もしくは第１マスク層３１があるため、良好な接続孔パターン３４の開口形状を得ることができる。ちなみに、上記有機犠牲層３０のエッチング条件におけるＳｉＮ膜やＳｉＯ2膜、ＳｉＯＣ膜に対するエッチング選択比は１００以上を得ることができる。
次に、図１（４）に示すように、配線溝パターン３３が形成された第２マスク層３２〔前記図１（２）参照〕をエッチングマスクに用いて、ドライエッチング法により、第１マスク層３１のＳｉＮ膜に配線溝パターン３３を延長形成する。このエッチングは、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてジフルオルメタン（ＣＨ2Ｆ2）、酸素（Ｏ2）、アルゴン（Ａｒ）を用い、ガス流量比（ＣＨ2Ｆ2：Ｏ2：Ａｒ）は２：１：５とし、バイアスパワーを１００Ｗに設定する。このエッチング条件におけるＳｉＯ2膜に対する選択比（ＳｉＮ／ＳｉＯ2）は３程度得ることができるため、第２マスク層３２のＳｉＯ2膜は例えば２５ｎｍ程度あれば、第１マスク層３１を５０ｎｍの厚さは余裕を持って形成することができる。
また、上記エッチング条件におけるＳｉＯＣ膜に対するエッチング選択比（ＳｉＮ／ＳｉＯＣ）は約１程度であるため、５０ｎｍ厚のＳｉＮ膜からなる第１マスク層３１をエッチングする場合、必要なオーバーエッチング量を含めて、ＳｉＯＣ膜からなる保護膜２１には接続孔３５が深さ８０ｎｍまで形成されることになる。したがって、ハードマスクである第２マスク層３２、第１マスク層３１の膜厚構成を変えて完全開口させるか、第１マスク層３１を用いた保護膜２１の完全開口のエッチングを追加する必要がある。本実施例では、追加エッチングとして、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてのオクタフルオロシクロペンテン（Ｃ5Ｆ8）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）、酸素（Ｏ2）を用い、ガス流量比（Ｃ5Ｆ8：ＣＯ：Ａｒ：Ｏ2）は１：１０：５：１とし、バイアスパワーは１６００Ｗ、基板温度は２０℃に設定し、保護膜２１の完全開口を行った。また、ポリアリールエーテル膜である有機膜２０への接続孔３５および有機犠牲層３０への配線溝パターン３３の形成は、有機犠牲層３０への接続孔パターン３４の形成と同様に、高密度プラズマエッチング装置によるアンモニア（ＮＨ3）ガスを用いた異方性エッチングによって行った。
次に、図１（５）に示すように、ＳｉＯＣ膜からなる第１絶縁膜１８に接続孔３５を形成する。ここで、配線溝領域に残存するＳｉＯＣ膜からなる保護膜２１は、配線溝パターン３３が形成されたＳｉＮ膜からなる第１マスク層３１〔前記図１（４）参照〕をエッチングマスクに用いて、同時に除去加工され、配線溝３６が形成される。このエッチングは、例えば一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてのオクタフルオロシクロペンテン（Ｃ5Ｆ8）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）、酸素（Ｏ2）を用い、ガス流量比（Ｃ5Ｆ8：ＣＯ：Ａｒ：Ｏ2）は１：１０：５：５とし、バイアスパワーは１６００Ｗ、基板温度は２０℃に設定する。ここでは、幅広開口部となる配線溝３６を保護膜２１に形成するために、抜け性の良いエッチング条件に設定しているが、第１マスク層３１下に厚い有機犠牲層３０が存在するため、いわゆる肩落ちが非常に少ない形状に制御できた配線溝３６と接続孔３５とを形成することができた。
その後、図１（６）に示すように、配線溝３６底部に残存する第２絶縁膜１９の有機膜２０をエッチングして配線溝３６を完成するとともに、接続孔３５底部にある酸化防止層１７のＳｉＣ膜をエッチングすることにより接続孔３５をさらに延長形成する。これによって接続孔３５は第１配線１６に達する。このようにして、所定のいわゆるデュアルダマシン加工が完了する。なお、ＳｉＮ膜からなる第１マスク層３１〔前記図１（４）参照〕は、接続孔３５底部の酸化防止層１７のＳｉＣ膜をエッチングする過程で除去される。また、配線溝３６の領域外に残存した有機犠牲層３０〔前記図１（５）参照〕は、配線層間の有機膜２０をエッチングする過程で除去される。また、有機膜２０上にＳｉＯＣ膜からなる保護膜２１が形成されているので、有機膜２０への配線溝３６の形成時に有機犠牲層３０がエッチングされても有機膜２０表面がエッチングされることない。
上記第２絶縁膜１９の有機膜２０への配線溝３６の形成は、通常の高密度プラズマエッチング装置を用い、エッチングガスには例えばアンモニア（ＮＨ3）を用いた。ＲＦパワーは１５０Ｗ、基板温度は２０℃に設定した。このエッチング条件における第１絶縁膜１８のＳｉＯＣ膜に対するエッチング選択比は１００以上得られるため、配線溝３６は深さばらつきが無く、制御性良く行うことができる。
上記接続孔３５底部にある酸化防止層１７のＳｉＣ膜のエッチングは、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてジフルオルメタン（ＣＨ2Ｆ2）、酸素（Ｏ2）、アルゴン（Ａｒ）を用い、ガス流量比（ＣＨ2Ｆ2：Ｏ2：Ａｒ）は２：１：５とし、バイアスパワーを１００Ｗに設定する。ただし、上記エッチング条件ではＳｉＯＣ膜に対する選択比は１前後であるため、配線溝３６底部のＳｉＯＣ膜の掘れが問題になるならば、第２絶縁膜１９のＰＡＥ膜への配線溝３６の形成前に酸化防止層１７のＳｉＣ膜のエッチングを行うこともできる。また、層間膜（第１、第２絶縁膜１８、１９）上部に残存する第２マスク層３２のＳｉＮ膜は、酸化防止層１７のＳｉＣ膜のエッチング中に完全に除去することができる。
次に、しかるべき薬液を用いた後処理と、水素アニール処理により、配線溝３６や接続孔３５の側壁に残留するエッチング付着物や、接続孔３５底部のＣｕ変質層を清浄にした後、図２（７）に示すように、配線溝３６および接続孔３５の内面に、例えばバリアメタル層５１としてＴａ膜をスパッタリング法により成膜し、さらに図示はしないが、銅のシード層を形成した後に電解めっき法により銅膜５２を堆積する、もしくはスパッタリング法により銅膜５２を堆積する。これにより、配線溝３６と接続孔３５へ銅による導電膜の埋め込みが行える。導電膜としては、銅以外の金属材料を用いることもできる。
さらに堆積した銅膜５２、バリアメタル層５１のうち、第２配線として不要な部分を化学機械研磨（ＣＭＰ）法により除去することにより、図２（８）に示すように、上記配線溝３６に第２配線５３が完成し、その一部は接続孔３５に通じて第１配線１６に接続される。これによって、いわゆるデュアルダマシン構造の多層配線構造が得られる。最終的な上層配線となる第２配線５３の膜厚は例えば１７０ｎｍ程度となるよう調整された。また、下層配線の第１配線１６と同様に、第２配線５３を被覆する酸化防止層５４を、例えばＳｉＣ膜で形成する。
上記説明した第１実施例の製造工程を経て形成された、いわゆるデュアルダマシン構造の多層配線は、配線・接続孔のでき上がり寸法のばらつきや合わせずれに応じて、配線溝３６および接続孔３５がいわゆる肩落ちした形状に形成されることがないので、隣接する異電位配線とのショート不良の防止や絶縁耐圧の確保が可能となる。例えば、配線５３、５３間の領域２３が、配線間ショートを起こすことなく、かつ耐圧が確保される十分な間隔に保持される。よって、少なくとも前記各工程を含む多層配線プロセスを経て形成された半導体装置は、高い歩留まりを得ることができた。
なお、上記記載の各種層間絶縁膜は、表記された膜種、膜厚、製法に限定されることはない。Ｃｕ膜の酸化防止層１７、５４は、ＣＶＤ法により形成されるＳｉＮ膜としてもよく、ＳｉＣ膜中に窒素（Ｎ）や水素（Ｈ）等の軽元素が含有した膜を用いることも可能である。
接続孔３５の層間膜となる第１絶縁膜１８のＳｉＯＣ膜、および配線溝３６が形成される層間膜となるポリアリールエーテルからなる有機膜２０の保護膜２１となるＳｉＯＣ膜の代わりに、ＣＶＤ法により成膜されたＳｉＯＦ膜やＳｉＯ2膜、スピンコート法により形成されるメチルシルセスキオキサン（ＭＳＱ）膜やハイドロゲンシルセキオサン（ＨＳＱ）膜でもよく、上記ポリアリールエーテルからなる有機膜２０の代わりに、ポリアリレンエーテル膜、アモルファスカーボン膜、ポリテトラトラフロロエチレン膜の適用が可能である。さらに、キセロゲル膜、多孔質構造を有する比誘電率≦２．２のＭＳＱ膜や有機ポリマー等の適用や、これらの組み合わせでも可能である。
また、上記有機犠牲層３０、第１マスク層３１、第２マスク層３２は、それぞれ下からポリアリールエーテル膜（１５０ｎｍ）、ＳｉＮ膜（５０ｎｍ）、ＳｉＯ2膜（３５ｎｍ）としたが、上層マスクを用いて下層マスクをエッチングできる組み合わせの膜種、膜厚、製法であり、積層したときの密着性や耐熱性がその後のエッチング工程に耐えられる構造であれば、記載の内容には限定されない。例えば、第１マスク層３１のＳｉＮ膜をＣＶＤ法で成膜したＳｉＣ膜やＳｉＣＮ膜としてもよく、エッチング選択比が許す限り薄膜化することも可能である。同様に最上層の第２マスク層３２をスパッタリング法により形成したアモルファスシリコン膜とすることもできる。さらに、有機犠牲層３０には、ノボラック系樹脂等のレジスト材料を適用して、第１、第２マスク層３２、２３のＣＶＤ膜を２００℃〜３５０℃の低温成膜としたり、第１、第２マスク層３２、２３自体を塗布系の材料とすることも可能である。
第２絶縁膜１９の保護膜２１となるＳｉＯＣ膜は、本実施例では最終的に配線層間の絶縁膜として残存（例えば厚さ５０ｎｍを残存）させているが、バリアメタルとの密着性や銅のＣＭＰ工程における機械的強度、もしくは銅の酸化防止層５４を成膜する前に行われる銅酸化物の還元処理時の損傷が問題にならなければ、銅のＣＭＰ工程にて除去することも可能である。
上記第１実施例で説明した製造方法では、第２絶縁膜１９上に有機犠牲層３０、第１マスク層３１および第２マスク層３２を順に積層して形成するため、すなわち、第２絶縁膜１９と第１マスク層３１との間に有機犠牲層３０を設けているため、従来方法では加工形状制御が困難であったＳｉＯＣ膜からなる第２絶縁膜１９への配線溝３６の形成が容易となり、第２絶縁膜１９に適用される低誘電率膜（例えば有機膜２０）の材質に影響されることなく、低容量かつ高性能を有する多層配線の形成が実現できるので、低誘電率膜（例えば有機膜２０）を含む層間絶縁膜へのデュアルダマシン構造の多層配線の形成において、肩落ち形状の少ない加工変換差の制御されたデュアルダマシン加工を容易に行うことが可能となるという利点がある。
つまり、第２絶縁膜１９上に有機犠牲層３０を形成し、その上に第１マスク層３１を形成することによって、第１マスク層３１のマスク形状を有機犠牲層３０に転写することができる。そのため、たとえ製造工程中に第１マスク層３１が除去されて有機犠牲層３０に形成された配線溝パターン３３や接続孔パターン３４の開口側の形状がテーパ形状になっても、有機犠牲層３０の第２絶縁膜１９側の配線溝パターン３３や接続孔パターン３４の形状は保持することができるため、第２絶縁膜１９には接続孔３５および配線溝３６を所望の形状に加工でき、かつそれらを形成した後に有機犠牲層３０は除去されるので、上部側形状が悪化した有機犠牲層３０の影響は受けない。
それによって、配線間ショートによる製品歩留まり低下の抑制や、耐圧不足による初期不良、もしくは配線間ＴＤＤＢ（Time Dependence Dielectric Breakdown）等の配線信頼性の劣化を抑制することが可能となる。また、６５ｎｍ世代以降の微細化への対応という観点からも、制御性よく配線間スペースを確保することができる本発明では、上記と同様な効果が期待できる。さらには、配線溝３６に対して自己整合的な接続孔３５を形成する製法を組み合わせることにより、十分な分離マージンを有した半導体装置の製造を行うことが可能となる。よって、高い歩留まりと良好な配線信頼性を得ることができた。
本発明の半導体装置の製造方法に係る第２実施例を、図３および図４の製造工程断面図によって説明する。前記実施例１では、有機犠牲層を含む積層エッチングマスク構造とすることにより、配線溝の肩落ち形状を改善して、配線と接続孔間のショート不良の防止、絶縁耐圧の確保を実現したが、３２ｎｍ世代以降ではｈａｌｆ−ｐｉｔｃｈ≦６０ｎｍの微細化と、比誘電率≦２．２の低誘電率化が要求される。そこで、この第２実施例では、前記実施例１の製法を基本として、微細ピッチの配線形成に適用可能な溝配線構造による多層配線の製造方法の一例を以下に説明する。
図３（１）に示すように、基板（図示せず）に堆積された下地絶縁膜１１上に層間絶縁膜１２を形成する。この層間絶縁膜１２は例えば有機膜１３と酸化シリコン（ＳｉＯ2）膜１４からなる積層膜で形成する。この層間絶縁膜１２には、配線溝１５に密着層、バリアメタル層等を介して第１配線１６を形成する。第１配線１６は、例えば、銅（Ｃｕ）膜を埋め込んで約１５０ｎｍの配線厚となるように形成される。また、第１配線１６上には酸化防止層１７を形成する。この酸化防止層１７は、例えば炭化シリコン（ＳｉＣ）膜を３５ｎｍの厚さに成膜して形成する。
続いて、接続孔層間の第１絶縁膜１８を形成する。この第１絶縁膜１８としては、炭素含有酸化シリコン（ＳｉＯＣ）膜を１３５ｎｍの厚さに成膜した。上記ＳｉＣ膜、ＳｉＯＣ膜を成膜するには、一例として、平行平板型プラズマＣＶＤ装置を用い、その際に使用する原料ガスとしては、どちらもシリコン源としてメチルシランを用いた。また成膜条件としては基板温度を３００℃〜４００℃に設定し、プラズマパワーを１５０Ｗ〜３５０Ｗ、成膜雰囲気の圧力を１００Ｐａ〜１０００Ｐａ程度に設定する。膜の比誘電率はＳｉＣ膜が３．８、ＳｉＯＣ膜が２．６程度で形成することができた。
次に、上記第１絶縁膜１８上に第２絶縁膜１９を形成する。この第２絶縁膜１９としては、比誘電率２．６程度の有機膜２０と、その上部に有機膜２０の保護膜２１としてＳｉＯＣ膜を成膜する。本実施例では一例として、ポリアリールエーテル（ＰＡＥ）膜を１１０ｎｍの厚さに形成して有機膜２０とした。上記ポリアリールエーテルは、前駆体をスピンコート法により堆積した後、３５０℃〜４５０℃のキュア処理を行って形成することができる。その他には、ベンゾシクロブテン（ＢＣＢ）、ポリイミド膜、アモルファスカーボン膜などを用いることも可能である。また、保護膜２１となるＳｉＯＣ膜は、接続孔層間の上記第1絶縁膜１８と同様のＣＶＤ装置にて、比誘電率３．０程度となる条件で１４５ｎｍの厚さに成膜した。また保護膜２１を形成する際には、特に後工程においてエッチングにおけるいわゆる抜け性が問題となる場合には、化学量論より酸素が多いＳｉＯＣ膜を形成することが好ましい。
続いて、第２絶縁膜１９上に、有機犠牲層３０、第１マスク層３１、第２マスク層３２を順次形成する。一例として、上記有機犠牲層３０はポリアリールエーテル膜で形成し、その厚さは例えば１５０ｎｍとした。この有機犠牲層３０には、ポリアリールエーテル膜の他に、ＢＣＢ膜、ポリイミド膜、アモルファスカーボン膜、もしくは耐熱性の高いノボラック樹脂等のレジスト膜を用いることも可能である。また、有機犠牲層３０の膜厚は、後工程でのエッチングマスクとして適用でき、かつ上層のハードマスクである第1、第２マスク層３１、３２をマスクに用いてエッチング可能であるならば、１５０ｎｍの厚さに限定はされない。上記第１マスク層３１は窒化シリコン（ＳｉＮ）膜で形成し、その厚さは５０ｎｍとした。さらに第２マスク層３２はＳｉＯ2膜で形成し、その厚さは３５ｎｍとした。その後、第２マスク層３２上に配線溝形成のためのレジストマスク４１を形成する。このレジストマスク４１には配線溝パターンを形成するための開口部４２が形成されている。
第２マスク層３２を形成するＳｉＯ2膜の成膜は、プラズマＣＶＤ法により、その原料ガスのシリコン源としてモノシラン（ＳｉＨ4）を用い、酸化剤として一酸化二窒素（Ｎ2Ｏ）ガスを用いることができる。また第１マスク層３１となるＳｉＯ2膜を形成する際に、特にポリアリールエーテル膜からなる有機犠牲層３０の酸化が問題となる場合には、化学量論よりシリコンが多い酸化シリコン膜を形成することが好ましい。また、第１マスク層３１となるＳｉＮ膜は、ＳｉＯ2膜と同様のプラズマＣＶＤ装置により、原料ガスのシリコン源としてモノシラン（ＳｉＨ4）を、窒化剤としてアンモニア（ＮＨ3）ガスを用い、酸化剤として一酸化二窒素（Ｎ2Ｏ）ガスを用い、不活性ガスをキャリアガスとして、成膜を行うことができる。
次に、図３（２）に示すように、上記レジストマスク４１〔前記図３（１）参照〕をエッチングマスクに用いて、ドライエッチングを行うことにより、第２マスク層３２に配線溝パターン３３を形成する。このエッチングは、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてオクタフルオロブタン（Ｃ4Ｆ8）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）を用い、それらのガス流量比（Ｃ4Ｆ8：ＣＯ：Ａｒ）は１：５：２０とし、バイアスパワーは１２００Ｗ、基板温度は２０℃に設定する。このエッチング条件におけるＳｉＮ膜に対するエッチング選択比（ＳｉＯ2／ＳｉＮ）は１０以上得ることができるため、下地の第１マスク層３１となるＳｉＮ膜はほとんど掘れることはない。また、第２マスク層３２のエッチング後は、例えば酸素（Ｏ2）プラズマをベースとしたアッシング処理と有機アミン系の薬液処理を行うことにより、上記レジストマスク４１とエッチング処理での残留付着物を完全に除去することができる。
次に、接続孔パターンを形成のためのレジストマスク４３を形成する。このレジストマスク４３には接続孔を形成するための開口部４４が形成されている。
ここで、上記開口部４４は、配線溝パターン３３に対し、開口部４４の直径が、最小寸法の配線幅以上被覆されるように開口寸法を調整する。図面中、破線で示す部分が誤差の範囲である。例えば、１００ｎｍのハーフピッチの配線溝に対しφ１００ｎｍの接続孔を形成したい場合、配線溝パターン３３から最終配線寸法の変換差が約２０ｎｍ、合わせずれが最大３０ｎｍであるならば、配線最小線幅１００ｎｍ−変換差２０ｎｍ＋最大合わせずれ３０ｎｍ×２＝１４０ｎｍの寸法に配線溝パターン３３を設定する。また、５０ｎｍのハーフピッチの配線溝に対しφ５０ｎｍの接続孔を形成したい場合、配線溝パターン３３から最終配線寸法の変換差が約１５ｎｍ、合わせずれが最大２０ｎｍであるならば、配線最小線幅５０ｎｍ−変換差１５ｎｍ＋最大合わせずれ２０ｎｍ×２＝７５ｎｍの寸法に配線溝パターン３３を設定する。本実施例では前者のディメンジョンにおける試作例を示す。
また、上記第２マスク層３２の配線溝パターン３３で発生した段差は、概ね第２マスク層３２の成膜膜厚の３５ｎｍ程度に抑えられるため、平坦部にパターニングする場合とほぼ同等のリソグラフィー特性にて、良好な接続孔のレジストマスク形状を得ることが可能となる。また、塗布系の反射防止膜（例えばＢＡＲＣ）を併用する場合でも、第２マスク層３２の寸法や疎密具合により、反射防止膜の埋め込み形状の変動は微少に抑えられ、露光処理時のレジスト形状の悪化や、寸法変動の原因となる焦点深度ばらつきが低減できる。
この接続孔のレジストマスク４３は、第１配線１６もしくは配線溝パターン３３に対してアライメントされるように形成されるが、リソグラフィープロセス上発生し得る合わせずれや各層の寸法ばらつきにより、配線溝パターン３３に対してボーダーレス構造となる領域２２が発生することになる。
次に、図３（３）に示すように、接続孔パターンを形成するレジストマスク４３〔前記図３（２）参照〕をエッチングマスクに用いて、ドライエッチング法により、第２マスク層３２、第１マスク層３１に接続孔パターン３４を形成する。さらに、この接続孔パターン３４を有機犠牲層３０まで延長形成する。ここで、レジストマスク４３は、有機犠牲層３０のエッチング処理で同時に除去することができる。
このエッチングは、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてジフルオルメタン （ＣＨ2Ｆ2）、酸素（Ｏ2）、アルゴン（Ａｒ）を用い、ガス流量比（ＣＨ2Ｆ2：Ｏ2：Ａｒ）は２：１：５とし、バイアスパワーを１００Ｗに設定する。このエッチング条件におけるＳｉＯ2膜に対するエッチング選択比（ＳｉＮ／ＳｉＯ2）は３程度得ることができるため、５０ｎｍのＳｉＮ膜からなる第１マスク層３１に接続孔パターン３４を、余裕を持って形成することができる。
また、有機犠牲層３０への接続孔パターン３４の形成は、通常の高密度プラズマエッチング装置を用い、エッチングガスにはアンモニア（ＮＨ3）を用いた。ＲＦパワーは１５０Ｗ、基板温度は２０℃に設定した。このエッチング条件でのレジスト膜４３のエッチングレートは有機犠牲層３０のエッチングレートとほぼ同等であるため、有機犠牲層３０のエッチング中にレジストマスク４３は後退していくが、積層ハードマスクの第２マスク層３２もしくは第１マスク層３１があるため、良好な接続孔パターン３４の開口形状を得ることができる。ちなみに、上記有機犠牲層３０のエッチング条件におけるＳｉＮ膜やＳｉＯ2膜、ＳｉＯＣ膜に対するエッチング選択比は１００以上を得ることができる。本工程を経て形成された有機犠牲層３０の接続孔パターン３４は、配線溝パターン３３に対して自己整合的な配置とすることができる。
次に、図３（４）に示すように、配線溝パターン３３が形成された第２マスク層３２〔前記図３（３）参照〕をエッチングマスクに用いて、ドライエッチング法により、第１マスク層３１のＳｉＮ膜に配線溝パターン３３を延長形成する。このエッチングは、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてジフルオルメタン（ＣＨ2Ｆ2）、酸素（Ｏ2）、アルゴン（Ａｒ）を用い、ガス流量比（ＣＨ2Ｆ2：Ｏ2：Ａｒ）は２：１：５とし、バイアスパワーを１００Ｗに設定する。このエッチング条件におけるＳｉＯ2膜に対する選択比（ＳｉＮ／ＳｉＯ2）は３程度得ることができるため、第２マスク層３２のＳｉＯ2膜は例えば２５ｎｍ程度あれば、第１マスク層３１を５０ｎｍの厚さは余裕を持って形成することができる。
また、上記エッチング条件におけるＳｉＯＣ膜に対するエッチング選択比（ＳｉＮ／ＳｉＯＣ）は約１程度であるため、５０ｎｍ厚のＳｉＮ膜からなる第１マスク層３１をエッチングする場合、必要なオーバーエッチング量を含めて、ＳｉＯＣ膜からなる保護膜２１には接続孔３５が深さ８０ｎｍまで形成されることになる。したがって、ハードマスクである第２マスク層３２、第１マスク層３１の膜厚構成を変えて完全開口させるか、第１マスク層３１を用いた保護膜２１の完全開口のエッチングを追加する必要がある。本実施例では、追加エッチングとして、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてのオクタフルオロシクロペンテン（Ｃ5Ｆ8）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）、酸素（Ｏ2）を用い、ガス流量比（Ｃ5Ｆ8：ＣＯ：Ａｒ：Ｏ2）は１：１０：５：１とし、バイアスパワーは１６００Ｗ、基板温度は２０℃に設定し、保護膜２１の完全開口を行った。また、有機膜２０への接続孔３５の形成、および有機犠牲層３０への配線溝パターン３３の形成は、有機犠牲層３０への接続孔３５の形成と同様に、高密度プラズマエッチング装置によるアンモニア（ＮＨ3）ガスを用いた異方性エッチングによって行った。
次に、図３（５）に示すように、ＳｉＯＣ膜からなる第１絶縁膜１８に接続孔３５を形成する。ここで、配線溝領域に残存するＳｉＯＣ膜からなる保護膜２１は、配線溝パターン３３が形成されたＳｉＮ膜からなる第１マスク層３１と有機犠牲層３０とをエッチングマスクに用いて、同時に除去され、配線溝３６が形成される。このエッチングは、例えば一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてのオクタフルオロシクロペンテン（Ｃ5Ｆ8）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）、酸素（Ｏ2）を用い、ガス流量比（Ｃ5Ｆ8：ＣＯ：Ａｒ：Ｏ2）は１：１０：５：５とし、バイアスパワーは１６００Ｗ、基板温度は２０℃に設定する。ここでは、幅広開口部となる配線溝３６を保護膜２１に形成するために、抜け性の良いエッチング条件に設定しているが、第１マスク層３１下に厚い有機犠牲層３０が存在するため、いわゆる肩落ちが非常に少ない形状に制御できた配線溝３６と接続孔３５とを形成することができた。また、寸法の調整された開口部４４を有するレジストマスク４３と、ＳｉＯ2膜からなる第２マスク層３２を用いた自己整合的な接続孔の形成を行うことにより、合わせずれによる配線間スペースのばらつきを劇的に抑制することが可能となった。
その後、図３（６）に示すように、配線溝３６底部に残存する第２絶縁膜１９の有機膜２０をエッチングして配線溝３６を完成するとともに、接続孔３５底部にある酸化防止層１７のＳｉＣ膜をエッチングすることにより接続孔３５をさらに延長形成する。これによって接続孔３５は第１配線１６に達する。このようにして、所定のいわゆるデュアルダマシン加工が完了する。なお、ＳｉＮ膜からなる第１マスク層３１は、接続孔３５底部の第１絶縁膜１８のＳｉＯＣ膜をエッチングする過程で除去される。また、配線溝３６の領域外に残存した有機犠牲層３０は、第２絶縁膜１９のポリアリールエーテル膜からなる有機膜２０をエッチングする過程で除去される。また、有機膜２０上にＳｉＯＣ膜からなる保護膜２１が形成されているので、有機膜２０への配線溝３６の形成時に有機犠牲層３０がエッチングされても有機膜２０表面がエッチングされることない。
上記第２絶縁膜１９の有機膜２０への配線溝３６の形成は、通常の高密度プラズマエッチング装置を用い、エッチングガスには例えばアンモニア（ＮＨ3）を用いた。ＲＦパワーは１５０Ｗ、基板温度は２０℃に設定した。このエッチング条件における第１絶縁膜１８のＳｉＯＣ膜に対するエッチング選択比は１００以上得られるため、配線溝３６は深さのばらつきが無く、制御性良く形成することができる。
上記接続孔３５底部にある酸化防止層１７のＳｉＣ膜のエッチングは、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてジフルオルメタン（ＣＨ2Ｆ2）、酸素（Ｏ2）、アルゴン（Ａｒ）を用い、ガス流量比（ＣＨ2Ｆ2：Ｏ2：Ａｒ）は２：１：５とし、バイアスパワーを１００Ｗに設定する。ただし、上記エッチング条件ではＳｉＯＣ膜に対する選択比は１前後であるため、配線溝３６底部のＳｉＯＣ膜の掘れが問題になるならば、第２絶縁膜１９の有機膜２０への配線溝３６の形成前に酸化防止層１７のＳｉＣ膜のエッチングを行うこともできる。また、層間膜（第１、第２絶縁膜１８、１９）上部に残存する第２マスク層３２のＳｉＮ膜は、酸化防止層１７のＳｉＣ膜のエッチング中に完全に除去することができる。
次に、しかるべき薬液を用いた後処理と、水素アニール処理により、配線溝３６や接続孔３５の側壁に残留するエッチング付着物や、接続孔底部のＣｕ変質層を清浄にした後、図４（７）に示すように、配線溝３６および接続孔３５の内面に、例えばバリアメタル層５１としてＴａ膜をスパッタリング法により成膜し、さらに図示はしないが、銅のシード層を形成した後に電解めっき法により銅膜５２を堆積する、もしくはスパッタリング法により銅膜５２を堆積する。これにより、配線溝３６と接続孔３５へ銅による導電膜の埋め込みが行える。導電膜としては、銅以外の金属材料を用いることもできる。
さらに堆積した銅膜５２、バリアメタル層５１のうち、第２配線として不要な部分を化学機械研磨（ＣＭＰ）法により除去することにより、図４（８）に示すように、上記配線溝３６に第２配線５３が完成し、その一部は接続孔３５に通じて第１配線１６に接続される。これによって、いわゆるデュアルダマシン構造の多層配線構造が得られる。最終的な上層配線となる第２配線５３の膜厚は例えば１７０ｎｍ程度となるよう調整された。また、下層配線の第１配線１６と同様に、第２配線５３を被覆する酸化防止層５４を、例えばＳｉＣ膜で形成する。
上記説明した第２実施例の製造工程を経て形成された、いわゆるデュアルダマシン構造の多層配線は、有機犠牲層３０を含む第１、第２マスク層３２、２３による配線溝３６の形成と自己整合的な接続孔３５の形成の組み合わせにより、配線溝３６と接続孔３５間の分離スペースを非常にばらつきが小さい状態で十分確保することが可能となったため、隣接する異電位配線とのショート不良の防止や絶縁耐圧の確保が可能となる。例えば、配線５３、５３間の領域２３が、配線間ショートを起こすことなく、かつ耐圧が確保される十分な間隔に保持される。よって、少なくとも前記各工程を含む多層配線プロセスを経て形成された半導体装置は、高い歩留まりと良好な配線信頼性を得ることができた。
なお、上記記載の各種層間絶縁膜は、表記された膜種、膜厚、製法に限定されることはない。Ｃｕ膜の酸化防止層１７、５４は、ＣＶＤ法により形成されるＳｉＮ膜としてもよく、ＳｉＣ膜中に窒素（Ｎ）や水素（Ｈ）等の軽元素が含有した膜を用いることも可能である。
接続孔３５の層間膜となる第１絶縁膜１８のＳｉＯＣ膜、および配線溝３６が形成される層間膜となるポリアリールエーテルからなる有機膜２０の保護膜２１となるＳｉＯＣ膜の代わりに、ＣＶＤ法により成膜されたＳｉＯＦ膜やＳｉＯ2膜、スピンコート法により形成されるメチルシルセスキオキサン（ＭＳＱ）膜やハイドロゲンシルセキオサン（ＨＳＱ）膜でもよく、上記ポリアリールエーテルからなる有機膜２０の代わりに、ポリアリレンエーテル膜、アモルファスカーボン膜、ポリテトラトラフロロエチレン膜の適用が可能である。さらに、キセロゲル膜、多孔質構造を有する比誘電率≦２．２のＭＳＱ膜や有機ポリマー等の適用や、これらの組み合わせでも可能である。
また、上記有機犠牲膜３０、第１マスク層３１、第２マスク層３２は、それぞれ下からポリアリールエーテル膜（１５０ｎｍ）、ＳｉＮ膜（５０ｎｍ）、ＳｉＯ2膜（３５ｎｍ）としたが、上層マスクを用いて下層マスクをエッチングできる組み合わせの膜種、膜厚、製法であり、積層したときの密着性や耐熱性がその後のエッチング工程に耐えられる構造であれば、記載の内容には限定されない。例えば、第１マスク層３１のＳｉＮ膜をＣＶＤ法で成膜したＳｉＣ膜やＳｉＣＮ膜としてもよく、エッチング選択比が許す限り薄膜化することも可能である。同様に最上層の第２マスク層３２をスパッタリング法により形成したアモルファスシリコン膜とすることもできる。さらに、有機犠牲層３０には、ノボラック系樹脂等のレジスト材料を適用して、第１、第２マスク層３２、２３のＣＶＤ膜を２００℃〜３５０℃の低温成膜としたり、第１、第２マスク層３２、２３自体を塗布系の材料とすることも可能である。
接続孔パターン３４の寸法は、本実施例に限定する必要はないが、小さくしすぎると合わせずれによる接続孔パターン３４のサイズの縮小とそれに伴う銅埋め込み特性や信頼性劣化等の特性変動が起こる。また接続孔パターン３４の寸法は、大きくしすぎると密な接続孔パターン３４での寸法制御性劣化が起こる。したがって、接続孔パターン３４は、これらを満足できる寸法設定であることが好ましい。また、幅広配線部に配置された接続孔３５においては、最小寸法配線部の接続孔に比べて大きな開口寸法となるが、特に下層隣接配線との分離スペース確保が問題となる場合には、上層配線幅に応じた接続孔と異電位下層配線のスペース規制等のレイアウトルールを設定する必要がある。
第２絶縁膜１９の有機膜２０の保護膜２１となるＳｉＯＣ膜は、本実施例では最終的に配線層間の絶縁膜として残存（例えば厚さ５０ｎｍを残存）させているが、バリアメタルとの密着性や銅のＣＭＰ工程における機械的強度、もしくは銅の酸化防止層５４を成膜する前に行われる銅酸化物の還元処理時の損傷が問題にならなければ、銅のＣＭＰ工程にて除去することも可能である。
上記第２実施例で説明した製造方法では、前記第１実施例と同様なる作用、効果を得ることができる。それとともに、有機犠牲層３０を含む第１、第２マスク層３２、２３のエッチングマスク構造とすることにより、配線溝３６の肩落ち形状をさらに改善して、３２ｎｍ世代以降におけるハーフピッチ≦６０ｎｍの微細化と、比誘電率≦２．２の低誘電率化の要求を満たし、配線溝３６と接続孔３５間のショート不良の防止、絶縁耐圧の確保を実現した。
本発明の半導体装置の製造方法に係る第３実施例を、図５および図６の製造工程断面図によって説明する。前記実施例１、２では、配線層層間に有機膜（例えばポリアリールエーテル膜）を挟んだいわゆるハイブリッド低誘電率膜構造における製造方法を説明したが、その他の低誘電率膜構造においても本発明の適用は可能である。ここでは、ＳｉＯＣ膜を主体とした低誘電率膜構造への適用例を説明する。
図５（１）に示すように、基板（図示せず）に堆積された下地絶縁膜１１上に層間絶縁膜１２を形成する。この層間絶縁膜１２は例えば有機膜１３と酸化シリコン（ＳｉＯ2）膜１４からなる積層膜で形成する。この層間絶縁膜１２には、配線溝１５に密着層、バリアメタル層等を介して第１配線１６を形成する。第１配線１６は、例えば、銅（Ｃｕ）膜を埋め込んで約１５０ｎｍの配線厚となるように形成される。また、第１配線１６上には酸化防止層１７を形成する。この酸化防止層１７は、例えば炭化シリコン（ＳｉＣ）膜を３５ｎｍの厚さに成膜して形成する。
続いて、接続孔層間の第１絶縁膜１８を形成する。この第１絶縁膜１８としては、炭素含有酸化シリコン（ＳｉＯＣ）膜を１３５ｎｍの厚さに成膜した。上記ＳｉＣ膜、ＳｉＯＣ膜を成膜するには、一例として、平行平板型プラズマＣＶＤ装置を用い、その際に使用する原料ガスとしては、どちらもシリコン源としてメチルシランを用いた。また成膜条件としては基板温度を３００℃〜４００℃に設定し、プラズマパワーを１５０Ｗ〜３５０Ｗ、成膜雰囲気の圧力を１００Ｐａ〜１０００Ｐａ程度に設定する。膜の比誘電率はＳｉＣ膜が３．８、ＳｉＯＣ膜が２．６程度で形成することができた。
次に、上記第１絶縁膜１８上に第２絶縁膜１９を形成する。この第２絶縁膜１９としては、ＳｉＯＣ膜を成膜する。本実施例では、ＳｉＯＣ膜は、第１絶縁膜１８のＳｉＯＣ膜と同様に、ＣＶＤ装置にて、比誘電率３．０程度となる条件で２５５ｎｍ厚の成膜を行った。またＳｉＯＣ膜を形成する際には、特に後工程においてエッチングにおけるいわゆる抜け性が問題となる場合には、化学量論より酸素が多いＳｉＯＣ膜を形成することが好ましい。
続いて、第２絶縁膜１９上に、有機犠牲層３０、第１マスク層３１、第２マスク層３２を順次形成する。一例として、上記有機犠牲層３０はポリアリールエーテル膜で形成し、その厚さは例えば１５０ｎｍとした。この有機犠牲層３０には、ポリアリールエーテル膜の他に、ＢＣＢ膜、ポリイミド膜、アモルファスカーボン膜、もしくは耐熱性の高いノボラック樹脂等のレジスト膜を用いることも可能である。また、有機犠牲層３０の膜厚は、後工程でのエッチングマスクとして適用でき、かつ上層のハードマスクである第1、第２マスク層をマスクに用いてエッチング可能であるならば、１５０ｎｍの厚さに限定はされない。上記第１マスク層３１は窒化シリコン（ＳｉＮ）膜で形成し、その厚さは５０ｎｍとした。さらに第２マスク層３２はＳｉＯ2膜で形成し、その厚さは３５ｎｍとした。その後、第２マスク層３２上に配線溝形成のためのレジストマスク４１を形成する。このレジストマスク４１には配線溝パターンを形成するための開口部４２が形成されている。
第２マスク層３２を形成するＳｉＯ2膜の成膜は、プラズマＣＶＤ法により、その原料ガスのシリコン源としてモノシラン（ＳｉＨ4）を用い、酸化剤として一酸化二窒素（Ｎ2Ｏ）ガスを用いることができる。また第１マスク層３１となるＳｉＯ2膜を形成する際に、特に下層のポリアリールエーテル膜からなる有機犠牲層３０の酸化が問題となる場合には、化学量論よりシリコンが多い酸化シリコン膜を形成することが好ましい。また、第１マスク層３１となるＳｉＮ膜は、ＳｉＯ2膜と同様のプラズマＣＶＤ装置により、原料ガスのシリコン源としてモノシラン（ＳｉＨ4）を、窒化剤としてアンモニア（ＮＨ3）ガスを用い、酸化剤として一酸化二窒素（Ｎ2Ｏ）ガスを用い、不活性ガスをキャリアガスとして、成膜を行うことができる。
次に、図５（２）に示すように、上記レジストマスク４１〔前記図５（１）参照〕をエッチングマスクに用いて、ドライエッチングを行うことにより、第２マスク層３２に配線溝パターン３３を形成する。このエッチングは、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてオクタフルオロブタン（Ｃ4Ｆ8）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）を用い、それらのガス流量比（Ｃ4Ｆ8：ＣＯ：Ａｒ）は１：５：２０とし、バイアスパワーは１２００Ｗ、基板温度は２０℃に設定する。このエッチング条件におけるＳｉＮ膜に対するエッチング選択比（ＳｉＯ2／ＳｉＮ）は１０以上得ることができるため、下地の第１マスク層３１となるＳｉＮ膜はほとんど掘れることはない。また、第２マスク層３２のエッチング後は、例えば酸素（Ｏ2）プラズマをベースとしたアッシング処理と有機アミン系の薬液処理を行うことにより、上記レジストマスク４１とエッチング処理での残留付着物を完全に除去することができる。
次に、接続孔パターンを形成のためのレジストマスク４３を形成する。このレジストマスク４３には接続孔を形成するための開口部４４が形成されている。またレジストマスク４３は、上記第２マスク層３２の配線溝パターン３３に少なくとも一部が重なるように形成されることになる。また、上記第２マスク層３２の配線溝パターン３３で発生した段差は、概ね第２マスク層３２の成膜膜厚の３５ｎｍ程度に抑えられるため、平坦部にパターニングする場合とほぼ同等のリソグラフィー特性にて、良好な接続孔のレジストマスク形状を得ることが可能となる。また、塗布系の反射防止膜（例えばＢＡＲＣ）を併用する場合でも、第２マスク層３２の寸法や疎密具合により、反射防止膜の埋め込み形状の変動は微少に抑えられ、露光処理時のレジスト形状の悪化や、寸法変動の原因となる焦点深度ばらつきが低減できる。
この接続孔のレジストマスク４３は、第１配線１６もしくは配線溝パターン３３に対してアライメントされるように形成されるが、リソグラフィープロセス上発生し得る合わせずれや各層の寸法ばらつきにより、配線溝パターン３３に対してボーダーレス構造となる領域２２が発生することになる。
次に、図５（３）に示すように、接続孔パターンのレジストマスク４３〔前記図５（２）参照〕をエッチングマスクに用いて、ドライエッチング法により、第２マスク層３２、第１マスク層３１に接続孔パターン３４を形成する。さらに、この接続孔パターン３４を有機犠牲層３０まで延長形成する。ここで、レジストマスク４３は、有機犠牲層３０のエッチング処理で同時に除去することができる。
積層ハードマスクまでの接続孔パターン３４の形成は、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてオクタフルオロブタン （Ｃ4Ｆ8）、アルゴン（Ａｒ）を用い、バイアスパワーを４００Ｗに設定する。ガス流量比（Ｃ4Ｆ8：Ａｒ）は１：４とし、基板温度は２０℃に設定した。上記エッチング条件でのエッチング選択比（ＳｉＯ2／ＳｉＮ）は１前後となり、１ステップで積層マスクに接続孔パターン３４を形成できるが、レジスト選択比やエッチング変換差等が問題になる場合は２ステップエッチングにより、下地絶縁膜に対し選択的に対象マスク材を順次除去していくことも可能である。
有機犠牲層３０への接続孔パターン３４の形成は、通常の高密度プラズマエッチング装置を用い、エッチングガスにはアンモニア（ＮＨ3）を用いた。ＲＦパワーは１５０Ｗ、基板温度は２０℃に設定した。このエッチング条件でのレジスト膜４３のエッチングレートは有機犠牲層３０のエッチングレートとほぼ同等であるため、有機犠牲層３０のエッチング中にレジストマスク４３は後退していくが、積層ハードマスクの第２マスク層３２もしくは第１マスク層３１があるため、良好な接続孔パターン３４の開口形状を得ることができる。ちなみに、上記有機犠牲層３０のエッチング条件におけるＳｉＮ膜やＳｉＯ2膜、ＳｉＯＣ膜に対するエッチング選択比は１００以上を得ることができる。
次に、図５（４）に示すように、配線溝パターン３３が形成された第２マスク層３２〔前記図５（３）参照〕をエッチングマスクに用いて、ドライエッチング法により、第１マスク層３１のＳｉＮ膜に配線溝パターン３３を延長形成する。それとともに、ＳｉＯＣ膜からなる第２絶縁膜１９の途中まで接続孔３５を形成する。さらに、有機犠牲層３０に配線溝パターン３３を延長形成する。このエッチングは、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてジフルオルメタン（ＣＨ2Ｆ2）、酸素（Ｏ2）、アルゴン（Ａｒ）を用い、ガス流量比（ＣＨ2Ｆ2：Ｏ2：Ａｒ）は２：１：５とし、バイアスパワーを１００Ｗに設定する。このエッチング条件におけるＳｉＯ2膜に対する選択比（ＳｉＮ／ＳｉＯ2）は３程度得ることができるため、第２マスク層３２のＳｉＯ2膜は例えば２５ｎｍ程度あれば、第１マスク層３１を５０ｎｍの厚さは余裕を持って形成することができる。
また、上記エッチング条件におけるＳｉＯＣ膜に対するエッチング選択比（ＳｉＮ／ＳｉＯＣ）は約１程度であるため、配線層間のＳｉＯＣ膜からなる第２絶縁膜１９への接続孔３５の形成は８０ｎｍ程度の途中開口となる。そこで、その後の第２絶縁膜１９への配線溝３６の形成において、ＳｉＯＣ膜からなる第１絶縁膜１８を接続孔３５が貫通可能な残膜まで、接続孔３５の深さを到達させる必要がある。このため、ＳｉＮ膜からなる第１マスク層３１を用いたエッチングにより、第２絶縁膜１９を貫通するまで接続孔３５の追加エッチングを行った。本実施例では、追加エッチングとして、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてのオクタフルオロシクロペンテン（Ｃ5Ｆ8）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）、酸素（Ｏ2）を用い、ガス流量比（Ｃ5Ｆ8：ＣＯ：Ａｒ：Ｏ2）は１：１０：５：１とし、バイアスパワーは１６００Ｗ、基板温度は２０℃に設定し、第２絶縁膜１９に接続孔３５の延長形成を行った。
次に、図５（５）に示すように、ＳｉＯＣ膜からなる第１絶縁膜１８に接続孔３５を形成する。このとき、配線溝領域に残存する大部分のＳｉＯＣ膜からなる第２絶縁膜１９は、配線溝パターン３３が形成されたＳｉＮ膜からなる第１マスク層３１と有機犠牲層３０とをエッチングマスクに用いて、接続孔３５が形成される第１絶縁膜１８と同時に除去され、配線溝３６が形成される。このエッチングは、例えば一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてのオクタフルオロシクロペンテン（Ｃ5Ｆ8）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）、酸素（Ｏ2）を用い、ガス流量比（Ｃ5Ｆ8：ＣＯ：Ａｒ：Ｏ2）は１：１０：５：５とし、バイアスパワーは１６００Ｗ、基板温度は２０℃に設定する。ここでは、幅広開口部となる配線溝３６を第２絶縁膜１９に形成するために、抜け性の良いエッチング条件に設定しているが、第１マスク層３１下に厚い有機犠牲層３０が存在するため、いわゆる肩落ちが非常に少ない形状に制御できた配線溝３６と接続孔３５とを形成することができた。
その後、図５（６）に示すように、配線溝３６底部に残存する第２絶縁膜１９のＳｉＯＣ膜をエッチングして配線溝３６を完成するとともに、接続孔３５底部にある酸化防止層１７のＳｉＣ膜をエッチングすることにより接続孔３５をさらに延長形成する。これによって接続孔３５は第１配線１６に達する。このようにして、所定のいわゆるデュアルダマシン加工が完了する。
上記接続孔３５底部にある酸化防止層１７のＳｉＣ膜のエッチングは、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてジフルオルメタン（ＣＨ2Ｆ2）、酸素（Ｏ2）、アルゴン（Ａｒ）を用い、ガス流量比（ＣＨ2Ｆ2：Ｏ2：Ａｒ）は２：１：５とし、バイアスパワーを１００Ｗに設定する。上記エッチング条件ではＳｉＯＣ膜に対する選択比は１前後であるため、予定していた配線溝深さまでは、ここのエッチングで到達することになる。ただし、低誘電率膜構造上、接続孔層間に対して選択的に配線溝をエッチングすることは期待できない。したがって、エッチング深さや、接続孔形状のばらつきをある程度許容したプロセス構築が必要である。また、有機犠牲層３０の除去は、通常の高密度プラズマエッチング装置を用い、エッチングガスには例えばアンモニア（ＮＨ3）を用いた。ＲＦパワーは１５０Ｗ、基板温度は２０℃に設定した。このエッチング条件におけるＳｉＯＣ膜に対するエッチング選択比は１００以上得られる。したがって、第２絶縁膜１９２形成した配線溝３６、接続孔３５の形状がくずれることはない。
次に、しかるべき薬液を用いた後処理と、水素アニール処理により、配線溝や接続孔の側壁に残留するエッチング付着物や、接続孔底部のＣｕ変質層を清浄にした後、図６（７）に示すように、配線溝３６および接続孔３５の内面に、例えばバリアメタル層５１としてＴａ膜をスパッタリング法により成膜し、さらに図示はしないが、銅のシード層を形成した後に電解めっき法により銅膜５２を堆積する、もしくはスパッタリング法により銅膜５２を堆積する。これにより、配線溝３６と接続孔３５へ銅による導電膜の埋め込みが行える。導電膜としては、銅以外の金属材料を用いることもできる。
さらに堆積した銅膜５２、バリアメタル層５１のうち、第２配線として不要な部分を化学機械研磨（ＣＭＰ）法により除去することにより、図６（８）に示すように、上記配線溝３６に第２配線５３が完成し、その一部は接続孔３５に通じて第１配線１６に接続される。これによって、いわゆるデュアルダマシン構造の多層配線構造が得られる。最終的な上層配線となる第２配線５３の膜厚は例えば１７０ｎｍ程度となるよう調整された。また、下層配線の第１配線１６と同様に、第２配線５３を被覆する酸化防止層５４を、例えばＳｉＣ膜で形成する。
上記説明した第３実施例の製造工程を経て形成された、いわゆるデュアルダマシン構造の多層配線は、有機犠牲層３０を含む積層した第１マスク層３１、第２マスク層３２による配線溝３６の形成を行うことにより、肩落ちの抑制された配線溝３６および接続孔３５の形成が可能となる。このため、隣接する異電位配線とのショート不良の防止や絶縁耐圧の確保ができる。例えば、配線５３、５３間の領域２３が、配線間ショートを起こすことなく、かつ耐圧が確保される十分な間隔に保持される。よって、少なくとも前記各工程を含む多層配線プロセスを経て形成された半導体装置は、高い歩留まりを得ることができる。
なお、上記記載の各種層間絶縁膜は、表記された膜種、膜厚、製法に限定されることはない。Ｃｕ膜の酸化防止層１７、５４は、ＣＶＤ法により形成されるＳｉＮ膜としてもよく、ＳｉＣ膜中に窒素（Ｎ）や水素（Ｈ）等の軽元素が含有した膜を用いることも可能である。
接続孔３５が形成される層間膜となる第１絶縁膜１８のＳｉＯＣ膜、および配線溝３６が形成される層間膜となる第２絶縁膜１９のＳｉＯＣ膜の積層構造は、エッチング性能やＣＭＰ耐性、配線信頼性に問題がないならば、単一ＳｉＯＣ膜を用いても良く、比誘電率も２．６や３．０の値には限定されない。また、ＣＭＰで研磨を行う保護膜のみ、異なるＳｉＯＣ膜を採用することも可能である。同様に、ＳｉＯＣ膜の代わりに、ＣＶＤ法により成膜されたＳｉＯＦ膜やＳｉＯ2膜、スピンコート法により形成されるメチルシルセスキオキサン（ＭＳＱ）膜やハイドロゲンシルセキオサン（ＨＳＱ）膜でもよく、多孔質構造を有する比誘電率≦２．２のＭＳＱ膜や、これらの組み合わせでも可能である。
また、上記有機犠牲層３０、第１マスク層３１、第２マスク層３２は、それぞれ下からポリアリールエーテル膜（１５０ｎｍ）、ＳｉＮ膜（５０ｎｍ）、ＳｉＯ2膜（３５ｎｍ）としたが、上層マスクを用いて下層マスクをエッチングできる組み合わせの膜種、膜厚、製法であり、積層したときの密着性や耐熱性がその後のエッチング工程に耐えられる構造であれば、記載の内容には限定されない。例えば、第１マスク層３１のＳｉＮ膜をＣＶＤ法で成膜したＳｉＣ膜やＳｉＣＮ膜としてもよく、エッチング選択比が許す限り薄膜化することも可能である。同様に最上層の第２マスク層３２をスパッタリング法により形成したアモルファスシリコン膜とすることもできる。さらに、有機犠牲層３０には、ノボラック系樹脂等のレジスト材料を適用して、第１、第２マスク層３１、３２のＣＶＤ膜を２００℃〜３５０℃の低温成膜としたり、第１、第２マスク層３１、３２自体を塗布系の材料とすることも可能である。
上記第３実施例で説明した製造方法では、第２絶縁膜１９上に有機犠牲層３０、第１マスク層３１および第２マスク層３２を順に積層して形成するため、すなわち、第２絶縁膜１９と第１マスク層３１との間に有機犠牲層３０を設けているため、従来方法では加工形状制御が困難であったＳｉＯＣ膜からなる第２絶縁膜１９への配線溝３６の形成が容易となり、第２絶縁膜１９に適用される低誘電率膜の材質に影響されることなく、低容量かつ高性能を有する多層配線の形成が実現できるので、低誘電率膜を含む層間絶縁膜へのデュアルダマシン構造の多層配線の形成において、肩落ち形状の少ない加工変換差の制御されたデュアルダマシン加工を容易に行うことが可能となるという利点がある。
つまり、第２絶縁膜１９上に有機犠牲層３０を形成し、その上に第１マスク層３１を形成することによって、第１マスク層３１のマスク形状を有機犠牲層３０に転写することができる。そのため、たとえ製造工程中に第１マスク層３１が除去されて有機犠牲層３０に形成された配線溝パターン３３や接続孔パターン３４の開口側の形状がテーパ形状になっても、有機犠牲層３０の第２絶縁膜１９側の配線溝パターン３３や接続孔パターン３４の形状は保持することができるため、第２絶縁膜１９には接続孔３５および配線溝３６を所望の形状に加工でき、かつそれらを形成した後に有機犠牲層３０は除去されるので、上部側形状が悪化した有機犠牲層３０の影響は受けない。
それによって、配線間ショートによる製品歩留まり低下の抑制や、耐圧不足による初期不良、もしくは配線間ＴＤＤＢ（Time Dependence Dielectric Breakdown）等の配線信頼性の劣化を抑制することが可能となる。また、６５ｎｍ世代以降の微細化への対応という観点からも、制御性よく配線間スペースを確保することができる本発明では、上記と同様な効果が期待できる。さらには、配線溝３６に対して自己整合的な接続孔３５を形成する製法を組み合わせることにより、十分な分離マージンを有した半導体装置の製造を行うことが可能となる。よって、高い歩留まりと良好な配線信頼性を得ることができた。
本発明の半導体装置の製造方法に係る第３実施例を、図７および図８の製造工程断面図によって説明する。前記実施例３では、有機犠牲層を含む積層エッチングマスク構造とすることにより、配線溝の肩落ち形状を改善して、配線と接続孔間のショート不良の防止、絶縁耐圧の確保を実現したが、３２ｎｍ世代以降では、ハーフピッチの６０ｎｍ以下への微細化と、比誘電率の２．２以下への低誘電率化が要求される。そこで、この第２実施例では、前記実施例１の製法を基本として、微細ピッチの配線形成に適用可能な溝配線構造による多層配線の製造方法の一例を以下に説明する。
図７（１）に示すように、基板（図示せず）に堆積された下地絶縁膜１１上に層間絶縁膜１２を形成する。この層間絶縁膜１２は例えば有機膜１３と酸化シリコン（ＳｉＯ2）膜１４からなる積層膜で形成する。この層間絶縁膜１２には、配線溝１５に密着層、バリアメタル層等を介して第１配線１６を形成する。第１配線１６は、例えば、銅（Ｃｕ）膜を埋め込んで約１５０ｎｍの配線厚となるように形成される。また、第１配線１６上には酸化防止層１７を形成する。この酸化防止層１７は、例えば炭化シリコン（ＳｉＣ）膜を３５ｎｍの厚さに成膜して形成する。
続いて、接続孔層間の第１絶縁膜１８を形成する。この第１絶縁膜１８としては、炭素含有酸化シリコン（ＳｉＯＣ）膜を１３５ｎｍの厚さに成膜した。上記ＳｉＣ膜、ＳｉＯＣ膜を成膜するには、一例として、平行平板型プラズマＣＶＤ装置を用い、その際に使用する原料ガスとしては、どちらもシリコン源としてメチルシランを用いた。また成膜条件としては基板温度を３００℃〜４００℃に設定し、プラズマパワーを１５０Ｗ〜３５０Ｗ、成膜雰囲気の圧力を１００Ｐａ〜１０００Ｐａ程度に設定する。膜の比誘電率はＳｉＣ膜が３．８、ＳｉＯＣ膜が２．６程度で形成することができた。
次に、上記第１絶縁膜１８上に第２絶縁膜１９を形成する。この第２絶縁膜１９としては、ＳｉＯＣ膜を成膜する。本実施例では、ＳｉＯＣ膜は、第１絶縁膜１８のＳｉＯＣ膜と同様に、ＣＶＤ装置にて、比誘電率３．０程度となる条件で２５５ｎｍ厚の成膜を行った。またＳｉＯＣ膜を形成する際には、特に後工程においてエッチングにおけるいわゆる抜け性が問題となる場合には、化学量論より酸素が多いＳｉＯＣ膜を形成することが好ましい。
続いて、第２絶縁膜１９上に、有機犠牲層３０、第１マスク層３１、第２マスク層３２を順次形成する。一例として、上記有機犠牲層３０はポリアリールエーテル膜で形成し、その厚さは例えば１５０ｎｍとした。この有機犠牲層３０には、ポリアリールエーテル膜の他に、ＢＣＢ膜、ポリイミド膜、アモルファスカーボン膜、もしくは耐熱性の高いノボラック樹脂等のレジスト膜を用いることも可能である。また、有機犠牲層３０の膜厚は、後工程でのエッチングマスクとして適用でき、かつ上層のハードマスクである第1、第２マスク層３１、３２をマスクに用いてエッチング可能であるならば、１５０ｎｍの厚さに限定はされない。上記第１マスク層３１は窒化シリコン（ＳｉＮ）膜で形成し、その厚さは５０ｎｍとした。さらに第２マスク層３２はＳｉＯ2膜で形成し、その厚さは３５ｎｍとした。その後、第２マスク層３２上に配線溝形成のためのレジストマスク４１を形成する。このレジストマスク４１には配線溝パターンを形成するための開口部４２が形成されている。
第２マスク層３２を形成するＳｉＯ2膜の成膜は、プラズマＣＶＤ法により、その原料ガスのシリコン源としてモノシラン（ＳｉＨ4）を用い、酸化剤として一酸化二窒素（Ｎ2Ｏ）ガスを用いることができる。また第１マスク層３１となるＳｉＯ2膜を形成する際に、特に下層のポリアリールエーテル膜からなる有機犠牲層３０の酸化が問題となる場合には、化学量論よりシリコンが多い酸化シリコン膜を形成することが好ましい。また、第１マスク層３１となるＳｉＮ膜は、ＳｉＯ2膜と同様のプラズマＣＶＤ装置により、原料ガスのシリコン源としてモノシラン（ＳｉＨ4）を、窒化剤としてアンモニア（ＮＨ3）ガスを用い、酸化剤として一酸化二窒素（Ｎ2Ｏ）ガスを用い、不活性ガスをキャリアガスとして、成膜を行うことができる。
次に、図７（２）に示すように、上記レジストマスク４１〔前記図７（１）参照〕をエッチングマスクに用いて、ドライエッチングを行うことにより、第２マスク層３２に配線溝パターン３３を形成する。このエッチングは、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてオクタフルオロブタン（Ｃ4Ｆ8）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）を用い、それらのガス流量比（Ｃ4Ｆ8：ＣＯ：Ａｒ）は１：５：２０とし、バイアスパワーは１２００Ｗ、基板温度は２０℃に設定する。このエッチング条件におけるＳｉＮ膜に対するエッチング選択比（ＳｉＯ2／ＳｉＮ）は１０以上得ることができるため、下地の第１マスク層３１となるＳｉＮ膜はほとんど掘れることはない。また、第２マスク層３２のエッチング後は、例えば酸素（Ｏ2）プラズマをベースとしたアッシング処理と有機アミン系の薬液処理を行うことにより、上記レジストマスク４１とエッチング処理での残留付着物を完全に除去することができる。
次に、接続孔パターンを形成のためのレジストマスク４３を形成する。このレジストマスク４３には接続孔を形成するための開口部４４が形成されている。この開口部４４のパターニングは、第２マスク層３２であるＳｉＯ2膜の配線溝パターン３３に少なくとも一部が重なるように形成されることになる。
ここで、上記開口部４４は、配線溝パターン３３に対し、開口部４４の直径が、最小寸法の配線幅以上被覆されるように開口寸法を調整する。図面中、破線で示す部分が誤差の範囲である。例えば、１００ｎｍのハーフピッチの配線溝に対しφ１００ｎｍの接続孔を形成したい場合、配線溝パターン３３から最終配線寸法の変換差が約２０ｎｍ、合わせずれが最大３０ｎｍであるならば、配線最小線幅１００ｎｍ−変換差２０ｎｍ＋最大合わせずれ３０ｎｍ×２＝１４０ｎｍの寸法に配線溝パターン３３を設定する。また、５０ｎｍのハーフピッチの配線溝に対しφ５０ｎｍの接続孔を形成したい場合、配線溝パターン３３から最終配線寸法の変換差が約１５ｎｍ、合わせずれが最大２０ｎｍであるならば、配線最小線幅５０ｎｍ−変換差１５ｎｍ＋最大合わせずれ２０ｎｍ×２＝７５ｎｍの寸法に配線溝パターン３３を設定する。本実施例では前者のディメンジョンにおける試作例を示す。
また、上記第２マスク層３２の配線溝パターン３３で発生した段差は、概ね第２マスク層３２の成膜膜厚の３５ｎｍ程度に抑えられるため、平坦部にパターニングする場合とほぼ同等のリソグラフィー特性にて、良好な接続孔のレジストマスク形状を得ることが可能となる。また、塗布系の反射防止膜（例えばＢＡＲＣ）を併用する場合でも、第２マスク層３２の寸法や疎密具合により、反射防止膜の埋め込み形状の変動は微少に抑えられ、露光処理時のレジスト形状の悪化や、寸法変動の原因となる焦点深度ばらつきが低減できる。
この接続孔のレジストマスク４３は、第１配線１６もしくは配線溝パターン３３に対してアライメントされるように形成されるが、リソグラフィープロセス上発生し得る合わせずれや各層の寸法ばらつきにより、配線溝パターン３３に対してボーダーレス構造となる領域２２が発生することになる。
次に、図７（３）に示すように、接続孔パターンのレジストマスク４３〔前記図７（２）参照〕と合わせずれにより露出したＳｉＯ2膜の第２マスク層３２をエッチングマスクに用いて、ドライエッチング法により、第１マスク層３１に接続孔パターン３４を形成する。さらに、この接続孔パターン３４を有機犠牲層３０まで延長形成する。ここで、レジストマスク４３は、有機犠牲層３０のエッチング処理で同時に除去することができる。
積層ハードマスクまでの接続孔パターン３４の形成は、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてジフルオルメタン（ＣＨ2Ｆ2）、酸素（Ｏ2）、アルゴン（Ａｒ）を用い、ガス流量比（ＣＨ2Ｆ2：Ｏ2：Ａｒ）は２：１：５とし、バイアスパワーを１００Ｗに設定する。上記エッチング条件でのＳｉＯ2膜に対するエッチング選択比（ＳｉＮ／ＳｉＯ2）は３前後となるため、５０ｎｍのＳｉＮ膜の第１マスク層３１には、余裕を持って接続孔パターン３４を形成することが出来る。
有機犠牲層３０への接続孔パターン３４の形成は、通常の高密度プラズマエッチング装置を用い、エッチングガスにはアンモニア（ＮＨ3）を用いた。ＲＦパワーは１５０Ｗ、基板温度は２０℃に設定した。このエッチング条件でのレジスト膜４３のエッチングレートは有機犠牲層３０のエッチングレートとほぼ同等であるため、有機犠牲層３０のエッチング中にレジストマスク４３は後退していくが、積層ハードマスクの第２マスク層３２もしくは第１マスク層３１があるため、良好な接続孔パターン３４の開口形状を得ることができる。ちなみに、上記有機犠牲層３０のエッチング条件におけるＳｉＮ膜やＳｉＯ2膜、ＳｉＯＣ膜に対するエッチング選択比は１００以上を得ることができる。本工程を経て形成された有機犠牲層３０の接続孔パターン３４は、配線溝パターン３３に対して自己整合的な配置とすることができる。
次に、図７（４）に示すように、配線溝パターン３３が形成された第２マスク層３２〔前記図７（３）参照〕をエッチングマスクに用いて、ドライエッチング法により、第１マスク層３１のＳｉＮ膜に配線溝パターン３３を延長形成する。それとともに、ＳｉＯＣ膜からなる第２絶縁膜１９の途中まで接続孔３５を形成する。さらに、有機犠牲層３０に配線溝パターン３３を延長形成する。このエッチングは、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてジフルオルメタン（ＣＨ2Ｆ2）、酸素（Ｏ2）、アルゴン（Ａｒ）を用い、ガス流量比（ＣＨ2Ｆ2：Ｏ2：Ａｒ）は２：１：５とし、バイアスパワーを１００Ｗに設定する。このエッチング条件におけるＳｉＯ2膜に対する選択比（ＳｉＮ／ＳｉＯ2）は３程度得ることができるため、第２マスク層３２のＳｉＯ2膜は例えば２５ｎｍ程度あれば、第１マスク層３１を５０ｎｍの厚さは余裕を持って形成することができる。
また、上記エッチング条件におけるＳｉＯＣ膜に対するエッチング選択比（ＳｉＮ／ＳｉＯＣ）は約１程度であるため、配線層間のＳｉＯＣ膜からなる第２絶縁膜１９への接続孔３５の形成は８０ｎｍ程度の途中開口となる。そこで、その後の第２絶縁膜１９への配線溝３６の形成において、ＳｉＯＣ膜からなる第１絶縁膜１８を接続孔３５が貫通可能な残膜まで、接続孔３５の深さを到達させる必要がある。このため、ＳｉＮ膜からなる第１マスク層３１を用いたエッチングにより、第２絶縁膜１９を貫通するまで接続孔３５の追加エッチングを行った。本実施例では、追加エッチングとして、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてのオクタフルオロシクロペンテン（Ｃ5Ｆ8）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）、酸素（Ｏ2）を用い、ガス流量比（Ｃ5Ｆ8：ＣＯ：Ａｒ：Ｏ2）は１：１０：５：１とし、バイアスパワーは１６００Ｗ、基板温度は２０℃に設定し、第２絶縁膜１９に接続孔３５の延長形成を行った。
次に、図７（５）に示すように、ＳｉＯＣ膜からなる第１絶縁膜１８に接続孔３５を形成する。このとき、配線溝領域に残存する大部分のＳｉＯＣ膜からなる第２絶縁膜１９は、配線溝パターン３３が形成されたＳｉＮ膜からなる第１マスク層３１と有機犠牲膜２１とをエッチングマスクに用いて、接続孔３５が形成される第１絶縁膜１８と同時に除去され、配線溝３６が形成される。このエッチングは、例えば一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてのオクタフルオロシクロペンテン（Ｃ5Ｆ8）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）、酸素（Ｏ2）を用い、ガス流量比（Ｃ5Ｆ8：ＣＯ：Ａｒ：Ｏ2）は１：１０：５：５とし、バイアスパワーは１６００Ｗ、基板温度は２０℃に設定する。ここでは、幅広開口部となる配線溝３６を第２絶縁膜１９に形成するために、抜け性の良いエッチング条件に設定しているが、第１マスク層３１下に厚い有機犠牲層３０が存在するため、いわゆる肩落ちが非常に少ない形状に制御できた配線溝３６と接続孔３５とを形成することができた。
その後、図７（６）に示すように、配線溝パターン３３底部に残存する第２絶縁膜１９のＳｉＯＣ膜をエッチングして配線溝３６を完成するとともに、接続孔３５底部にある酸化防止層１７のＳｉＣ膜をエッチングすることにより接続孔３５をさらに延長形成する。これによって接続孔３５は第１配線１６に達する。さらに、有機犠牲層３０の除去を行う。このようにして、所定のいわゆるデュアルダマシン加工が完了する。
上記接続孔３５底部にある酸化防止層１７のＳｉＣ膜のエッチングは、一般的なマグネトロン方式のエッチング装置にて、エッチングガスとしてジフルオルメタン（ＣＨ2Ｆ2）、酸素（Ｏ2）、アルゴン（Ａｒ）を用い、ガス流量比（ＣＨ2Ｆ2：Ｏ2：Ａｒ）は２：１：５とし、バイアスパワーを１００Ｗに設定する。上記エッチング条件ではＳｉＯＣ膜に対する選択比は１前後であるため、予定していた配線溝深さまでは、ここのエッチングで到達することになる。ただし、低誘電率膜構造上、接続孔層間に対して選択的に配線溝をエッチングすることは期待できない。したがって、エッチング深さや、接続孔形状のばらつきをある程度許容したプロセス構築が必要である。
また、有機犠牲層３０の除去は、通常の高密度プラズマエッチング装置を用い、エッチングガスには例えばアンモニア（ＮＨ3）を用いた。ＲＦパワーは１５０Ｗ、基板温度は２０℃に設定した。このエッチング条件におけるＳｉＯＣ膜に対するエッチング選択比は１００以上得られる。したがって、第２絶縁膜１９２形成した配線溝３６、接続孔３５の形状がくずれることはない。
次に、しかるべき薬液を用いた後処理と、水素アニール処理により、配線溝３６や接続孔３５の側壁に残留するエッチング付着物や、接続孔３５の底部のＣｕ変質層を清浄にした後、図８（７）に示すように、配線溝３６および接続孔３５の内面に、例えばバリアメタル層５１としてＴａ膜をスパッタリング法により成膜し、さらに図示はしないが、銅のシード層を形成した後に電解めっき法により銅膜５２を堆積する、もしくはスパッタリング法により銅膜５２を堆積する。これにより、配線溝３６と接続孔３５へ銅による導電膜の埋め込みが行える。導電膜としては、銅以外の金属材料を用いることもできる。
さらに堆積した銅膜５２、バリアメタル層５１のうち、第２配線として不要な部分を化学機械研磨（ＣＭＰ）法により除去することにより、図８（８）に示すように、上記配線溝３６に第２配線５３が完成し、その一部は接続孔３５に通じて第１配線１６に接続される。これによって、いわゆるデュアルダマシン構造の多層配線構造が得られる。最終的な上層配線となる第２配線５３の膜厚は例えば１７０ｎｍ程度となるよう調整された。また、下層配線の第１配線１６と同様に、第２配線５３を被覆する酸化防止層５４を、例えばＳｉＣ膜で形成する。
上記説明した第４実施例の製造工程を経て形成された、いわゆるデュアルダマシン構造の多層配線は、有機犠牲層３０を含む積層した第１マスク層３１、第２マスク層３２による配線溝３６の形成を行うことにより、肩落ちの抑制された配線溝３６および接続孔３５の形成が可能となる。このため、隣接する異電位配線とのショート不良の防止や絶縁耐圧の確保ができる。例えば、配線５３、５３間の領域２３が、配線間ショートを起こすことなく、かつ耐圧が確保される十分な間隔に保持される。よって、少なくとも前記各工程を含む多層配線プロセスを経て形成された半導体装置は、高い歩留まりを得ることができる。
なお、上記記載の各種層間絶縁膜は、表記された膜種、膜厚、製法に限定されることはない。Ｃｕ膜の酸化防止層１７、５４は、ＣＶＤ法により形成されるＳｉＮ膜としてもよく、ＳｉＣ膜中に窒素（Ｎ）や水素（Ｈ）等の軽元素が含有した膜を用いることも可能である。
接続孔３５が形成される層間膜となる第１絶縁膜１８のＳｉＯＣ膜、および配線溝３６が形成される層間膜となる第２絶縁膜１９のＳｉＯＣ膜の積層構造は、エッチング性能やＣＭＰ耐性、配線信頼性に問題がないならば、単一ＳｉＯＣ膜を用いても良く、比誘電率も２．６や３．０の値には限定されない。また、ＣＭＰで研磨を行う保護膜のみ、異なるＳｉＯＣ膜を採用することも可能である。同様に、ＳｉＯＣ膜の代わりに、ＣＶＤ法により成膜されたＳｉＯＦ膜やＳｉＯ2膜、スピンコート法により形成されるメチルシルセスキオキサン（ＭＳＱ）膜やハイドロゲンシルセキオサン（ＨＳＱ）膜でもよく、多孔質構造を有する比誘電率≦２．２のＭＳＱ膜や、これらの組み合わせでも可能である。
また、上記有機犠牲層３０、第１マスク層３１、第２マスク層３２は、それぞれ下からポリアリールエーテル膜（１５０ｎｍ）、ＳｉＮ膜（５０ｎｍ）、ＳｉＯ2膜（３５ｎｍ）としたが、上層マスクを用いて下層マスクをエッチングできる組み合わせの膜種、膜厚、製法であり、積層したときの密着性や耐熱性がその後のエッチング工程に耐えられる構造であれば、記載の内容には限定されない。例えば、第１マスク層３１のＳｉＮ膜をＣＶＤ法で成膜したＳｉＣ膜やＳｉＣＮ膜としてもよく、エッチング選択比が許す限り薄膜化することも可能である。同様に最上層の第２マスク層３２をスパッタリング法により形成したアモルファスシリコン膜とすることもできる。さらに、有機犠牲層３０には、ノボラック系樹脂等のレジスト材料を適用して、第１、第２マスク層３１、３２のＣＶＤ膜を２００℃〜３５０℃の低温成膜としたり、第１、第２マスク層３１、３２自体を塗布系の材料とすることも可能である。
上記第４実施例で説明した製造方法では、前記第３実施例と同様なる作用、効果を得ることができる。それとともに、有機犠牲層３０を含む第１、第２マスク層３１、３２のエッチングマスク構造とすることにより、配線溝３６の肩落ち形状をさらに改善して、３２ｎｍ世代以降におけるハーフピッチの６０ｎｍ以下への微細化と、比誘電率の２．２以下への低誘電率化の要求を満たし、配線溝３６と接続孔３５間のショート不良の防止、絶縁耐圧の確保を実現した。
上記各実施例においては、上記有機犠牲層３０、第１マスク層３１および第２マスク層３２は、上層をマスクとして用いて下層をエッチングできる材料で形成されることが好ましい。そこで、上記各実施例において用いる第１マスク層３１、第二マスク層２３に適用できる各種材料例をあげ、さらに、それぞれの材料をエッチングする際に用いるエッチング化学種を挙げる。また、下記第１マスク層３１、第２マスク層３２に用いる材料は、有機膜のエッチング時にはマスクと成り得るものである。
例えば、第２マスク層３２に酸化シリコン（ＳｉＯ2）膜もしくはＳＯＧ（Spin on ｇlass）膜を用いた場合、第１マスク層３１には、窒化シリコン（ＳｉＮ）膜、窒化酸化シリコン（ＳｉＯＮ）膜、炭化シリコン（ＳｉＣ）膜、窒化炭化シリコン（ＳｉＣＮ）膜、シリコン（Ｓｉ）膜、酸化アルミニウム（ＡｌＯ）膜、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、タングステン（Ｗ）膜、窒化タングステン（ＷＮ）膜を用いることができる。
第２マスク層３２に酸化シリコン（ＳｉＯ2）膜もしくはＳＯＧ（Spin on ｇlass）膜を用いた場合の第２マスク層３２をエッチングするエッチング化学種には、オクタフルオロシクロブタン（Ｃ4Ｈ8）と一酸化炭素（ＣＯ）とアルゴン（Ａｒ）との混合ガスを用いる。
第２マスク層３２に酸化シリコン（ＳｉＯ2）膜もしくはＳＯＧ（Spin on ｇlass）膜を用い、第１マスク層３１に、窒化シリコン（ＳｉＮ）膜、窒化酸化シリコン（ＳｉＯＮ）膜、炭化シリコン（ＳｉＣ）膜、もしくは窒化炭化シリコン（ＳｉＣＮ）膜を用いた場合には、第１マスク層３１をエッチングするエッチング化学種には、ジフルオルメタン（ＣＨ2Ｆ2）と酸素（Ｏ2）とアルゴン（Ａｒ）との混合ガスを用いる。
第２マスク層３２に酸化シリコン（ＳｉＯ2）膜もしくはＳＯＧ（Spin on ｇlass）膜を用い、第１マスク層３１にシリコン（Ｓｉ）膜を用いた場合には、第１マスク層３１をエッチングするエッチング化学種には、塩素（Ｃｌ2）と臭化水素（ＨＢｒ）と酸素（Ｏ2）との混合ガスを用いる。
第２マスク層３２に酸化シリコン（ＳｉＯ2）膜もしくはＳＯＧ（Spin on ｇlass）膜を用い、第１マスク層３１に、酸化アルミニウム（ＡｌＯ）膜を用いた場合には、第１マスク層３１をエッチングするエッチング化学種には、テトラフルオロメタン（ＣＦ4）とアルゴン（Ａｒ）との混合ガスを用いる。
第２マスク層３２に酸化シリコン（ＳｉＯ2）膜もしくはＳＯＧ（Spin on ｇlass）膜を用い、第１マスク層３１に、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、チタン（Ｔｉ）膜もしくは窒化チタン（ＴｉＮ）膜を用いた場合には、第１マスク層３１をエッチングするエッチング化学種には、三塩化ホウ素（ＢＣｌ3）と塩素（Ｃｌ2）との混合ガスを用いる。
第２マスク層３２に酸化シリコン（ＳｉＯ2）膜もしくはＳＯＧ（Spin on ｇlass）膜を用い、第１マスク層３１に、タングステン（Ｗ）膜もしくは窒化タングステン（ＷＮ）膜を用いた場合には、第１マスク層３１をエッチングするエッチング化学種には、サルファーヘキサフルオライド（ＳＦ6）とアルゴン（Ａｒ）との混合ガスを用いる。
第２マスク層３２に窒化シリコン（ＳｉＮ）膜、窒化酸化シリコン（ＳｉＯＮ）膜、炭化シリコン（ＳｉＣ）膜もしくは窒化炭化シリコン（ＳｉＣＮ）膜を用いた場合、第１マスク層３１には、酸化シリコン（ＳｉＯ2）膜、ＳＯＧ（Spin on ｇlass）膜、シリコン（Ｓｉ）膜、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、タングステン（Ｗ）膜、窒化タングステン（ＷＮ）膜を用いることができる。
第２マスク層３２に窒化シリコン（ＳｉＮ）膜、窒化酸化シリコン（ＳｉＯＮ）膜、炭化シリコン（ＳｉＣ）膜もしくは窒化炭化シリコン（ＳｉＣＮ）膜を用いた場合の第２マスク層３２をエッチングするエッチング化学種には、ジフルオルメタン（ＣＨ2Ｆ2）と酸素（Ｏ2）とアルゴン（Ａｒ）との混合ガスを用いる。
第２マスク層３２に窒化シリコン（ＳｉＮ）膜、窒化酸化シリコン（ＳｉＯＮ）膜、炭化シリコン（ＳｉＣ）膜もしくは窒化炭化シリコン（ＳｉＣＮ）膜を用い、第１マスク層３１に、酸化シリコン（ＳｉＯ2）膜もしくはＳＯＧ（Spin on ｇlass）膜を用いた場合には、第１マスク層３１をエッチングするエッチング化学種には、オクタフルオロシクロブタン（Ｃ4Ｆ8）と一酸化炭素（ＣＯ）とアルゴン（Ａｒ）との混合ガスを用いる。
第２マスク層３２に窒化シリコン（ＳｉＮ）膜、窒化酸化シリコン（ＳｉＯＮ）膜、炭化シリコン（ＳｉＣ）膜もしくは窒化炭化シリコン（ＳｉＣＮ）膜を用い、第１マスク層３１にシリコン（Ｓｉ）膜を用いた場合には、第１マスク層３１をエッチングするエッチング化学種には、塩素（Ｃｌ2）と臭化水素（ＨＢｒ）と酸素（Ｏ2）との混合ガスを用いる。
第２マスク層３２に窒化シリコン（ＳｉＮ）膜、窒化酸化シリコン（ＳｉＯＮ）膜、炭化シリコン（ＳｉＣ）膜もしくは窒化炭化シリコン（ＳｉＣＮ）膜を用い、第１マスク層３１に、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、チタン（Ｔｉ）膜もしくは窒化チタン（ＴｉＮ）膜を用いた場合には、第１マスク層３１をエッチングするエッチング化学種には、三塩化ホウ素（ＢＣｌ3）と塩素（Ｃｌ2）との混合ガスを用いる。
第２マスク層３２に窒化シリコン（ＳｉＮ）膜、窒化酸化シリコン（ＳｉＯＮ）膜、炭化シリコン（ＳｉＣ）膜もしくは窒化炭化シリコン（ＳｉＣＮ）膜を用い、第１マスク層３１に、タングステン（Ｗ）膜もしくは窒化タングステン（ＷＮ）膜を用いた場合には、第１マスク層３１をエッチングするエッチング化学種には、サルファーヘキサフルオライド（ＳＦ6）とアルゴン（Ａｒ）との混合ガスを用いる。
第２マスク層３２にシリコン（Ｓｉ）膜を用いた場合、第１マスク層３１には、酸化シリコン（ＳｉＯ2）膜、ＳＯＧ（Spin on ｇlass）膜、窒化シリコン（ＳｉＮ）膜、窒化酸化シリコン（ＳｉＯＮ）膜、炭化シリコン（ＳｉＣ）膜、窒化炭化シリコン（ＳｉＣＮ）膜、酸化アルミニウム（ＡｌＯ）膜、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、タングステン（Ｗ）膜、窒化タングステン（ＷＮ）膜を用いることができる。
第２マスク層３２にシリコン（Ｓｉ）膜を用いた場合の第２マスク層３２をエッチングするエッチング化学種には、塩素（Ｃｌ2）と臭化水素（ＨＢｒ）と酸素（Ｏ2）との混合ガスを用いる。
第２マスク層３２にシリコン（Ｓｉ）膜を用い、第１マスク層３１に、酸化シリコン（ＳｉＯ2）膜、ＳＯＧ（Spin on ｇlass）膜を用いた場合には、第１マスク層３１をエッチングするエッチング化学種には、オクタフルオロシクロブタン（Ｃ4Ｆ8）と一酸化炭素（ＣＯ）とアルゴン（Ａｒ）との混合ガスを用いる。
第２マスク層３２にシリコン（Ｓｉ）膜を用い、第１マスク層３１に、窒化シリコン（ＳｉＮ）膜、窒化酸化シリコン（ＳｉＯＮ）膜、炭化シリコン（ＳｉＣ）膜、もしくは窒化炭化シリコン（ＳｉＣＮ）膜を用いた場合には、第１マスク層３１をエッチングするエッチング化学種には、ジフルオルメタン（ＣＨ2Ｆ2）と酸素（Ｏ2）とアルゴン（Ａｒ）との混合ガスを用いる。
第２マスク層３２にシリコン（Ｓｉ）膜を用い、第１マスク層３１に、酸化アルミニウム（ＡｌＯ）膜を用いた場合には、第１マスク層３１をエッチングするエッチング化学種には、テトラフルオロメタン（ＣＦ4）とアルゴン（Ａｒ）との混合ガスを用いる。
第２マスク層３２にシリコン（Ｓｉ）膜を用い、第１マスク層３１に、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、チタン（Ｔｉ）膜もしくは窒化チタン（ＴｉＮ）膜を用いた場合には、第１マスク層３１をエッチングするエッチング化学種には、三塩化ホウ素（ＢＣｌ3）と塩素（Ｃｌ2）との混合ガスを用いる。
第２マスク層３２にシリコン（Ｓｉ）膜を用い、第１マスク層３１に、タングステン（Ｗ）膜もしくは窒化タングステン（ＷＮ）膜を用いた場合には、第１マスク層３１をエッチングするエッチング化学種には、サルファーヘキサフルオライド（ＳＦ6）とアルゴン（Ａｒ）との混合ガスを用いる。
第２マスク層３２に酸化アルミニウム（ＡｌＯ）膜を用いた場合、第１マスク層３１には、酸化シリコン（ＳｉＯ2）膜、ＳＯＧ（Spin on ｇlass）膜、シリコン（Ｓｉ）膜、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、タングステン（Ｗ）膜、窒化タングステン（ＷＮ）膜を用いることができる。
第２マスク層３２に酸化アルミニウム（ＡｌＯ）膜を用いた場合の第２マスク層３２をエッチングするエッチング化学種には、テトラフルオロメタン（ＣＦ4）とアルゴン（Ａｒ）との混合ガを用いる。
第２マスク層３２に酸化アルミニウム（ＡｌＯ）膜を用い、第１マスク層３１に、酸化シリコン（ＳｉＯ2）膜、ＳＯＧ（Spin on ｇlass）膜を用いた場合には、第１マスク層３１をエッチングするエッチング化学種には、オクタフルオロシクロブタン（Ｃ4Ｆ8）と一酸化炭素（ＣＯ）とアルゴン（Ａｒ）との混合ガスを用いる。
第２マスク層３２に酸化アルミニウム（ＡｌＯ）膜を用い、第１マスク層３１に、シリコン（Ｓｉ）膜を用いた場合には、第１マスク層３１をエッチングするエッチング化学種には、塩素（Ｃｌ2）と臭化水素（ＨＢｒ）と酸素（Ｏ2）との混合ガスを用いる。
第２マスク層３２に酸化アルミニウム（ＡｌＯ）膜を用い、第１マスク層３１に、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、チタン（Ｔｉ）膜もしくは窒化チタン（ＴｉＮ）膜を用いた場合には、第１マスク層３１をエッチングするエッチング化学種には、三塩化ホウ素（ＢＣｌ3）と塩素（Ｃｌ2）との混合ガスを用いる。
第２マスク層３２に酸化アルミニウム（ＡｌＯ）膜を用い、第１マスク層３１に、タングステン（Ｗ）膜もしくは窒化タングステン（ＷＮ）膜を用いた場合には、第１マスク層３１をエッチングするエッチング化学種には、サルファーヘキサフルオライド（ＳＦ6）とアルゴン（Ａｒ）との混合ガスを用いる。
第２マスク層３２にタンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、チタン（Ｔｉ）膜もしくは窒化チタン（ＴｉＮ）膜を用いた場合、第１マスク層３１には、酸化シリコン（ＳｉＯ2）膜、ＳＯＧ（Spin on ｇlass）膜、シリコン（Ｓｉ）膜、窒化シリコン（ＳｉＮ）膜、窒化酸化シリコン（ＳｉＯＮ）膜、炭化シリコン（ＳｉＣ）膜、窒化炭化シリコン（ＳｉＣＮ）膜、酸化アルミニウム（ＡｌＯ）膜、タングステン（Ｗ）膜、窒化タングステン（ＷＮ）膜を用いることができる。
第２マスク層３２にタンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、チタン（Ｔｉ）膜もしくは窒化チタン（ＴｉＮ）膜を用いた場合の第２マスク層３２をエッチングするエッチング化学種には、三塩化ホウ素（ＢＣｌ3）と塩素（Ｃｌ2）との混合ガを用いる。
第２マスク層３２にタンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、チタン（Ｔｉ）膜もしくは窒化チタン（ＴｉＮ）膜を用い、第１マスク層３１に、酸化シリコン（ＳｉＯ2）膜、ＳＯＧ（Spin on ｇlass）膜を用いた場合には、第１マスク層３１をエッチングするエッチング化学種には、オクタフルオロシクロブタン（Ｃ4Ｆ8）と一酸化炭素（ＣＯ）とアルゴン（Ａｒ）との混合ガスを用いる。
第２マスク層３２にタンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、チタン（Ｔｉ）膜もしくは窒化チタン（ＴｉＮ）膜を用い、第１マスク層３１に、シリコン（Ｓｉ）膜を用いた場合には、第１マスク層３１をエッチングするエッチング化学種には、塩素（Ｃｌ2）と臭化水素（ＨＢｒ）と酸素（Ｏ2）との混合ガスを用いる。
第２マスク層３２にタンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、チタン（Ｔｉ）膜もしくは窒化チタン（ＴｉＮ）膜を用い、第１マスク層３１に、窒化シリコン（ＳｉＮ）膜、窒化酸化シリコン（ＳｉＯＮ）膜、炭化シリコン（ＳｉＣ）膜、もしくは窒化炭化シリコン（ＳｉＣＮ）膜を用いた場合には、第１マスク層３１をエッチングするエッチング化学種には、ジフルオルメタン（ＣＨ2Ｆ2）と酸素（Ｏ2）とアルゴン（Ａｒ）との混合ガスを用いる。
第２マスク層３２にタンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、チタン（Ｔｉ）膜もしくは窒化チタン（ＴｉＮ）膜を用い、第１マスク層３１に、酸化アルミニウム（ＡｌＯ）膜を用いた場合には、第１マスク層３１をエッチングするエッチング化学種には、テトラフルオロメタン（ＣＦ4）とアルゴン（Ａｒ）との混合ガスを用いる。
第２マスク層３２にタンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、チタン（Ｔｉ）膜もしくは窒化チタン（ＴｉＮ）膜を用い、第１マスク層３１に、タングステン（Ｗ）膜もしくは窒化タングステン（ＷＮ）膜を用いた場合には、第１マスク層３１をエッチングするエッチング化学種には、サルファーヘキサフルオライド（ＳＦ6）とアルゴン（Ａｒ）との混合ガスを用いる。
第２マスク層３２にタングステン（Ｗ）膜もしくは窒化タングステン（ＷＮ）膜を用いた場合、第１マスク層３１には、酸化シリコン（ＳｉＯ2）膜、ＳＯＧ（Spin on ｇlass）膜、シリコン（Ｓｉ）膜、窒化シリコン（ＳｉＮ）膜、窒化酸化シリコン（ＳｉＯＮ）膜、炭化シリコン（ＳｉＣ）膜、窒化炭化シリコン（ＳｉＣＮ）膜、酸化アルミニウム（ＡｌＯ）膜、タングステン（Ｗ）膜、窒化タングステン（ＷＮ）膜を用いることができる。
第２マスク層３２にタングステン（Ｗ）膜もしくは窒化タングステン（ＷＮ）膜を用いた場合の第２マスク層３２をエッチングするエッチング化学種には、サルファーヘキサフルオライド（ＳＦ6）とアルゴン（Ａｒ）との混合ガスを用いる。
第２マスク層３２にタングステン（Ｗ）膜もしくは窒化タングステン（ＷＮ）膜を用い、第１マスク層３１に、酸化シリコン（ＳｉＯ2）膜、ＳＯＧ（Spin on ｇlass）膜を用いた場合には、第１マスク層３１をエッチングするエッチング化学種には、オクタフルオロシクロブタン（Ｃ4Ｆ8）と一酸化炭素（ＣＯ）とアルゴン（Ａｒ）との混合ガスを用いる。
第２マスク層３２にタングステン（Ｗ）膜もしくは窒化タングステン（ＷＮ）膜を用い、第１マスク層３１に、シリコン（Ｓｉ）膜を用いた場合には、第１マスク層３１をエッチングするエッチング化学種には、塩素（Ｃｌ2）と臭化水素（ＨＢｒ）と酸素（Ｏ2）との混合ガスを用いる。
第２マスク層３２にタングステン（Ｗ）膜もしくは窒化タングステン（ＷＮ）膜を用い、第１マスク層３１に、窒化シリコン（ＳｉＮ）膜、窒化酸化シリコン（ＳｉＯＮ）膜、炭化シリコン（ＳｉＣ）膜、もしくは窒化炭化シリコン（ＳｉＣＮ）膜を用いた場合には、第１マスク層３１をエッチングするエッチング化学種には、ジフルオルメタン（ＣＨ2Ｆ2）と酸素（Ｏ2）とアルゴン（Ａｒ）との混合ガスを用いる。
第２マスク層３２にタングステン（Ｗ）膜もしくは窒化タングステン（ＷＮ）膜を用い、第１マスク層３１に、酸化アルミニウム（ＡｌＯ）膜を用いた場合には、第１マスク層３１をエッチングするエッチング化学種には、テトラフルオロメタン（ＣＦ4）とアルゴン（Ａｒ）との混合ガスを用いる。
第２マスク層３２にタングステン（Ｗ）膜もしくは窒化タングステン（ＷＮ）膜を用い、第１マスク層３１に、第１マスク層３１に、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、チタン（Ｔｉ）膜もしくは窒化チタン（ＴｉＮ）膜を用いた場合には、第１マスク層３１をエッチングするエッチング化学種には、三塩化ホウ素（ＢＣｌ3）と塩素（Ｃｌ2）との混合ガスを用いる。
以上を表にまとめると、表１〜表４になる。
Figure 2006024811
Figure 2006024811
Figure 2006024811
Figure 2006024811
Figure 2006024811
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Figure 2006024811
Figure 2006024811
さらに、上記各実施例においては、上記有機犠牲層３０、第１マスク層３１および第２マスク層３２は、光透過性を有する材料で形成することが好ましい。光透過性を有する材料で形成することにより、露光工程において、各膜上からの光学的マスクアライメントを行うことが可能になる。それによって、マスク合わせ精度を高めることができるので、アライメント誤差を最小限として高精度なパターニングが可能となる。
本発明の半導体装置の製造方法は、各種半導体集積回路の多層配線という用途に適用することが好適である。
本発明の半導体装置の製造方法に係る第１実施例を示した概略構成断面図である。 本発明の半導体装置の製造方法に係る第１実施例を示した概略構成断面図である。 本発明の半導体装置の製造方法に係る第２実施例を示した概略構成断面図である。 本発明の半導体装置の製造方法に係る第２実施例を示した概略構成断面図である。 本発明の半導体装置の製造方法に係る第３実施例を示した概略構成断面図である。 本発明の半導体装置の製造方法に係る第３実施例を示した概略構成断面図である。 本発明の半導体装置の製造方法に係る第４実施例を示した概略構成断面図である。 本発明の半導体装置の製造方法に係る第４実施例を示した概略構成断面図である。 従来の半導体装置の製造方法に係る一例を示した概略構成断面図である。 従来の半導体装置の製造方法に係る一例を示した概略構成断面図である。
符号の説明
１８…第１絶縁膜、１９…第２絶縁膜、３０…有機犠牲層、３１…第１マスク層、３２…第２マスク層、３３…配線溝パターン、３４…接続孔パターン、３５…接続孔、３６…配線溝

Claims (22)

  1. 基板上に第１絶縁膜と有機絶縁膜を含む第２絶縁膜とを積層して形成する工程と、
    前記第２絶縁膜上に有機犠牲層、第１マスク層および第２マスク層を順に積層して形成する工程と、
    前記第２マスク層に配線溝を加工するための配線溝パターンを形成する工程と、
    前記第２マスク層、第１マスク層および有機犠牲層に接続孔を形成するための接続孔パターンを形成する工程と、
    前記第２マスク層および前記第１マスク層をエッチングマスクに用いたエッチングにより前記第１マスク層および前記有機犠牲層に配線溝パターンを形成するとともに、前記第２絶縁膜に接続孔を形成する工程と、
    前記第１マスク層および前記有機犠牲層をマスクに用いて、前記第２絶縁膜に配線溝を形成するとともに前記第２絶縁膜および前記第１絶縁膜に接続孔を形成する工程と
    を備えたことを特徴とした半導体装置の製造方法。
  2. 前記第２絶縁膜は、有機絶縁膜と、前記有機絶縁膜上に形成された保護膜とからなる
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記有機犠牲層は前記第２絶縁膜中の前記有機絶縁膜に前記配線溝を形成する際に除去される
    ことを特徴とする請求項２記載の半導体装置の製造方法。
  4. 前記有機犠牲層、前記第１マスク層および前記第２マスク層は光透過性を有する材料で形成される
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  5. 前記有機犠牲層、前記第１マスク層および前記第２マスク層は、上層をマスクとして用いて下層をエッチングできる材料で形成される
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  6. 前記第１絶縁膜は炭素を含む酸化シリコン膜で形成され、
    前記第２絶縁膜は有機膜と炭素を含む酸化シリコン膜とを積層した膜で形成される
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  7. 前記第２マスク層、第１マスク層および有機犠牲層に接続孔を形成するための接続孔パターンを形成する工程は、前記配線溝パターン内に前記接続孔を形成する
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  8. 前記第２絶縁膜は、有機絶縁膜と、前記有機絶縁膜上に形成された保護膜とからなる
    ことを特徴とする請求項７記載の半導体装置の製造方法。
  9. 前記有機犠牲層は前記第２絶縁膜中の前記有機絶縁膜に前記配線溝を形成する際に除去される
    ことを特徴とする請求項７記載の半導体装置の製造方法。
  10. 前記有機犠牲層、前記第１マスク層および前記第２マスク層は光透過性を有する材料で形成される
    ことを特徴とする請求項７記載の半導体装置の製造方法。
  11. 前記有機犠牲層、前記第１マスク層および前記第２マスク層は、上層をマスクとして用いて下層をエッチングできる材料で形成される
    ことを特徴とする請求項７記載の半導体装置の製造方法。
  12. 前記第１絶縁膜は炭素を含む酸化シリコン膜で形成され、
    前記第２絶縁膜は有機膜と炭素を含む酸化シリコン膜とを積層した膜で形成される
    ことを特徴とする請求項７記載の半導体装置の製造方法。
  13. 前記第２絶縁膜は無機絶縁膜からなる
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  14. 前記有機犠牲層は前記第２絶縁膜中に前記配線溝を形成するとともに前記第１絶縁膜中に前記接続孔を形成する際に除去される
    ことを特徴とする請求項１３記載の半導体装置の製造方法。
  15. 前記有機犠牲層、前記第１マスク層および前記第２マスク層は光透過性を有する材料で形成される
    ことを特徴とする請求項１３記載の半導体装置の製造方法。
  16. 前記有機犠牲層、前記第１マスク層および前記第２マスク層は、上層をマスクとして用いて下層をエッチングできる材料で形成される
    ことを特徴とする請求項１３記載の半導体装置の製造方法。
  17. 前記第１絶縁膜は炭素を含む酸化シリコン膜で形成され、
    前記第２絶縁膜は炭素を含む酸化シリコン膜で形成される
    ことを特徴とする請求項１３記載の半導体装置の製造方法。
  18. 前記第２マスク層、第１マスク層および有機犠牲層に接続孔を形成するための接続孔パターンを形成する工程は、前記配線溝パターン内に前記接続孔を形成する
    ことを特徴とする請求項１３記載の半導体装置の製造方法。
  19. 前記有機犠牲層は前記第２絶縁膜中に前記配線溝を形成するとともに前記第１絶縁膜中に前記接続孔を形成する際に除去される
    ことを特徴とする請求項１３記載の半導体装置の製造方法。
  20. 前記有機犠牲層、前記第１マスク層および前記第２マスク層は光透過性を有する材料で形成される
    ことを特徴とする請求項１８記載の半導体装置の製造方法。
  21. 前記有機犠牲層、前記第１マスク層および前記第２マスク層は、上層をマスクとして用いて下層をエッチングできる材料で形成される
    ことを特徴とする請求項１８記載の半導体装置の製造方法。
  22. 前記第１絶縁膜は炭素を含む酸化シリコン膜で形成され、
    前記第２絶縁膜は炭素を含む酸化シリコン膜で形成される
    ことを特徴とする請求項１８記載の半導体装置の製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009152438A (ja) * 2007-12-21 2009-07-09 Fujitsu Microelectronics Ltd 半導体装置の製造方法
JP2012235124A (ja) * 2011-04-29 2012-11-29 Renesas Electronics Corp 半導体装置の製造方法
JP2014078579A (ja) * 2012-10-10 2014-05-01 Renesas Electronics Corp 半導体装置の製造方法
KR20140068118A (ko) * 2011-09-28 2014-06-05 도쿄엘렉트론가부시키가이샤 에칭 방법 및 장치
JP2015133355A (ja) * 2014-01-09 2015-07-23 東京エレクトロン株式会社 半導体装置の製造方法
JP2021520637A (ja) * 2018-04-03 2021-08-19 東京エレクトロン株式会社 完全自己整合方式を使用するサブトラクティブ相互接続形成

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005167081A (ja) * 2003-12-04 2005-06-23 Renesas Technology Corp 半導体装置およびその製造方法
US7867779B2 (en) 2005-02-03 2011-01-11 Air Products And Chemicals, Inc. System and method comprising same for measurement and/or analysis of particles in gas stream
JP4665631B2 (ja) * 2005-07-07 2011-04-06 セイコーエプソン株式会社 電子基板とその製造方法及び電気光学装置の製造方法並びに電子機器の製造方法
US7276450B2 (en) * 2005-11-01 2007-10-02 International Business Machines Corporation Etching processes using C4F8 for silicon dioxide and CF4 for titanium nitride
KR100744089B1 (ko) * 2005-12-28 2007-08-01 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR20080012055A (ko) * 2006-08-02 2008-02-11 주식회사 하이닉스반도체 마스크 패턴 형성 방법
JP4419025B2 (ja) * 2006-09-04 2010-02-24 ソニー株式会社 半導体装置の製造方法
WO2008047715A1 (fr) * 2006-10-12 2008-04-24 Nissan Chemical Industries, Ltd. procédé de fabrication d'un dispositif semi-conducteur à l'aide d'un stratifié à quatre couches
JP4335932B2 (ja) * 2007-02-27 2009-09-30 富士通株式会社 半導体装置製造およびその製造方法
JP5067068B2 (ja) * 2007-08-17 2012-11-07 東京エレクトロン株式会社 半導体装置の製造方法及び記憶媒体
JP5173863B2 (ja) * 2009-01-20 2013-04-03 パナソニック株式会社 半導体装置およびその製造方法
KR101582223B1 (ko) * 2009-02-05 2016-01-04 삼성전자주식회사 미스얼라인 측정용 구조물 및 이를 이용한 패턴의 미스얼라인 측정방법
US20110073998A1 (en) * 2009-09-29 2011-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Adhesion Promotion Layer For A Semiconductor Device
GB201217712D0 (en) * 2012-10-03 2012-11-14 Spts Technologies Ltd methods of plasma etching
US20150104938A1 (en) * 2013-10-16 2015-04-16 United Microelectronics Corporation Method for forming damascene opening and applications thereof
CN104835908A (zh) * 2015-04-17 2015-08-12 上海华虹宏力半导体制造有限公司 用于3d amr的氮化钽刻蚀方法
US9412648B1 (en) * 2016-01-11 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Via patterning using multiple photo multiple etch
CN107039334B (zh) * 2016-02-03 2019-09-27 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN107331612A (zh) * 2016-04-29 2017-11-07 上海磁宇信息科技有限公司 一种制作磁性随机存储器反应离子束刻蚀硬掩膜的方法
JP6919350B2 (ja) * 2017-06-09 2021-08-18 東京エレクトロン株式会社 基板処理方法及び基板処理装置
US11127825B2 (en) 2019-03-22 2021-09-21 International Business Machines Corporation Middle-of-line contacts with varying contact area providing reduced contact resistance
US11980046B2 (en) * 2020-05-27 2024-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming an isolation structure having multiple thicknesses to mitigate damage to a display device
CN113764376A (zh) * 2020-06-02 2021-12-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6451683B1 (en) * 2000-08-28 2002-09-17 Micron Technology, Inc. Damascene structure and method of making
JP2002164428A (ja) * 2000-11-29 2002-06-07 Hitachi Ltd 半導体装置およびその製造方法
US6696222B2 (en) * 2001-07-24 2004-02-24 Silicon Integrated Systems Corp. Dual damascene process using metal hard mask
US20030119305A1 (en) * 2001-12-21 2003-06-26 Huang Robert Y. S. Mask layer and dual damascene interconnect structure in a semiconductor device
US6638871B2 (en) * 2002-01-10 2003-10-28 United Microlectronics Corp. Method for forming openings in low dielectric constant material layer
JP2004055781A (ja) * 2002-07-19 2004-02-19 Sony Corp 半導体装置の製造方法
JP4193438B2 (ja) * 2002-07-30 2008-12-10 ソニー株式会社 半導体装置の製造方法
JP2004079901A (ja) * 2002-08-21 2004-03-11 Nec Electronics Corp 半導体装置及びその製造方法
JP3951124B2 (ja) * 2002-12-06 2007-08-01 Ｊｓｒ株式会社 絶縁膜
US6946391B2 (en) * 2003-09-08 2005-09-20 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming dual damascenes

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009152438A (ja) * 2007-12-21 2009-07-09 Fujitsu Microelectronics Ltd 半導体装置の製造方法
JP2012235124A (ja) * 2011-04-29 2012-11-29 Renesas Electronics Corp 半導体装置の製造方法
KR20140068118A (ko) * 2011-09-28 2014-06-05 도쿄엘렉트론가부시키가이샤 에칭 방법 및 장치
JPWO2013047464A1 (ja) * 2011-09-28 2015-03-26 東京エレクトロン株式会社 エッチング方法及び装置
KR101982366B1 (ko) * 2011-09-28 2019-05-24 도쿄엘렉트론가부시키가이샤 에칭 방법 및 장치
JP2014078579A (ja) * 2012-10-10 2014-05-01 Renesas Electronics Corp 半導体装置の製造方法
JP2015133355A (ja) * 2014-01-09 2015-07-23 東京エレクトロン株式会社 半導体装置の製造方法
JP2021520637A (ja) * 2018-04-03 2021-08-19 東京エレクトロン株式会社 完全自己整合方式を使用するサブトラクティブ相互接続形成
JP7348441B2 (ja) 2018-04-03 2023-09-21 東京エレクトロン株式会社 完全自己整合方式を使用するサブトラクティブ相互接続形成

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