JP2006165214A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】配線を形成する絶縁膜を複数層に形成し、それぞれの絶縁膜に低誘電率、研磨ストッパー、エッチングストッパ等の機能を持たせることで、高性能な多層配線構造を有する半導体装置を高い歩留まりで製造することを可能とする。
【解決手段】第１絶縁膜１１と、第２絶縁膜１２と、第３絶縁膜１３とが積層され、前記積層された絶縁膜に形成された第１配線溝１７内に第１配線２１が形成される半導体装置であって、前記第１絶縁膜１１は前記積層した絶縁膜中で最も誘電率の低い膜からなり、前記第３絶縁膜１３は研磨ストッパーであり、前記第２絶縁膜１２はエッチングストッパである。
【選択図】図１

Description

本発明は、高性能な多層配線構造を形成することが容易な半導体装置およびその製造方法に関するものである。
半導体装置の微細化、高集積化にともない、配線の時定数に起因する電気信号の遅れが深刻な問題となっている。そこで、多層配線構造で用いられる導電層には、アルミニウム（Ａｌ）系合金の配線に代わり、低電気抵抗の銅（Ｃｕ）配線が導入されるようになっている。
銅は、従来の多層配線構造に使われているアルミニウムなどの金属材料とは異なって、ドライエッチングによるパターニングが困難なため、絶縁膜に配線溝を形成し、配線溝に銅を埋め込むことにより配線パターンを形成する、いわゆるダマシン法が一般に銅の多層配線構造に適用されている。特に、いわゆるデュアルダマシン法は、接続孔と配線溝とを形成した上で、銅の埋め込みを接続孔と配線溝とに同時に行う方法であって、工程数の削減に有効であることから注目されている（例えば、特許文献１参照）。
また、高集積半導体装置では、配線容量の増大が半導体装置の動作速度の低下を招くために、低誘電率膜を層間絶縁膜に用いて配線容量の増大を抑制した微細な多層配線が不可欠となっている。
低誘電率層間絶縁膜の材料として、従来から比較的使用実績のある比誘電率３．５程度のフッ素含有酸化シリコン（ＦＳＧ）に加えて、ポリアリールエーテル（ＰＡＥ）に代表される有機シリコン系のポリマーや、ハイドロゲンシルセスキオキサン（ＨＳＱ）、メチルシルセスキオキサン（ＭＳＱ）に代表される無機系材料などの比誘電率２．７前後の低誘電率膜が挙げられる。さらに、近年では、それらを多孔質化させて比誘電率を２．２前後として低誘電率材料の適用も試みられている。
デュアルダマシン法を低誘電率層間絶縁膜に適用する場合、以下の技術的な制約を解決することが必要である。
第１には、低誘電率膜の組成がパターニングに用いられるレジストの組成に近いために、レジスト除去プロセスの際に、低誘電率膜も損傷を受け易いことが挙げられる。具体的には、レジストマスクを用いてエッチングを行った後のレジスト剥離処理や、処理済みのレジストパターンが製品規格を満たさない場合のレジスト再生処理などを行う際、低誘電率膜に対する損傷を抑制できることが不可欠である。
第２には、配線と接続孔との間で合わせ余裕を持たないボーダレス構造への適用が可能なことである。半導体装置の微細化に伴い、０．１８μｍ世代以降の多層配線では、ボーダレス構造に対応できる加工プロセスを採用することが前提となっている。したがって、低誘電率膜を含む層間絶縁膜にデュアルダマシン法による配線溝と接続孔の同時形成を行う場合でも、合わせずれによるヴィア抵抗の変動が少ないプロセスであることが重要である。
第３には、配線溝を深さ制御性良く形成するには、配線溝の底部近くにエッチング阻止膜を介在させることが望ましいものの、比誘電率の比較的高いエッチング阻止膜を層間絶縁膜内に介在させると、層間容量が増加することになる。したがって、配線溝の形成を制御しつつ、しかも容量増加を抑えることができる低誘電率膜層間構造のデュアルダマシンプロセスが要求されている。
上述したような技術的な制約を解決できるデュアルダマシン法が開示されている（例えば特許文献２参照）。しかし、前記に記載の従来のデュアルダマシン法をさらに微細な４５ｎｍ世代以降の多層配線に適用する場合、次に示すような問題点がある。
第１には、第１のマスク形成層をシリコン酸化膜で形成するために、配線のキャップ層として残した、第１のマスク形成層の比誘電率が高くなることである。比誘電率が４程度あるシリコン酸化膜を配線のキャップ層として残存させると、配線間の絶縁膜として形成した有機絶縁膜の比誘電率を下げても、配線間の実効的な比誘電率は下がりにくくなってしまう。
第２には、配線のキャップ層の比誘電率を下げるために、前記に記載の従来のデュアルダマシン法で、第１のマスク形成層をシリコン酸化膜に代わりメチルシルセスキオキサン膜（ＳｉＯＣ）に置き換えても、接続孔底部の炭化シリコン（ＳｉＣ）膜を開口する際に、下層配線のキャップ層であるメチルシルセスキオキサン膜と炭化シリコン膜とのエッチング選択比が取れないので、ボーダレスパターンにおいて接続孔底部の有機膜が露出してしまう。その状態で、上層配線の有機膜をエッチングすると、下層配線の有機膜も同時にエッチングされてしまい、金属配線の接続不良や信頼性不良を起こしてしまう。
第３には、配線溝に銅膜を埋め込んだ後、余分な銅を化学的機械研磨（以下ＣＭＰという、ＣＭＰはChemical Mechanical Polishingの略）で除去する際に、配線密度の違い、ウエハ面内のバラツキ、およびウエハ間のバラツキにより、キャップの残膜がばらついてしまう。銅の配線密度が高くディッシングを起こしやすいパターンで、キャップ残膜が最小になった場合でも、ボーダーレスパターンの接続孔底部の有機膜が露出しないようにするためには、キャップ残膜をあらかじめ厚めに設定する必要があることから、結果的に配線間容量が増加してしまう。
特開平１１−４５８８７号公報 特開平２００４−６３８５９号公報
解決しようとする問題点は、低誘電率膜を研磨やエッチングから保護するいわゆるキャップ膜による比誘電率の上昇を抑制することができない点、配線と接続孔との間で合わせ余裕を持たないボーダレス構造への適用が困難な点等である。
本発明の半導体装置は、第１絶縁膜と、第２絶縁膜と、第３絶縁膜とが積層され、前記積層された絶縁膜に形成された配線溝内に配線が形成される半導体装置であって、前記第１絶縁膜は前記積層した絶縁膜中で最も誘電率の低い膜からなり、前記第３絶縁膜は研磨ストッパーであり、前記第２絶縁膜はエッチングストッパであることを最も主要な特徴とする。
本発明の半導体装置の第１製造方法は、第１絶縁膜と、第２絶縁膜と、第３絶縁膜とを積層し、前記積層した絶縁膜に形成された配線溝内に配線を形成する半導体装置の製造方法であって、前記第１絶縁膜は前記積層した絶縁膜中で最も誘電率の低い膜で形成し、前記第３絶縁膜は前記配線を形成する際の研磨ストッパーとなり、前記第２絶縁膜は前記配線上に接続される接続孔を形成する際のエッチングストッパとなることを最も主要な特徴とする。
本発明の半導体装置の第２製造方法は、有機絶縁膜を含む層間絶縁膜を備えた半導体装置の製造方法において、基板上に、接続孔を貫通させる絶縁膜となるものでＳｉＯＣ系材料からなる第１絶縁膜と、配線が形成される絶縁膜となるもので有機系絶縁材料からなる第２絶縁膜とを順次成膜する工程と、前記第２絶縁膜上に、ＳｉＯＣ系材料からなる第１マスク形成層と、前記第１マスク層とは異なるＳｉＣ系材料からなる第２マスク形成層と、前記第２マスク形成層とは異なるＳｉＯ2系材料からなる第３マスク形成層と、前記第３マスク形成層とは異なるＳｉＮ系材料からなる第４マスク形成層と、前記第４マスク形成層とは異なるＳｉＯ2系材料からなる第５マスク形成層とを順次成膜する工程と、前記第５マスク形成層をパターニングして配線溝パターンを形成することで第５マスクを形成する工程と、前記第５マスク上を含む前記第４マスク形成層上に接続孔パターンを有するレジストマスクを形成する工程と、前記レジストマスクをエッチングマスクとして前記第５マスク形成層から前記第１マスク形成層までと前記第２絶縁膜とをエッチングして接続孔を開口する工程と、前記第５マスクをエッチングマスクとして前記第４マスク形成層をエッチングして配線溝パターンを有する第４マスクを形成するとともに、前記第１絶縁膜を途中までエッチングして接続孔を延長形成する工程と、前記第４マスクをエッチングマスクとして、前記第３マスク形成層から前記第１マスク形成層までをエッチングして配線溝パターンを有する第３マスクと第２マスクと第１マスクとを形成するとともに、前記接続孔の底部に残存する前記第１絶縁膜をエッチングして前記基板に達する接続孔を開口する工程と、前記第３マスクをエッチングマスクとして前記第２絶縁膜をエッチングして前記第２絶縁膜に配線溝を形成する工程と、前記配線溝を形成した後に残存する前記第３マスクを除去する工程とを有することを最も主要な特徴とする。
本発明の半導体装置は、第１絶縁膜は積層した絶縁膜中で最も誘電率の低い膜で形成されているので、第１絶縁膜に形成される配線は、配線間容量が低減できるので、高性能な配線構造が得られるという利点がある。また、第３絶縁膜は配線を形成する際の研磨ストッパーとなっているので、配線を配線溝に金属等を埋め込んで余剰な配線材料を研磨によって除去した場合に、積層した絶縁膜中で最も誘電率の低い第１絶縁膜が削られることがないので、第１絶縁膜による配線間容量の低減効果が損なわれない。また、第２絶縁膜は配線上に接続される接続孔を形成する際のエッチングストッパとなっているので、例えば、ボーダーレス構造の接続孔を形成した場合、もしくは接続孔のパターニングの際に合わせずれが発生した場合等において、接続孔が配線よりはみ出して形成されても、第２絶縁膜によって接続孔を形成するためのエッチングが停止され、配線側部にスリット状の深い溝が形成されることが無い。このため、信頼性の高い配線構造となっている。
本発明の半導体装置の第１製造方法は、第１絶縁膜を積層した絶縁膜中で最も誘電率の低い膜で形成するので、第１絶縁膜に形成される配線は、配線間容量が低減できる。このため、高性能な配線構造が得られるという利点がある。また、第３絶縁膜は配線を形成する際の研磨ストッパーとして用いているため、配線溝に金属等の配線材料を埋め込んで余剰な配線材料を研磨によって除去した場合に、積層した絶縁膜中で最も誘電率の低い第１絶縁膜を除去することなく、余剰な配線材料を除去することができるので、第１絶縁膜による配線間容量の低減効果が損なわれない。また、エッチングストッパとなる第２絶縁膜が研磨によって薄く形成されないので、エッチングストッパとしての機能を維持できる。そして、第２絶縁膜は配線上に接続される接続孔を形成する際のエッチングストッパとなるので、例えば、ボーダーレス構造の接続孔を形成した場合、もしくは接続孔のパターニングの際に合わせずれが発生した場合等において、接続孔が配線よりはみ出して形成されても、第２絶縁膜によって接続孔を形成するためのエッチングが停止され、配線側部にスリット状の深い溝が形成されることが無い。このため、信頼性の高い配線構造が得られる。さらに、研磨選択比の高い膜を挿入しない製造方法と比較して、第１絶縁膜上に形成される第２、第３絶縁膜の総膜厚を薄くすることが可能になる。よって、配線高さを一定にした場合、誘電率の低い有機膜の割合を増やすことができるので、配線間容量を低くすることが可能になる。また、第１絶縁膜上に形成される第２、第３絶縁膜の膜厚のバラツキを小さくできるので、結果的に配線高さのバラツキも小さくなり、配線抵抗や配線間容量のバラツキも小さくすることが可能である。第３絶縁膜が研磨時のストッパー層として作用するので、研磨の削りしろを少なくでき、結果的に加工する絶縁膜の深さが浅くなるので、加工が容易になるという利点もある。高性能な多層配線構造を有する半導体装置を高い歩留まりで製造することができる。
本発明の半導体装置の第２製造方法は、配線間の有機系絶縁材料からなる第２絶縁膜上に、少なくとも２種類以上の材料を用いて、３層以上の絶縁膜からなるエッチングマスクを構成したことにより、第２絶縁膜上に形成される絶縁膜の膜厚ばらつきが最小に抑えることができる。また、第３マスクは、配線溝に配線材料を埋め込んだ際の余剰な配線材料を除去する研磨時にストッパーとしても作用するので、配線材料がディッシングを起こしやすいパターンの近傍でも、第２絶縁膜上に形成される第１、第２マスクは薄くならない。よって、如何なるパターンで接続孔と下層配線との間で合わせずれが発生しても、下層配線が形成される有機系絶縁膜上に形成される絶縁膜が所望の膜厚より薄くなることがないので、下層配線側壁の有機膜への接続孔の突き抜けが発生するのを防止することができる。したがって、研磨選択比の高い膜を挿入しない製造方法と比較すると、第２絶縁膜上に形成される絶縁膜の総膜厚を薄くすることが可能になる。よって、配線高さを一定にした場合、誘電率の低い有機系絶縁膜からなる第２絶縁膜の厚さを増やすことができるので、配線間容量を低くすることが可能になる。また、第２絶縁膜上に形成される絶縁膜の膜厚バラツキは小さくできるので、結果的に配線高さのバラツキも小さくなり、配線抵抗や配線間容量のバラツキも小さくすることが可能となる。さらに、第２絶縁膜上に形成される絶縁膜が研磨時のストッパー層として作用するので、配線を平坦化するのに必要な研磨削りしろを少なくでき、結果的に加工する絶縁膜の深さが浅くなるので、加工が容易になるという利点もある。さらに、第５マスクから第３マスクまでは除去されるため、配線を埋め込む前の配線溝および接続孔を形成した際の配線アスペクトも小さくなるので、配線材料の埋め込みも容易になる。よって、高性能な多層配線構造を有する半導体装置を高い歩留まりで製造することができる。
高性能な多層配線構造を有する半導体装置を高い歩留まりで製造するという目的を、配線を形成する絶縁膜を複数層に形成し、それぞれの絶縁膜に低誘電率、研磨ストッパー、エッチングストッパ等の機能を持たせることで実現した。具体的には、配線層の層間絶縁膜となる第１絶縁膜と、第２絶縁膜と、第３絶縁膜とを積層し、積層した絶縁膜に形成された配線溝内に配線を形成する半導体装置の製造方法で、第１絶縁膜は積層した絶縁膜中で最も誘電率の低い膜で形成し、第３絶縁膜は研磨ストッパーとして用い、第２絶縁膜はエッチングストッパとして用いることで実現した。
本発明の半導体装置に係る一実施例を、図１の概略構成断面図によって説明する。
図１に示すように、基板１０上には、配線層が形成される絶縁膜として、第１絶縁膜１１が形成されている。上記第１絶縁膜１１は、例えば誘電率が低い有機絶縁膜で形成される。上記第１絶縁膜１１に用いる有機絶縁膜としては、例えばポリアリールエーテル（ＰＡＥ）膜を用いることができる。また、有機絶縁膜の多孔質膜を用いることも可能である。さらには、ＰＡＥ膜の他には、ベンゾシクロブテン（ＢＣＢ）膜、ポリイミド膜、アモルファスカーボン膜などを用いることもできる。
上記第１絶縁膜１１上には第２絶縁膜１２が形成されている。この第２絶縁膜１２は、その後に形成する第３絶縁膜１３をエッチングした際にエッチングストッパとなる絶縁膜で形成され、例えば炭化酸化シリコン（ＳｉＯＣ）系の絶縁膜で形成されている。また、上記第２絶縁膜１２を例えば炭化酸化シリコン（ＳｉＯＣ）系の多孔質絶縁膜で形成することで、さらに比誘電率の低いＳｉＯＣ膜とすることもできる。
さらに、上記第２絶縁膜１２上には第３絶縁膜１３が形成されている。この第３絶縁膜１３は、後に形成される配線溝内に埋め込まれた配線材料の余剰部分を研磨する際に研磨ストッパーとして機能するもので、例えば炭化シリコン（ＳｉＣ）系絶縁膜で形成されている。その膜厚は、３ｎｍ以上２０ｎｍ以下とする。この第３絶縁膜１３の膜厚が３ｎｍよりも薄いと研磨ストッパーとしての機能を果たさなくなり、２０ｎｍよりも厚いと、第１絶縁膜１１に低誘電率な有機絶縁膜を用いた効果を打ち消すような誘電率の上昇を来す。このような理由から、上記第３絶縁膜１３は上記膜厚範囲に形成されることが好ましく、さらには、５ｎｍ以上１０ｎｍ以下に形成することがより好ましい。
例えば、上記第１〜第３絶縁膜１１〜１３の各膜厚は、一例として、第１絶縁膜１１より順に、８０ｎｍ、３０ｎｍ、１０ｎｍとする。また、上記第１絶縁膜１１〜第３絶縁膜１３は、光透過性の材料で形成することが好ましく、光透過性の材料で形成することによって、マスク合わせの際に光学的アライメントを容易にすることができる。このようにして、第１絶縁膜１１から第３絶縁膜１３までの積層絶縁膜が形成されている。また、ＳｉＣに一定量の窒素、水素、酸素等の原子を含有させることもできる。
上記第３絶縁膜１３、第２絶縁膜１２、第１絶縁膜１１には第１配線溝１７が形成されている。上記第１配線溝１７の内部には、バリア層１８を介して第１配線２１が形成されている。上記バリア層１８は、一般にバリアメタル言われるもので、例えばタンタル（Ｔａ）膜で形成されている。上記第１配線２１は、例えば銅もしくは銅合金で形成されている。
上記第３絶縁膜１３上には上記第１配線２１を被覆するように、酸化防止および銅の拡散防止としてのバリア膜２２が形成されている。このバリア膜２２は、例えば膜厚３０ｎｍの炭化シリコン（ＳｉＣ）膜で形成されている。さらに、上記バリア膜２２上には、接続孔３３が貫通される第１層間絶縁膜３１が形成されている。上記第１層間絶縁膜３１は、例えば１００ｎｍの厚さの炭素含有酸化シリコン（ＳｉＯＣ）膜で形成することができる。なお、上記第１層間絶縁膜３１は、接続孔が形成される第１絶縁膜であり、前記第１絶縁膜１１と区別するため、上記第１層間絶縁膜３１と記載している。
上記第１層間絶縁膜３１上には、第２配線３７が形成される第２層間絶縁膜３２が形成されている。上記第２層間絶縁膜３２は、比誘電率２．４程度の有機絶縁膜を８０ｎｍの厚さに成膜して形成されている。上記第２層間絶縁膜３２に用いる有機絶縁膜としては、例えばポリアリールエーテル（ＰＡＥ）膜を用いることができる。有機絶縁膜は、前駆体をスピンコート法により堆積した後、３５０℃〜４５０℃の熱キュア処理を行って成膜することができる。もちろん、前駆体を調整して、多孔質膜にすることも可能である。ＰＡＥ膜の他には、ベンゾシクロブテン（ＢＣＢ）膜、ポリイミド膜、アモルファスカーボン膜などを用いることもできる。なお、上記第２層間絶縁膜３２は、配線が形成される第２絶縁膜であり、前記第２絶縁膜１２と区別するため、上記第２層間絶縁膜３２と記載している。
さらに、上記第２層間絶縁膜３２上には、下層より順に、第１マスク形成層４１（第１マスク５１）、第２マスク形成層４２（第２マスク５２）が形成されている。上記第１マスク形成層４１は、例えば膜厚３０ｎｍのＳｉＯＣ膜で形成され、上記第２マスク形成層４２は、例えば膜厚が１０ｎｍのＳｉＣ系膜で形成されている。特に、上記第２マスク形成層４２は、後に形成される配線溝内に埋め込まれた配線材料の余剰部分を研磨する際に研磨ストッパーとして機能するもので、例えば炭化シリコン（ＳｉＣ）系絶縁膜で形成されることから、その膜厚は、３ｎｍ以上２０ｎｍ以下とする。この第２マスク形成層４２の膜厚が３ｎｍよりも薄いと研磨ストッパーとしての機能を果たさなくなり、２０ｎｍよりも厚いと、第２層間絶縁膜３２に低誘電率な有機絶縁膜を用いた効果を打ち消すような誘電率の上昇を来す。このような理由から、上記第２マスク形成層４２は上記膜厚範囲に形成されることが好ましく、さらには、５ｎｍ以上１０ｎｍ以下に形成することがより好ましい。
また、上記第１層間絶縁膜３１、第２層間絶縁膜３２、第１マスク形成層４１、第２マスク形成層４２は、光透過性の材料で形成することが好ましく、光透過性の材料で形成することによって、マスク合わせの際に光学的アライメントを容易にすることができる。
上記第２マスク形成層４２、第１マスク形成層４１および第２層間絶縁膜３２には第２配線溝３４が形成され、この第２配線溝３４底部から上記第１配線２１に接続する接続孔３３が上記第１層間絶縁膜３１に形成されている。
上記第２配線溝３４および接続孔３３の各内部には、バリア層３５を介して配線材料が埋め込まれ、第２配線溝３４の内部にバリア層３５を介して配線材料からなる第２配線３７が形成され、その第２配線３７の底部に接続する接続孔３３内に、バリア層３５を介して配線材料からなるプラグ３８が形成されている。上記のように、いわゆるデュアルダマシン構造の多層配線構造が形成されている。
上記構成の多層配線構造を有する半導体装置は、第１絶縁膜１１は積層した第１絶縁膜１１から第３絶縁膜１３中で最も誘電率の低い膜で形成されているので、第１絶縁膜１１に形成される第１配線２１は、配線間容量が低減できるので、高性能な配線構造が得られるという利点がある。また、第３絶縁膜１３は第１配線２１を形成する際の研磨ストッパーとなっているので、第１配線２１を第１配線溝１７に金属等を埋め込んで余剰な配線材料を研磨によって除去した場合に、積層した絶縁膜中で最も誘電率の低い第１絶縁膜１１が削られることがないので、第１絶縁膜１１による配線間容量の低減効果が損なわれない。また、第２絶縁膜１２は第１配線２１上に接続される接続孔３３を形成する際のエッチングストッパとなっているので、例えば、ボーダーレス構造の接続孔を形成した場合、もしくは接続孔３３のパターニングの際に合わせずれが発生した場合等において、接続孔３３が第１配線２１よりはみ出して形成されても、第２絶縁膜１２によって接続孔３３を形成するためのエッチングが停止され、第１配線２１の側部にスリット状の深い溝が形成されることが無い。このため、信頼性の高い配線構造となっている。
同様に、第２配線３７が形成される第２層間絶縁膜３２は積層した第２層間絶縁膜３２から第２マスク形成層４２中で最も誘電率の低い膜で形成されているので、第２層間絶縁膜３２に形成される第２配線３７は、配線間容量が低減できるので、高性能な配線構造が得られるという利点がある。また、第２マスク形成層４２は第２配線３７を形成する際の研磨ストッパーとなっているので、第２配線３７を第２配線溝３４に金属等を埋め込んで余剰な配線材料を研磨によって除去した場合に、第２層間絶縁膜３２から第２マスク形成層４２の絶縁膜中で誘電率の最も低い第２層間絶縁膜３２が削られることがないので、第２層間絶縁膜３２による配線間容量の低減効果が損なわれない。また、第１マスク形成層４１は第２配線３７上に接続される接続孔（図示せず）を形成する際のエッチングストッパとなるので、例えば、ボーダーレス構造の接続孔を形成した場合、もしくは接続孔のパターニングの際に合わせずれが発生した場合等において、接続孔が第２配線３７よりはみ出して形成されても、第１マスク形成層４１によって接続孔を形成するためのエッチングが停止され、第２配線３７の側部にスリット状の深い溝が形成されることが無い。このため、第２配線３７が形成されている配線構造も、信頼性の高い配線構造となっている。
本発明の半導体装置の製造方法に係る一実施例を、図２〜図６の製造工程断面図によって説明する。図２では主として第１製造方法を示し、図３〜図６では第２製造方法を主に示す。なお、以下の実施例で示した膜種、膜厚、成膜方法、その他寸法等は、本発明の理解を容易にするための例示であって、本発明はこれら例示に限定されるものではない。また、各膜の形成方法、加工方法は、別工程に記載された同種の膜の成膜方法、加工方法に準じて形成、加工することができる。
図２（１）に示すように、基板１０上に、配線層が形成される絶縁膜として、第１絶縁膜１１を形成する。上記第１絶縁膜１１は、例えば誘電率が低い有機絶縁膜で形成される。
続いて、上記第１絶縁膜１１上に第２絶縁膜１２を形成する。この第２絶縁膜１２は、その後に形成する第３絶縁膜１３をエッチングした際にエッチングストッパとなる絶縁膜で形成され、例えば炭化酸化シリコン（ＳｉＯＣ）系の絶縁膜で形成される。
続いて、上記第２絶縁膜１２上に第３絶縁膜１３を形成する。この第３絶縁膜１３は、後に形成される配線溝内に埋め込まれた配線材料の余剰部分を研磨する際に研磨ストッパーとして機能するもので、例えば炭化シリコン（ＳｉＣ）系絶縁膜で形成される。その膜厚は、３ｎｍ以上２０ｎｍ以下とする。この第３絶縁膜１３の膜厚が３ｎｍよりも薄いと研磨ストッパーとしての機能を果たさなくなり、２０ｎｍよりも厚いと、第１絶縁膜１１に低誘電率な有機絶縁膜を用いた効果を打ち消すような誘電率の上昇を来す。このような理由から、上記第３絶縁膜１３は上記膜厚範囲に形成されることが好ましく、さらには、５ｎｍ以上１０ｎｍ以下に形成することがより好ましい。
さらに、上記第３絶縁膜１３上に第４絶縁膜１４を形成する。この第４絶縁膜１４は、例えば酸化シリコン（ＳｉＯ2）膜で形成する。
上記第１〜第４絶縁膜１１〜１４の各膜厚は、一例として、第１絶縁膜１１より順に、８０ｎｍ、３０ｎｍ、１０ｎｍ、１００ｎｍとする。また、上記第１絶縁膜１１〜第４絶縁膜１４は、光透過性の材料で形成することが好ましく、光透過性の材料で形成することによって、マスク合わせの際に光学的アライメントを容易にすることができる。このようにして、第１絶縁膜１１から第４絶縁膜１４までの積層絶縁膜を形成する。
次いで、上記第４絶縁膜１４上にレジスト膜を形成し、通常のリソグラフィー技術によって、レジスト膜に第１配線溝パターン１６を形成して、レジストマスク１５を形成する。
上記第２絶縁膜１２のＳｉＯＣ系の膜を成膜する際には、一例として、平行平板型プラズマＣＶＤ装置を用い、その際のシリコン源として使用するガスにメチルシランを用いる。また、成膜条件として、基板温度を３００℃〜４００℃、プラズマパワーを１００Ｗ〜８００Ｗ、成膜雰囲気の圧力を１００Ｐａ〜１３５０Ｐａ程度に設定する。成膜条件を調整して、多孔質膜にすることで、より比誘電率の低いＳｉＯＣ膜とすることもできる。または、有機シリカ系の前駆体をスピンコート法で塗布した後、３５０℃〜４５０℃のキュア処理を行って成膜することができる。もちろん、前駆体を調整して、多孔質膜にすることも可能である。以上の成膜条件により、比誘電率が２〜３程度のＳｉＯＣ系膜を成膜することができる。
上記第１絶縁膜１１に用いる有機絶縁膜としては、例えばポリアリールエーテル（ＰＡＥ）膜を用いることができる。有機絶縁膜は、前駆体をスピンコート法により堆積した後、３５０℃〜４５０℃の熱キュア処理を行って成膜することができる。もちろん、前駆体を調整して、多孔質膜にすることも可能である。ＰＡＥ膜の他には、ベンゾシクロブテン（ＢＣＢ）膜、ポリイミド膜、アモルファスカーボン膜などを用いることもできる。
上記第３絶縁膜１３として用いるＳｉＣ系膜を成膜する際には、一例として、平行平板型プラズマＣＶＤ装置を用い、その際のシリコン源として使用するガスにメチルシランを用いる。また、成膜条件として基板温度を３００℃〜４００℃、プラズマパワーを１５０Ｗ〜３５０Ｗ、成膜雰囲気の圧力を１００Ｐａ〜１０００Ｐａ程度に設定する。成膜条件を調整して、ＳｉＣに一定量の窒素、水素、酸素等の原子を含有させることもできる。以上の成膜条件により、比誘電率が３．５〜５．０程度のＳｉＣ系膜を成膜することができる。
また、上記第４絶縁膜１４のＳｉＯ2膜は、一例として、シリコン源にモノシラン（ＳｉＨ4）ガスを用い、酸化剤として一酸化二窒素（Ｎ2Ｏ）ガスを用いたプラズマＣＶＤ法により成膜することができる。
次いで、上記レジストマスク１５を用いて、第４絶縁膜１４から第１絶縁膜１１までの積層膜をエッチングする。上記第４絶縁膜１４のＳｉＯ2膜、第３絶縁膜１３のＳｉＣ系膜、第２絶縁膜１２のＳｉＯＣ系膜をエッチングする際には、一般的なマグネトロン方式のエッチング装置を用い、例えばエッチングガスとして、トリフルオロメタン（ＣＨＦ3）、テトラフルオロメタン（ＣＦ4）、アルゴン（Ａｒ）の混合ガスを用い、ガス流量比をＣＨＦ3：ＣＦ4：Ａｒ＝１:３:８とし、バイアスパワーを１３００Ｗ、基板温度を２０℃に設定する。このエッチング条件下では、第1絶縁膜１１の有機絶縁膜に対して３程度のエッチング選択比を得ることができるので、たとえ上記基板１０の表面が酸化シリコン（ＳｉＯ2）膜であっても、第1絶縁膜１１を貫通することはないので基板１１のＳｉＯ2膜がエッチングされるようなことは無い。
続いて、第１絶縁膜１１をエッチングするには、一般的なマグネトロン方式のエッチング装置を用い、例えばエッチングガスとしてアンモニア（ＮＨ3）を用い、ガス流量１００ｃｍ3／ｍｉｎ、バイアスパワーを４００Ｗ、基板温度を２０℃に設定する。このエッチング条件下では、たとえ上記基板１０の表面が酸化シリコン（ＳｉＯ2）膜であってもＳｉＯ2膜に対して１００以上の高いエッチング選択比を得ることができるので、下地のＳｉＯ2膜がエッチングされることはほとんど無い。
上記の第４絶縁膜１４から第１絶縁膜１１までをエッチングした後、例えば酸素（Ｏ2）プラズマをベースとしたアッシング処理と有機アミン系の薬液処理を施すことにより、レジストマスク１５およびエッチング処理の際に生じた残留付着物を完全に除去する。この結果、図２（２）に示すように、第４絶縁膜１４、第３絶縁膜１３、第２絶縁膜１２、第１絶縁膜１１に第１配線溝１７が形成される。
次いで、図２（３）に示すように、上記第１配線溝１７の内面を被覆するように、上記第４絶縁膜１４上に、バリア層１８を形成する。このバリア層１８は、一般にバリアメタル言われるもので、例えばタンタル（Ｔａ）膜で形成される。さらにバリア層１８表面に銅シード層（図示せず）を形成する。上記バリア層１８、銅シード層（図示せず）は、例えばスパッタリング法により成膜する。その後、上記第１配線溝１７を埋め込むように配線材料膜１９を形成する。この配線材料膜１９は、例えば銅もしくは銅合金で形成され、その成膜方法は、例えば電解めっき法もしくはスパッタリング法による。
次いで、化学機械研磨（ＣＭＰ）法により、第４絶縁膜１４上に堆積したバリア層１８、配線材料膜１９を除去するとともに第４絶縁膜１４も除去する。この結果、図２（４）に示すように、第１絶縁膜１１から第３絶縁膜１３に形成された第１配線溝１７の内部にバリア層１８を介して配線材料膜１９からなる第１層目の第１配線２１が形成される。上記ＣＭＰ処理時には、第４絶縁膜１４〔前記図２（３）参照〕のＳｉＯ2膜と第３絶縁膜１３のＳｉＣ系膜との研磨選択比（ＳｉＯ2／ＳｉＣ）が１０〜１００程度になるようにスラリーと研磨圧力を調整するので、大部分のＳｉＯ2膜が除去されるようになり、ある程度のオーバー研磨をしても、ＳｉＣ系膜が突き抜けることなく、ＳｉＣ系膜からなる第３絶縁膜１３とＳｉＯＣ系膜からなる第２絶縁膜１２との積層膜が、配線密度やウエハ面内によらず、均一性よく残る。本来は、第４絶縁膜１４〔前記図２（３）参照〕のＳｉＯ2膜を完全に除去することが望ましいが、配線材料膜１９のオーバープレーティングが高いパターンなどでは、ＳｉＯ2膜を除去しきれない場合がある。部分的に、ＳｉＯ2膜が残ったとしても、配線抵抗と配線間容量の変動が許容範囲内であれば、特に問題は起こらない。なお、この図面では、第４絶縁膜１４〔前記図２（３）参照〕を完全に除去した状態を示した。
上記配線材料膜（銅膜）１９の化学機械研磨（ＣＭＰ）条件の一例としては、研磨パッドに発泡ポリウレタンの硬軟積層パッドを用い、研磨液に酸化剤と界面活性剤とを含んだアルカリ性のシリカベース研磨液を用い、研磨液量を１００ｍｌ／ｍｉｎ〜５００ｍｌ／ｍｉｎ、例えば２００ｍｌ／ｍｉｎに設定し、研磨パッドの回転数を１００ｒｐｍ、ウエハの回転数を１１０ｒｐｍ、研磨圧力を３００ｇ／ｃｍ2に設定し、研磨時間を銅が全面から除去された時点から１０％のオーバー研磨とした。また、上記バリア層（タンタル膜）１８の化学機械研磨（ＣＭＰ）条件の一例としては、研磨パッドに発泡ポリウレタンの硬軟積層パッドを用い、研磨液に酸化剤と界面活性剤とを含んだアルカリ性のシリカベース研磨液を用い、研磨液量を１００ｍｌ／ｍｉｎ〜５００ｍｌ／ｍｉｎ、例えば２００ｍｌ／ｍｉｎに設定し、研磨パッドの回転数を１００ｒｐｍ、ウエハの回転数を１１０ｒｐｍ、研磨圧力を３００ｇ／ｃｍ2に設定し、研磨時間を６０秒とした。
次に、図３（５）に示すように、第１配線２１を被覆するように、第３絶縁膜１３上に酸化防止および銅の拡散防止としてのバリア膜２２を形成する。このバリア膜２２は、例えば膜厚３０ｎｍの炭化シリコン（ＳｉＣ）膜で形成する。続いて、接続孔が貫通される第１層間絶縁膜３１を形成する。この第１層間絶縁膜３１は、例えば１００ｎｍの厚さの炭素含有酸化シリコン（ＳｉＯＣ）膜で形成することができる。なお、上記第１層間絶縁膜３１は、接続孔が形成される第１絶縁膜であり、前記第１絶縁膜１１と区別するため、上記第１層間絶縁膜３１と記載している。
上記ＳｉＣ膜を成膜するには、一例として、平行平板型プラズマＣＶＤ装置を用い、その際のシリコン源としてメチルシランガスを用いる。また、成膜条件としては、基板温度を３００℃〜４００℃、プラズマパワーを１５０Ｗ〜３５０Ｗ、成膜雰囲気の圧力を１００Ｐａ〜１０００Ｐａ程度に設定する。成膜条件を調整して、ＳｉＣに一定量の窒素、水素、酸素原子などを含有させることもできる。以上の成膜条件により、比誘電率が３．５〜５．０程度のＳｉＣ膜を成膜することができる。
次に、第１層間絶縁膜３１上に第２層間絶縁膜３２を形成する。この第２層間絶縁膜３２は、比誘電率２．４程度の有機絶縁膜を８０ｎｍの厚さに成膜して形成する。なお、上記第２層間絶縁膜３２は、配線が形成される第２絶縁膜であり、前記第２絶縁膜１２と区別するため、上記第２層間絶縁膜３２と記載している。
上記第２層間絶縁膜３２に用いる有機絶縁膜としては、例えばポリアリールエーテル（ＰＡＥ）膜を用いることができる。有機絶縁膜は、前駆体をスピンコート法により堆積した後、３５０℃〜４５０℃の熱キュア処理を行って成膜することができる。もちろん、前駆体を調整して、多孔質膜にすることも可能である。ＰＡＥ膜の他には、ベンゾシクロブテン（ＢＣＢ）膜、ポリイミド膜、アモルファスカーボン膜などを用いることもできる。
続いて、上記第２層間絶縁膜３２上に、順次、第１マスク形成層４１、第２マスク形成層４２、第３マスク形成層４３、第４マスク形成層４４、第５マスク形成層４５を形成する。上記第１マスク形成層４１は、例えば膜厚３０ｎｍのＳｉＯＣ膜で形成し、上記第２マスク形成層４２は、例えば膜厚が１０ｎｍのＳｉＣ系膜で形成し、上記第３マスク形成層４３は、例えば膜厚が１００ｎｍのＳｉＯ2膜で形成し、上記第４マスク形成層４４は、例えば膜厚が５０ｎｍのＳｉＮ膜で形成し、上記第５マスク形成層４５は、例えば膜厚が５０ｎｍのＳｉＯ2膜で形成する。特に、上記第２マスク形成層４２は、後に形成される配線溝内に埋め込まれた配線材料の余剰部分を研磨する際に研磨ストッパーとして機能するもので、例えば炭化シリコン（ＳｉＣ）系絶縁膜で形成されることから、その膜厚は、３ｎｍ以上２０ｎｍ以下とする。この第２マスク形成層４２の膜厚が３ｎｍよりも薄いと研磨ストッパーとしての機能を果たさなくなり、２０ｎｍよりも厚いと、第２層間絶縁膜３２に低誘電率な有機絶縁膜を用いた効果を打ち消すような誘電率の上昇を来す。このような理由から、上記第２マスク形成層４２は上記膜厚範囲に形成されることが好ましく、さらには、５ｎｍ以上１０ｎｍ以下に形成することがより好ましい。
また、上記第１層間絶縁膜３１、第２層間絶縁膜３２、第１マスク形成層４１〜第５マスク形成層４５は、光透過性の材料で形成することが好ましく、光透過性の材料で形成することによって、マスク合わせの際に光学的アライメントを容易にすることができる。
上記第４マスク形成層４４のＳｉＮ膜は、例えば、プラズマＣＶＤ装置により、例えばシリコン源としてモノシラン（ＳｉＨ4）を用い、窒化剤としてアンモニア（ＮＨ3）ガスを用い、酸化剤として一酸化二窒素（Ｎ2Ｏ）ガスを用い、不活性ガスをキャリアガスにして成膜することができる。
次に、図３（６）に示すように、上記第５マスク形成層４５上に、レジスト膜を形成し、通常のリソグラフィー技術によって、上記レジスト膜に第２配線溝パターン６２を形成してレジストマスク６１を形成する。
次に、図３（７）に示すように、上記レジストマスク６１〔前記図３（６）参照〕をエッチングマスクに用いて、ドライエッチング法により、第５マスク形成層４５をエッチングして、上記第２配線溝パターン６２〔前記図３（６）参照〕が転写して形成された第２配線溝パターニング５６を有する第５マスク５５を形成する。上記レジストマスク６１を用いて第５マスク形成層４５のＳｉＯ2膜をエッチングする際には、一般的なマグネトロン方式のエッチング装置を用い、例えばエッチングガスとしてオクタフルオロシクロブタン（Ｃ4Ｆ8）、一酸化炭素（ＣＯ）およびアルゴン（Ａｒ）を用い、ガス流量比をＣ4Ｆ8：ＣＯ：Ａｒ＝１:２０:４０に設定し、バイアスパワーを１５００Ｗ、基板温度を４０℃に設定する。このエッチング条件下では、ＳｉＮ膜からなる第４マスク形成層４４に対して４程度のエッチング選択比（ＳｉＯ2／ＳｉＮ）を得ることができるので、下地の第４マスク形成層４４がエッチングされるようなことはほとんど無い。上記第５マスク形成層４５をエッチングした後、例えば酸素（Ｏ2）プラズマをベースとしたアッシング処理と有機アミン系の薬液処理を施すことにより、レジストマスク６１およびエッチング処理の際に生じた残留付着物を完全に除去する。
次に、上記第４マスク形成層４４および第５マスク５５上に、レジスト膜を形成し、通常のリソグラフィー技術によって、上記レジスト膜に接続孔パターン６４を形成してレジストマスク６３を形成する。その際、接続孔パターン６４の少なくとも一部が、第５マスク５５の第２配線溝パターン５６に重なるようにして、上記レジストマスク６３は形成される。
上記レジストマスク６３の形成に際し、第２配線溝パターン５６を構成する第５マスク５５により生じた段差は、概ね第５マスク５５の膜厚である５０ｎｍ程度に抑えられるので、平坦部にレジストマスクを形成する場合とほぼ同等のリソグラフィー特性にて、良好な接続孔のレジストパターン形状を得ることができる。また、塗布系の反射防止膜（ＢＡＲＣ）を併用する場合でも、第２配線溝パターン５６の寸法や配線の粗密具合により、反射防止膜の埋め込み形状の変動が微少に抑えられ、露光処理時のレジスト形状悪化や、寸法変動の原因となる焦点深度ばらつきを低減することができる。
続いて、図４（８）に示すように、接続孔パターン６４を有するレジストマスク６３〔前記図４（７）参照〕をエッチングマスクに用いて、ドライエッチング法により、接続孔形成領域に存在する第５マスク５５、第４マスク形成層４４、第３マスク形成層４３、第２マスク形成層４２、第１マスク形成層４１および第２層間絶縁膜３２をエッチングして、上記接続孔パターン６４を延長形成する。その際、レジストマスク６３は第２層間絶縁膜３２をエッチングする際に除去される。そのため、第２層間絶縁膜３２に接続孔パターン６４を形成する際には、残存する第４マスク形成層４４を第４マスク５４としてエッチングマスクに用いる。このエッチングでは、接続孔パターン６３の底部に第１層間絶縁膜３２が露出される。上記エッチングでは、残存する第５マスク５５には第２配線溝パターン５６を形成し、また、エッチングされた第４マスク５４は接続孔パターン６４を有する。
上記第５マスク（第５マスク形成層４５）から第１マスク形成層４１までエッチングして接続孔パターン６４を開口する際には、一般的なマグネトロン方式のエッチング装置を用い、例えばエッチングガスとしてトリフルオロメタン（ＣＨＦ3）、酸素（Ｏ2）およびアルゴン（Ａｒ）を用い、ガス流量比をＣＨＦ3：Ｏ2：Ａｒ＝５:１:５０に設定し、バイアスパワーを１０００Ｗ、基板温度を４０℃に設定する。
本実施例では、上記エッチング条件下でエッチング選択比（ＳｉＯ2／ＳｉＮ／ＳｉＯ2／ＳｉＣ／ＳｉＯＣ）が１前後となり、１ステップで５層からなる第５マスク形成層４５から第１マスク形成層４１までをエッチングして接続孔パターン６４を延長形成している。しかし、これに限らず、レジスト選択比やエッチング変換差等が問題になる場合は、２ステップ以上のエッチングにより順次第５マスク形成層４５、第４マスク形成層４４、第３マスク形成層４３、第２マスク形成層４２および第１マスク形成層４１をエッチングして、下地マスク形成層または下地絶縁膜に対し選択的に対象マスク形成層を順次エッチングしていくようにすることも可能である。
また、第２層間絶縁膜３２の接続孔パターン６４の開口は、通常の高密度プラズマエッチング装置を用い、エッチングガスとして例えばアンモニア（ＮＨ3）を用い、ＲＦパワーを１５０Ｗ、基板温度を２０℃に設定する。このエッチング条件下で、レジストマスク６３のエッチングレートは、有機絶縁膜からなる第２層間絶縁膜３２のエッチングレートとほぼ同等であることから、第２層間絶縁膜３２に接続孔パターン６４を開口中にレジストマスク６３はエッチングされて行くが、ＳｉＮ膜からなる第４マスク４４がエッチングマスクとして機能するため、良好な接続孔パターンの開口形状を得ることができる。ちなみに、有機絶縁膜からなる第２層間絶縁膜３２のエッチング条件下で、ＳｉＯ2膜、ＳｉＮ膜、ＳｉＣ膜、ＳｉＯＣ膜に対するエッチング選択比は１００以上になる。
次に、図４（９）に示すように、第２配線溝パターン５６を有する第５マスク５５をエッチングマスクに用いて、ドライエッチング法により、第４マスク５４をエッチングして第２配線溝パターン５６を有する新たな第４マスク５４を形成する。ＳｉＮ膜からなる第４マスク５４のエッチングでは、例えば一般的なマグネトロン方式のエッチング装置を使用して、例えばエッチングガスとしてジフロロメタン（ＣＨ2Ｆ2）、テトラフルオロメタン（ＣＦ4）、酸素（Ｏ2）およびアルゴン（Ａｒ）を用い、ガス流量比をＣＨ2Ｆ2：ＣＦ4：Ｏ2：Ａｒ＝２:１:２:２０に設定し、バイアスパワーを５００Ｗ、基板温度を４０℃に設定する。
上記エッチング条件下で、ＳｉＯ2膜からなる第５マスク５５に対するエッチング選択比（ＳｉＯ2／ＳｉＮ）が３程度になるので、第５マスク５５の膜厚が５０ｎｍ程度であれば、第４マスク５４である膜厚５０ｎｍのＳｉＮ膜をエッチングする際、第５マスク５５の膜厚減少に対して十分な余裕をもって配線溝パターン５６を第４マスク５４に開口することができる。また、ＳｉＯ2膜からなる第５マスク５５を用いた、ＳｉＮからなる第４マスク５４のエッチング工程では、接続孔パターン６４の底部に露出するＳｉＯＣ膜からなる第１層間絶縁膜３１が途中までエッチングされ、接続孔パターン６４を延長形成するように、接続孔３３の上部が形成される。このエッチング条件下のＳｉＯＣ膜に対するエッチング選択比（ＳｉＮ／ＳｉＯＣ）は１弱にすることができるので、５０ｎｍ厚のＳｉＮ膜からなる第４マスク５４をエッチングする場合、必要なオーバーエッチング量を含めて接続孔３３は第１層間絶縁膜３１内に、例えば２５ｎｍ〜９５ｎｍの深さまで掘り下げられることになる。
次に、図４（１０）に示すように、ＳｉＮからなる第４マスク５４をエッチングマスクにして、第１層間絶縁膜３１の下部層をエッチングして、下地のＳｉＣ膜からなるバリア膜２２を露出させる接続孔３３を延長形成する。この際、第２配線溝パターン５６が形成された第４マスク５４を用いて、配線溝領域に残存する第３マスク形成層４３と第２マスク形成層４２と第１マスク形成層４１を同時に除去して第２配線溝パターン５６を延長形成する。このエッチングは、例えば一般的なマグネトロン方式のエッチング装置を使用し、例えばエッチングガスとしてオクタフルオロシクロブタン（Ｃ4Ｆ8）、一酸化炭素（ＣＯ）、窒素（Ｎ2）およびアルゴン（Ａｒ）を用い、ガス流量比をＣ4Ｆ8：ＣＯ：Ｎ2：Ａｒ＝３：１０：２００：５００に設定し、バイアスパワーを１０００Ｗ、基板温度を２０℃に設定する。
上記エッチング条件下で、ＳｉＮ膜に対する５以上のエッチング選択比（ＳｉＯ2、ＳｉＣ、ＳｉＯＣ／ＳｉＮ）を得ることができるので、接続孔３３底部に残る膜厚５ｎｍ〜７５ｎｍのＳｉＯＣ膜からなる第１層間絶縁膜３１をエッチングする際、ＳｉＮからなる第４マスク５４の膜厚が５０ｎｍあれば、第４マスク５４の膜厚減少に対して十分に余裕を持って配線溝上方の広がりや肩落ちを抑制した良好な開口形状の配線溝パターン４６を、第１マスク形成層４１〜第３マスク形成層４３に延長形成できる。このようにして、第３マスク形成層４３からなる第３マスク５３が形成され、第２マスク形成層４２からなる第２マスク５２が形成され、第１マスク形成層４１からなる第１マスク５１が形成される。
次に、図５（１１）に示すように、接続孔３３底部にあるＳｉＣ膜からなるバリア膜２２をエッチングすることにより、下層の第１配線２１に接続孔３３が到達する。この際、接続孔３３と第１配線２１とが合せずれを起こすと、第１配線２１の横にスリット２３が発生する。ＳｉＣ膜からなるバリア膜２２に対するＳｉＯＣ膜からなる第１層間絶縁膜３１のエッチング選択比は１程度しか取れないが、エッチング量がばらつくことを考慮して、接続孔３３底部のバリア膜２２に十分オーバーエッチングを掛けても、有機絶縁膜からなる第１絶縁膜１１が露出しないようにＳｉＯＣ膜からなる第２絶縁膜１２の膜厚が設定されているので、次工程の有機絶縁膜からなる第２層間絶縁膜３２のエッチング時にスリット２３が拡大することはない。
上記接続孔３３の底部にあるバリア膜２２のエッチングでは、例えば一般的なマグネトロン方式のエッチング装置にて、例えばエッチングガスとしてジフルオルメタン（ＣＨ2Ｆ2）、酸素（Ｏ2）およびアルゴン（Ａｒ）を用い、ガス流量比をＣＨ2Ｆ2：Ｏ2：Ａｒ＝２：１：５に設定し、バイアスパワーを１００Ｗに設定する。なお、ＳｉＯ2膜からなる第３マスク５３上に残存するＳｉＮ膜からなる第４マスク５４〔前記図５（１１）参照〕は、接続孔３３底部のバリア膜２２をエッチングする過程で除去される。
次に、図５（１２）に示すように、配線溝パターン５６が形成された第３マスク５３をエッチングマスクに用いて、第２層間絶縁膜３２をエッチングし、第２配線溝３４を開口する。これによって、接続孔３３を第１配線２１に連通した所定のデュアルダマシン加工が完了する。
上記第２配線溝３４を開口する第２層間絶縁膜３２のエッチングは、通常の高密度プラズマエッチング装置を使用して、エッチングガスには例えばアンモニア（ＮＨ3）を用い、ＲＦパワーを１５０Ｗ、基板温度を１０℃に設定する。このエッチング条件下で、ＳｉＯＣ膜からなる第１層間絶縁膜３１に対するエッチング選択比は、１００以上になるので、深さばらつき無く、制御性良く配線溝３４の加工を行うことができる。
引き続き、薬液を用いた後処理、およびＲＦスパッタリング処理により、第２配線溝３４や接続孔３３の側壁に残留するエッチング付着物を除去し、接続孔３３底部の銅変質層を正常の銅層に転化した後、図５（１３）に示すように、第２配線溝３４および接続孔３３の各内面を被覆するように、上記第３マスク５３上に、バリア層３５を形成する。このバリア層３５は、一般にバリアメタル言われるもので、例えばタンタル（Ｔａ）膜で形成される。さらにバリア層３５表面に銅シード層（図示せず）を形成する。上記バリア層３５、銅シード層（図示せず）は、例えばスパッタリング法により成膜する。その後、上記第２配線溝３５および接続孔３３を埋め込むように配線材料膜３６を形成する。この配線材料膜３６は、例えば銅もしくは銅合金で形成され、その成膜方法は、例えば電解めっき法もしくはスパッタリング法による。
次いで、化学機械研磨（ＣＭＰ）法により、第３マスク５３上に堆積したバリア層３５、配線材料膜３６を除去するとともに第３マスク５３も除去する。この結果、図６（１４）に示すように、第２層間絶縁膜３２に形成された第２配線溝３４の内部にバリア層３５を介して配線材料膜３６からなる第２層目の第２配線３７が形成され、その第２配線３７の底部に接続する接続孔３３内に、バリア層３５を介して配線材料膜３６からなるプラグ３８が形成される。このようにして、第１配線２１上にプラグ３８によって接続された第２配線３７が形成された。
上記配線材料膜（銅膜）３６の化学機械研磨（ＣＭＰ）条件の一例としては、研磨パッドに発泡ポリウレタンの硬軟積層パッドを用い、研磨液に酸化剤と界面活性剤とを含んだアルカリ性のシリカベース研磨液を用い、研磨液量を１００ｍｌ／ｍｉｎ〜５００ｍｌ／ｍｉｎ、例えば２００ｍｌ／ｍｉｎに設定し、研磨パッドの回転数を１００ｒｐｍ、ウエハの回転数を１１０ｒｐｍ、研磨圧力を３００ｇ／ｃｍ2に設定し、研磨時間を銅が全面から除去された時点から１０％のオーバー研磨とした。また、上記バリア層（タンタル膜）３５の化学機械研磨（ＣＭＰ）条件の一例としては、研磨パッドに発泡ポリウレタンの硬軟積層パッドを用い、研磨液に酸化剤と界面活性剤とを含んだアルカリ性のシリカベース研磨液を用い、研磨液量を１００ｍｌ／ｍｉｎ〜５００ｍｌ／ｍｉｎ、例えば２００ｍｌ／ｍｉｎに設定し、研磨パッドの回転数を１００ｒｐｍ、ウエハの回転数を１１０ｒｐｍ、研磨圧力を３００ｇ／ｃｍ2に設定し、研磨時間を６０秒とした。
上記ＣＭＰ処理の際に、ＳｉＯ2膜からなる第３マスク５３とＳｉＣ膜からなる第２マスク５２との選択比（ＳｉＯ2／ＳｉＣ）は、１０〜１０００程度になるように条件を調整してあるので、配線密度やウェハ面内に関わらず、第１マスク５１および第２マスク５２の残膜バラツキは小さく抑えられる。
本実施例では、最終的な第２配線３７の膜厚は例えば１２０ｎｍ程度となるよう調整される。また、図６（１５）に示すように、第１配線２１と同様、第２配線３７上に、銅の酸化防止層として、例えばＳｉＣ膜からなるバリア膜３９を成膜する。
上記半導体装置の製造方法では、第２層間絶縁膜３２のキャップ膜は、ＳｉＯＣ膜からなる第１マスク５１およびＳｉＣ膜からなる第２マスク５２の積層構造となり、ＳｉＯ2膜の単膜からなるキャップよりも配線間容量を低減することができる。そして、ＳｉＣ膜からなる第２マスク５２がＣＭＰ時のストッパー層としても作用し、キャップ膜の膜厚ばらつきを抑えることが可能となり、局所的にキャップ膜が薄くなることを防止できる。よって、接続孔３３と第１配線２１とが合わせずれを起こした場合でも、第１配線２１のキャップ膜となる第３絶縁膜１３を突き抜けることなく、第１配線２１が形成されている有機絶縁膜からなる第１絶縁膜１１の損傷を防止することができる。
また、接続孔パターン６４を有するレジストマスク６３を形成する際、下地層の段差が残存する第５マスク５５の膜厚の５０ｎｍ程度に抑えられるので、高精度の接続孔パターン６４を有するレジストマスク６３を形成することができる。高精度の接続孔パターン６４を有するレジストマスク６３を使うことにより、微細寸法の接続孔３３の開口を配線溝３４の形状悪化無く安定して形成することができる。これにより、良好な第１配線２１と第２配線３７との間のコンタント特性を得ることができる。また、本実施例を適用することにより、低誘電率層間絶縁膜内に良好な配線形状のデュアルダマシン構造を有する半導体装置を高い歩留まりで製造することができる。
本発明の半導体装置および半導体装置の製造方法は、各種半導体装置の多層配線構造という用途に適用することが好適である。
本発明の半導体装置に係る一実施例を示した概略構成断面図である。 本発明の半導体装置の製造方法に係る一実施例を示した説明図である。 本発明の半導体装置の製造方法に係る一実施例を示した説明図である。 本発明の半導体装置の製造方法に係る一実施例を示した説明図である。 本発明の半導体装置の製造方法に係る一実施例を示した説明図である。 本発明の半導体装置の製造方法に係る一実施例を示した説明図である。
符号の説明
１１…第１絶縁膜、１２…第２絶縁膜、３…第３絶縁膜、１７…第１配線溝、２１…第１配線

Claims (12)

  1. 第１絶縁膜と、第２絶縁膜と、第３絶縁膜とが積層され、前記積層された絶縁膜に形成された配線溝内に配線が形成される半導体装置であって、
    前記第１絶縁膜は前記積層した絶縁膜中で最も誘電率の低い膜からなり、
    前記第３絶縁膜は研磨ストッパーであり、
    前記第２絶縁膜はエッチングストッパである
    ことを特徴とする半導体装置。
  2. 前記第３絶縁膜は、３ｎｍ以上２０ｎｍ以下の膜厚を有する
    ことを特徴とする請求項１記載の半導体装置。
  3. 前記第３絶縁膜は、酸化シリコンの研磨に対して研磨選択比が取れる材料からなる
    ことを特徴とする請求項１記載の半導体装置。
  4. 前記第３絶縁膜は、炭化シリコン系材料からなる
    ことを特徴とする請求項２記載の半導体装置。
  5. 前記第２絶縁膜は、前記第３絶縁膜のエッチングに対してエッチング選択比が採れる材料からなり、かつ前記第３絶縁膜より誘電率が低い材料からなる
    ことを特徴とする請求項１記載の半導体装置。
  6. 第１絶縁膜と、第２絶縁膜と、第３絶縁膜とを積層し、前記積層した絶縁膜に形成された配線溝内に配線を形成する半導体装置の製造方法であって、
    前記第１絶縁膜は前記積層した絶縁膜中で最も誘電率の低い膜で形成し、
    前記第３絶縁膜は前記配線を形成する際の研磨ストッパーとなり、
    前記第２絶縁膜は前記配線上に接続される接続孔を形成する際のエッチングストッパとなる
    ことを特徴とする半導体装置の製造方法。
  7. 前記第３絶縁膜は、３ｎｍ以上２０ｎｍ以下の膜厚を有する
    ことを特徴とする請求項６記載の半導体装置の製造方法。
  8. 前記第３絶縁膜は、酸化シリコンの研磨に対して研磨選択比が取れる材料からなる
    ことを特徴とする請求項６記載の半導体装置の製造方法。
  9. 前記第３絶縁膜は、炭化シリコン系材料からなる
    ことを特徴とする請求項８記載の半導体装置の製造方法。
  10. 前記第２絶縁膜は、前記第３絶縁膜のエッチングに対してエッチング選択比が採れる材料からなり、
    前記第３絶縁膜より誘電率が低い材料からなる
    ことを特徴とする請求項６記載の半導体装置の製造方法。
  11. 有機絶縁膜を含む層間絶縁膜を備えた半導体装置の製造方法において、
    基板上に、第１配線層間の絶縁膜となるもので有機系絶縁材料からなる第１絶縁膜と、ＳｉＯＣ系材料からなる第２絶縁膜と、ＳｉＣ系材料からなる第３絶縁膜と、ＳｉＯ2系材料からなる第４絶縁膜とを順次成膜する工程と、
    前記第４絶縁膜上に第１配線溝パターンを有するレジストマスクを形成する工程と、
    前記レジストマスクをエッチングマスクとして前記第４絶縁膜、前記第３絶縁膜、前記第２絶縁膜、および前記第１絶縁膜をエッチングする工程と
    を有することを特徴とする請求項６記載の半導体装置の製造方法。
  12. 有機絶縁膜を含む層間絶縁膜を備えた半導体装置の製造方法において、
    基板上に、接続孔を貫通させる絶縁膜となるものでＳｉＯＣ系材料からなる第１絶縁膜と、配線が形成される絶縁膜となるもので有機系絶縁材料からなる第２絶縁膜とを順次成膜する工程と、
    前記第２絶縁膜上に、ＳｉＯＣ系材料からなる第１マスク形成層と、前記第１マスク層とは異なるＳｉＣ系材料からなる第２マスク形成層と、前記第２マスク形成層とは異なるＳｉＯ2系材料からなる第３マスク形成層と、前記第３マスク形成層とは異なるＳｉＮ系材料からなる第４マスク形成層と、前記第４マスク形成層とは異なるＳｉＯ2系材料からなる第５マスク形成層とを順次成膜する工程と、
    前記第５マスク形成層をパターニングして配線溝パターンを形成することで第５マスクを形成する工程と、
    前記第５マスク上を含む前記第４マスク形成層上に接続孔パターンを有するレジストマスクを形成する工程と、
    前記レジストマスクをエッチングマスクとして前記第５マスク形成層から前記第１マスク形成層までと前記第２絶縁膜とをエッチングして接続孔を開口する工程と、
    前記第５マスクをエッチングマスクとして前記第４マスク形成層をエッチングして配線溝パターンを有する第４マスクを形成するとともに、前記第１絶縁膜を途中までエッチングして接続孔を延長形成する工程と、
    前記第４マスクをエッチングマスクとして、前記第３マスク形成層から前記第１マスク形成層までをエッチングして配線溝パターンを有する第３マスクと第２マスクと第１マスクとを形成するとともに、前記接続孔の底部に残存する前記第１絶縁膜をエッチングして前記基板に達する接続孔を開口する工程と、
    前記第３マスクをエッチングマスクとして前記第２絶縁膜をエッチングして前記第２絶縁膜に配線溝を形成する工程と、
    前記配線溝を形成した後に残存する前記第３マスクを除去する工程と
    を有することを特徴とする半導体装置の製造方法。
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KR20130107628A (ko) * 2012-03-22 2013-10-02 삼성디스플레이 주식회사 트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법
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