JP2006253645A - 半導体装置の製造方法および半導体装置 - Google Patents
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Abstract
【課題】デュアルダマシン構造を形成する際、層間絶縁膜の低誘電率化を図ることが可能な半導体装置の製造方法および半導体装置を提供する。
【解決手段】基板11上に第1絶縁膜9、第2絶縁膜10、第1マスク形成層31、第2マスク形成層32、第3マスク形成層33、第4マスク形成層34を順次成膜し、第4マスク形成層34をパターンニングして、配線溝パターンを有する第4マスク34'を形成し、この上部にレジストマスクを形成して第2絶縁膜10までをエッチングし、接続孔を開口する。第4マスク34’上から第3マスク形成層33をエッチングして配線溝パターンを有する第3マスクを形成し、第1絶縁膜9を途中まで接続孔を掘り下げる。第4マスク34’上から第2マスク形成層32をエッチングして配線溝パターンを有する第2マスクを形成し、接続孔の底部に残存する第1絶縁膜9を除去する。第2マスク上から第2絶縁膜10をエッチングして配線溝を形成した後、第2マスクを除去する。
【選択図】図1
【解決手段】基板11上に第1絶縁膜9、第2絶縁膜10、第1マスク形成層31、第2マスク形成層32、第3マスク形成層33、第4マスク形成層34を順次成膜し、第4マスク形成層34をパターンニングして、配線溝パターンを有する第4マスク34'を形成し、この上部にレジストマスクを形成して第2絶縁膜10までをエッチングし、接続孔を開口する。第4マスク34’上から第3マスク形成層33をエッチングして配線溝パターンを有する第3マスクを形成し、第1絶縁膜9を途中まで接続孔を掘り下げる。第4マスク34’上から第2マスク形成層32をエッチングして配線溝パターンを有する第2マスクを形成し、接続孔の底部に残存する第1絶縁膜9を除去する。第2マスク上から第2絶縁膜10をエッチングして配線溝を形成した後、第2マスクを除去する。
【選択図】図1
Description
本発明は、半導体装置の製造方法および半導体装置に関し、さらに詳しくは、低誘電率化された層間絶縁膜に良好な形状のデュアルダマシン構造の多層配線構造を備えた半導体装置の製造方法および半導体装置に関する。
半導体装置の微細化、高集積化に伴い、配線の時定数に起因する電気信号の遅れが深刻な問題となっている。そこで、多層配線構造で用いられる導電層には、アルミニウム(Al)系合金の配線に代わり、低電気抵抗の銅(Cu)配線が導入されるようになっている。Cuは、従来の多層配線構造に使われているAlなどの金属材料とは異なって、ドライエッチングによるパターンニングが困難なため、絶縁膜に配線溝を形成し、配線溝にCu膜を埋め込むことにより配線パターンを形成するダマシン法が一般にCu多層配線構造に適用されている。特に、デュアルダマシン法は、接続孔と配線溝とを形成した上で、Cu埋め込みを接続孔と配線溝とに同時に行う方法であって、工程数の削減に有効であることから注目されている(例えば、特許文献1参照)。
また、高集積半導体装置では、配線間容量の増大が半導体装置の動作速度の低下を招くために、低誘電材料を層間絶縁膜に用いて配線間容量の増大を抑制した微細な多層配線が不可欠となっている。低誘電材料としては、ポリアリールエーテル(PAE)に代表される有機系のポリマーや、ハイドロゲンシルセキオサン(HSQ)、メチルシルセスキオキサン(MSQ)に代表される無機系材料などの比誘電率2.7前後の低誘電材料に加え、近年では、それらを多孔質化させて比誘電率を2.2前後とした低誘電材料の適用も試みられている。
ところで、デュアルダマシン法を低誘電率材料膜を有する層間絶縁膜に適用する場合、以下の技術的な制約を解決することが必要である。
第1には、低誘電材料膜の組成がパターンニングに用いられるレジストの組成に近いために、レジスト除去プロセスの際に低誘電材料膜も損傷を受け易いことが挙げられる。具体的には、レジストマスクを用いてエッチングを行った後のレジスト剥離処理や、処理済みのレジストマスクが製品規格を満たさない場合のレジスト再生処理などを行う際、低誘電材料膜に対する損傷を抑制できることが不可欠である。
また、第2には、配線と接続孔との間で合わせ余裕を持たないボーダレス構造への適用が可能なことである。半導体装置の微細化に伴い、0.18μm世代以降の多層配線では、ボーダレス構造に対応出来る加工プロセスを採用することが大前提となっている。従って、低誘電材料を含む層間絶縁膜にデュアルダマシン法による配線溝と接続孔の同時形成を行う場合でも、合わせずれによるヴィア抵抗の変動が少ないプロセスであることが重要である。
そして、第3には、配線溝を深さ制御性良く形成するには、配線溝の底部近くに層間絶縁膜とのエッチング選択比が確保出来る層を介在させることが望ましいものの、比誘電率の比較的高い層を適用した場合、配線間容量が増加することになる。したがって、配線溝の形成を制御しつつ、しかも容量増加を抑えることが可能な低誘電材料層間構造のデュアルダマシンプロセスが要求されている。
上述したような技術的な制約を解決できるデュアルダマシン法として、次の図17〜図19の製造工程断面図を用いて説明する方法が提案されている(例えば、特許文献2参照)。
まず、図17(a)に示すように、シリコン基板1に堆積された下地絶縁膜2上にポリアリールエーテル(PAE)膜3とシリコン酸化膜(SiO2)4からなる積層膜を配線間絶縁膜として成膜する。次いで、この配線間絶縁膜に設けられた配線溝5に、バリア膜6を介して銅(Cu)膜の埋め込み配線(Cu配線)7を形成する。その後、Cu配線7上およびSiO2膜4上に、炭化シリコン(SiC)からなるエッチング阻止膜8を形成する。このエッチング阻止膜8は、Cuの拡散防止膜およびCuの酸化防止膜としても機能する。
続いて、エッチング阻止膜8上に、MSQ、すなわち炭素含有シリコン酸化膜(SiOC膜)からなる第1絶縁膜9、有機絶縁膜としてPAEからなる第2絶縁膜10を成膜する。続いて、SiO2からなる第1マスク形成層11、シリコン窒化膜(SiN)からなる第2マスク形成層12、SiO2からなる第3マスク形成層13を順次成膜する。さらに、配線溝パターンを有するレジストマスク14を第3マスク形成層13上に形成する。
次に、図17(b)に示すように、レジストマスク14(前記図17(a)参照)をエッチングマスクとして用いたドライエッチング法により、第3マスク形成層(SiO2)13(前記図17(a)参照)をエッチングし、配線溝パターンを有する第3マスク13’を形成した後、レジストマスク14をアッシング除去する。
次いで、図18(c)に示すように、第3マスク13’上を含む第2マスク形成層12上に接続孔パターンを有するレジストマスク15を形成する。この場合、第3マスク13’に形成された配線溝パターンの開口部内に、レジストマスク15の開口部の少なくとも一部が重なるようにする。
その後、図18(d)に示すように、レジストマスク15(前記図18(c)参照)をエッチングマスクとしたドライエッチング法により、第3マスク(SiO2)13’、第2マスク形成層(SiN)12、第1マスク形成層(SiO2)11をエッチングし、さらに、第2絶縁膜(PAE)10を開口し、第1絶縁膜(SiOC)9の表面を露出して接続孔16を開口する。ここで、レジストマスク15は、有機系材料である第2絶縁膜(PAE)10のエッチング処理で同時に除去される。また、第2絶縁膜10の開口中にレジストマスク15は薄くなっていくが、第2マスク形成層(SiN)12(前記図18(c)参照)に接続孔16パターンが形成されているため、第2マスク形成層12をマスクにして良好な開口形状の接続孔16が開口される。
次に、図18(e)に示すように、配線溝パターンを有する第3マスク(SiO2)13’をエッチングマスクとして、ドライエッチング法により、接続孔パターンを有する第2マスク形成層(SiN)12(前記図18(d)参照)をエッチングして配線溝パターンを有する第2マスク12’を形成するとともに、第1絶縁膜9を途中までエッチングして接続孔16を掘り下げる。
次に、図19(f)に示すように、配線溝パターンを有する第3マスク(SiO2)13’(前記図18(e)参照)および第2マスク(SiN)12’を用いて、配線溝領域に残存する第1マスク形成層(SiO2)11(前記図18(e)参照)を除去して配線溝パターンを有する第1マスク11’を形成する。この際、接続孔16の底部に残存した第1絶縁膜(SiOC)9がエッチングされ、接続孔16はエッチング阻止膜8を露出させた状態となる。なお、このエッチング工程において、第3マスク13’は除去される。
続いて、図19(g)に示すように、接続孔16の底部に露出したエッチング阻止膜8をエッチングし、接続孔16をCu配線7に達する状態まで掘り下げるとともに、第2マスク12’(前記図19(f)参照)を除去する。その後、配線溝パターンを有する第1マスク(SiO2)11’をエッチングマスクとして、配線溝パターンの底部に残存する第2絶縁膜(PAE)10をエッチングする。これにより、第1マスク11’に設けられた配線溝パターンを掘り下げて、第1マスク11’と第2絶縁膜10とに配線溝17が形成された状態となる。これにより、配線溝17が接続孔16を介して下層のCu配線7と連通した状態となる。
以上の後には、薬液を用いた後処理およびRFスパッタリング処理により、配線溝17および接続孔16の側壁に残留するエッチング付着物を除去し、接続孔16の底部のCu配線7の表面の変質層を正常化する。
次いで、図19(h)に示すように、スパッタリング法により、配線溝17および接続孔16の内壁を覆う状態で、タンタル(Ta)からなるバリアメタル膜18を成膜する。続いて、電解メッキ法またはスパッタリング法により、配線溝17および接続孔16を埋め込む状態で、バリアメタル膜18上にCuからなる導電膜(図示省略)を堆積する。その後、化学的機械研磨(Chemical Mechanical Polishing(CMP))法により、配線パターンとして不要な部分となる導電膜、バリアメタル膜18を除去するとともに、第1マスク11’を途中まで除去する。これにより、接続孔16にCuからなるヴィア19を形成するとともに配線溝17にCu配線20を形成することで、デュアルダマシン構造の多層配線構造を得ることができる。さらに、Cu配線20上を含む第1マスク11’上に、下層のCu配線7上と同様に、例えばSiCからなるエッチング阻止膜21を形成する。
以上説明した3層エッチングマスクを用いたデュアルダマシン法の適用は、低誘電材料構造に対して上述した技術的な制約事項が克服され、レジストパターンニング工程に対する負荷が低減された製造方法となっている。
すなわち、図17(a)および図18(c)に示したように、製品規格に適合しないレジストマスク14、15の再生処理は、第3マスク形成層(SiO2)13または第2マスク形成層(SiN)12上で行うことができる。また、図18(d)を用いて説明したように、接続孔16開口のためのレジストマスク15の除去は、第2絶縁膜(PAE)10をエッチングして接続孔16を開口させる工程で、同時に行うことが可能であるから、低誘電材料膜への損傷を抑制しつつレジスト剥離を行うことができる。
また、図18(c)に示したように、配線溝パターンを有する第3マスク13’上から接続孔16を開口するため、接続孔パターンを有するレジストマスク15を形成する際、下地層の段差は第3マスク13’の膜厚程度に抑えられるので、露光時のデフォーカスが抑制され、高精度の接続孔パターンを有するレジストマスクを形成することができる。さらに、図18(d)に示したように、配線溝パターンを有する第2マスク形成層(SiN)12上から接続孔16を開口することで、配線溝17と接続孔16との合わせずれが発生した場合でも、接続孔16の寸法が変動することはない。
また、図19(g)を用いて説明したように、第2絶縁膜(PAE)10をエッチングして配線溝17を形成する場合には、第1絶縁膜(SiOC)9上において第2絶縁膜10をエッチングすればよい。このことから、エッチング選択比を確保することが容易である。したがって、比誘電率の高いSiN膜などのエッチング阻止膜を介在させなくても、配線溝17の深さ制御が容易である。
しかしながら、上述したようなデュアルダマシン法では、工程終了後にも配線間に残される第1マスク11’をSiO2膜で形成している。したがって、比誘電率が4程度あるSiO2膜が配線間に残存することにより、この下層の配線間絶縁膜として、PAE等の有機絶縁膜を用いてその比誘電率を下げたとしても、配線間の実効的な比誘電率が下がり難くなってしまう。これにより、配線間容量も低減し難くなる。
また、上記技術において、配線間容量を低減するために、下層側のCu配線7の配線間絶縁膜を構成するSiO2膜4(比誘電率4.1)および上層側のCu配線20の配線間絶縁膜を構成する第1マスク形成層11(前記図17(a)参照)のSiO2膜(比誘電率4.1)に代えて、SiOC膜(比誘電率3.0)を使用する場合には、後述するような問題が生じる。
この場合には、図20(a)に示すように、第3マスク13’をエッチングマスクとして第2マスク12’を形成し、接続孔16を第1絶縁膜9の途中まで掘り下げる工程までは、図17(a)〜図18(e)を用いて説明した製造方法と同様に行われる。また、第1マスク形成層11は、配線膜厚と後工程で行うCMP工程の削りしろとを含んだ膜厚とするため、厚く形成される。
次いで、図20(b)に示すように、第1マスク形成層(SiOC)11(前記図20(a)参照)をエッチングして、配線溝パターンを有する第1マスク11’を形成する。この工程において、接続孔パターンが設けられた第2絶縁膜(PAE)10をマスクとして、第1絶縁膜(SiOC)9がエッチングされて、接続孔16がさらに掘り下げられ、エッチング阻止膜(SiC)8が露出する。そして、このエッチングにおけるSiCに対するSiOCのエッチング選択比(SiOC/SiC)は3程度であるため、第1マスク形成層(SiOC)11が厚く形成される分、エッチング阻止膜8が除去されて下層のCu配線7が露出される。これにより、Cu配線7表面が損傷を受け易いだけでなく、Cu配線7と接続孔16とで合わせずれが生じた領域では、SiOC膜4にPAE膜3まで達する状態の孔部Aが形成されてしまう。
また、上記第1マスク11’を形成する工程においては、配線溝パターンを有する第3マスク(SiO2)13’(前記図20(a)参照)および第2マスク(SiN)12’をエッチングマスクとしてドライエッチングを行うが、第1マスク形成層(SiOC)11に形成される配線溝パターンが大きく開口してしまう。これは、エッチングマスクとなる第3マスク13’および第2マスク12’に対する第1マスク形成層11のエッチング選択比が十分に高くはなく、また、上述したように、第1マスク形成層11の膜厚が厚いため、第1マスク形成層11をエッチングするには第3マスク13’および第2マスク12’の膜厚が十分ではないことに起因する。
そして、この状態で、図20(c)に示すように、第1マスク11’をエッチングマスクに用いたエッチングにより、第2絶縁膜(PAE)10をエッチングする。これにより、第1マスク11’に設けられた配線溝パターンを掘り下げて、第1マスク11’と第2絶縁膜10とに配線溝17が形成された状態となる。その後は、配線溝17と接続孔16の内壁を覆う状態でバリアメタル膜18を成膜し、配線溝17と接続孔16とを埋め込む状態で、バリアメタル膜18上に導電膜22を形成する。
次いで、図21に示すように、CMP法により、配線パターンとして不要な部分となる導電膜22(前記図20(c)参照)およびバリアメタル膜18とともに、第1マスク11’を途中まで除去することで、接続孔16にヴィア19を形成するとともに配線溝17にCu配線20を形成する。続いて、Cu配線20上を含む第1マスク11’上にエッチング阻止膜21を形成する。
上述したような製造方法によれば、図20(b)を用いて説明した孔部Aに起因する埋め込み不良により、ヴィア19または配線20中にボイドBが発生し、半導体装置の使用環境下でこのボイドBに起因したエレクトロマイグレーションまたはストレスマイグレーションが生じて、配線信頼性を悪化させる。また、その後のエッチングにより、SiOC膜4とPAE膜3に孔部Aが拡大した状態の孔部A’が生じた場合には、配線間絶縁膜の耐圧性不良が生じてしまう。この打開策として、孔部Aの発生を防ぐために、第1絶縁膜9を厚く形成することも考えられるが、第1絶縁膜9に形成される接続孔16のアスペクト比が高くなり、導電膜22(前記図20(c)参照)の埋め込みが不十分となることで、導通不良が生じる可能性がある。
また、第1マスク11’の配線溝パターンが所定の寸法よりも大きく開口されることにより、配線溝17も大きく開口されるため、隣接する配線間の耐圧が確保できず、半導体装置の歩留まりを低下させてしまう。この打開策として、第3マスク13’(前記図20(a)参照)の膜厚を厚く形成して、第1マスク形成層11をエッチングする場合には、配線溝パターンは寸法誤差が抑制されて形成される。しかし、接続孔パターンが設けられた第2絶縁膜10をマスクとして接続孔も掘り下げられるため、第1絶縁膜9およびエッチング阻止膜8がエッチングされてしまい、Cu配線7の表面が露出されてしまう。または、下層のSiOC膜4が掘り込まれてしまう。
以上のことから、配線間および配線層間絶縁膜全体の比誘電率を低く維持することができ、絶縁膜に配線溝および接続孔を形成する工程において、下層配線が露出したり下層の配線間絶縁膜が掘り込まれることなく、配線溝を加工制御性よく形成することが可能な半導体装置の製造方法およびこれにより得られる半導体装置が要望されている。
上記課題を解決するために、本発明の半導体装置の第1の製造方法は、次のような工程を順次行うことを特徴としている。まず、(イ)表面側に下層配線が設けられた基板上に、配線層間の絶縁膜として低誘電材料からなる第1絶縁膜、および配線間の絶縁膜として前記第1絶縁膜とは異なる低誘電材料からなる第2絶縁膜を順次形成する。次に、(ロ)第2絶縁膜上に、当該第2絶縁膜とは異なる低誘電材料からなる第1マスク形成層、当該第1マスク形成層とは異なる絶縁材料からなる第2マスク形成層、当該第2マスク形成層とは異なる絶縁材料からなる第3マスク形成層および当該第3マスク形成層とは異なる絶縁材料からなる第4マスク形成層を順次形成する。続いて、(ハ)第4マスク形成層をパターンニングして配線溝パターンを有する第4マスクを形成する。その後、(ニ)第4マスク上を含む第3マスク形成層上に、接続孔パターンを有するレジストマスクを形成する。さらに、(ホ)レジストマスクをエッチングマスクとして第4マスク、第3マスク形成層、第2マスク形成層、第1マスク形成層をエッチングし、さらに、第2絶縁膜をエッチングして接続孔を開口する。次に、(ヘ)第4マスクをエッチングマスクとして、第3マスク形成層をエッチングして配線溝パターンを有する第3マスクを形成するとともに、第1絶縁膜の途中までをエッチングして接続孔を掘り下げる。次いで、(ト)第4マスクおよび第3マスクをエッチングマスクとして、第2マスク形成層をエッチングして配線溝パターンを有する第2マスクを形成し、接続孔の底部に残存する第1絶縁膜をエッチングして接続孔を基板に達する状態まで掘り下げるとともに、第4マスクを除去する。続いて、(チ)第3マスクをエッチングマスクとして、第1マスク形成層をエッチングし、配線溝パターンを有する第1マスクを形成する。その後、(リ)第3マスクを除去した後、第2マスクをエッチングマスクとして、第2絶縁膜に配線溝を形成する。さらに、(ヌ)配線溝を形成した後に、第2マスクを除去する。
また、本発明の半導体装置の第2の製造方法は、次のような工程を順次行うことを特徴としている。まず、(イ)表面側に下層配線が設けられた基板上に、配線層間の絶縁膜として低誘電材料からなる第1絶縁膜、および配線間の絶縁膜として第1絶縁膜とは異なる低誘電材料からなる第2絶縁膜を順次形成する。次に、(ロ)第2絶縁膜上に、当該第2絶縁膜とは異なる低誘電材料からなる第1マスク形成層、当該第1マスク形成層とは異なる絶縁材料からなる第2マスク形成層、当該第2マスク形成層とは異なる絶縁材料からなる第3マスク形成層および当該第3マスク形成層とは異なる絶縁材料からなる第4マスク形成層を順次形成する。続いて、(ハ)第4マスク形成層、第3マスク形成層および第2マスク形成層をパターンニングして第4マスク形成層、第3マスク形成層および第2マスク形成層に接続孔パターンを形成する。その後、(ニ)接続孔パターンが設けられた第4マスク形成層上に、配線溝パターンを有するレジストマスクを形成する。さらに、(ホ)レジストマスクをエッチングマスクとして、第4マスク形成層をエッチングし、配線溝パターンを有する第4マスクを形成する。次に、(ヘ)接続孔パターンを有する第3マスク形成層および第2マスク形成層をエッチングマスクとして、第1マスク形成層をエッチングして第1マスク形成層に接続孔パターンを形成するとともに、第4マスクをエッチングマスクとして、第3マスク形成層をエッチングして配線溝パターンを有する第3マスクを形成する。次いで、(ト)接続孔パターンを有する第2マスク形成層をエッチングマスクとして、第2絶縁膜に接続孔を開口する。次に、(チ)第4マスクおよび第3マスクをエッチングマスクとして、第2マスク形成層をエッチングして、配線溝パターンを有する第2マスクを形成し、接続孔を第1絶縁膜の途中まで掘り下げるとともに、第4マスクを除去する。続いて、(リ)第3マスクをエッチングマスクとして、第1マスク形成層をエッチングし、配線溝パターンを有する第1マスクを形成するとともに、接続孔の底部に残存する第1絶縁膜をエッチングして接続孔を基板に達する状態まで掘り下げる。その後、(ヌ)第3マスクを除去した後、第2マスクをエッチングマスクとして、第2絶縁膜に配線溝を形成する。さらに、(ル)前記配線溝を形成した後に、第2マスクを除去する。
このような半導体装置の第1および第2の製造方法によれば、第2絶縁膜に配線溝を形成した後、第1マスクは第2絶縁膜上に残され、第2絶縁膜とともに配線溝を構成する絶縁膜として用いられることになる。そして、第1絶縁膜、第2絶縁膜、第1マスクは低誘電材料で構成される。このため、配線間および配線層間絶縁膜全体の比誘電率を低く維持することが可能になる。
また、第2絶縁膜に配線溝を形成した後、第2マスクおよび第1マスクの配線溝パターン、配線溝および接続孔を埋め込む状態で、第2マスク上に導電膜を形成し、CMP法により、配線パターンとして不要な導電膜とともに第2マスクを除去する場合には、第2マスク形成層がCMPの削りしろとなる。これにより、CMPの削りしろ部分をも低誘電材料で形成する場合と比較して、低誘電材料からなる第1マスク形成層を薄くすることが可能となる。これにより、第1マスク形成層をエッチングして第1マスクを形成する際の、接続孔の掘り下げが緩和され、基板に設けられた下層配線の露出されることによる下層配線の損傷が防止される。また、上記下層配線と上記接続孔との合わせずれが生じた場合でも、下層の配線間絶縁膜への掘り込みが抑制される。これにより、この掘り込みにより形成された孔部に起因する埋め込み不良や耐圧性不良、エレクトロマイグレーションおよびストレスマイグレーションが抑制される。
また、CMPの削りしろ部分をも低誘電材料膜で形成する場合と比較して、低誘電材料からなる第1マスク形成層を薄くすることが可能となるため、エッチングマスクとなる第2マスク形成層および第3マスク形成層に対する第1マスク形成層のエッチング選択比が十分に高くない場合であっても、第1マスク形成層に、配線溝パターンを加工制御性よく形成することができる。
また、本発明の半導体装置は、酸化シリコンよりも比誘電率の低い低誘電材料を含む絶縁膜を備えた半導体装置であって、基板上に設けられた低誘電材料からなる第1絶縁膜と、第1絶縁膜上に設けられた当該第1絶縁膜とは異なる低誘電材料からなる第2絶縁膜と、第2絶縁膜上に設けられた当該第2絶縁膜とは異なる低誘電材料からなる第3絶縁膜と、第1絶縁膜に前記基板に達する状態で設けられたヴィアと、第2絶縁膜および第3絶縁膜にヴィアに連通する状態で設けられた配線と、第3絶縁膜上の一部または全域に、第3絶縁膜とは異なる絶縁材料からなる薄膜状の第4絶縁膜とを備えたことを特徴としている。
このような半導体装置は、上述したような半導体装置の製造方法によって形成される。このような半導体装置によれば、ヴィアまたは配線が設けられる第1絶縁膜、第2絶縁膜および第3絶縁膜が低誘電材料で構成されるため、配線間および配線層間絶縁膜全体の比誘電率を低く維持することが可能になる。
以上、説明したように、本発明の半導体装置の製造方法およびこれによって得られる半導体装置によれば、配線間および配線層間絶縁膜全体の比誘電率を低く維持することができるため、配線間容量を低く維持することができる。これにより、動作遅延の抑制された高性能な半導体装置が実現可能である。また、エレクトロマイグレーションおよびストレスマイグレーションが抑制されるため、配線信頼性を向上させることができる。さらに、配線溝パターンを加工制御性よく形成することができるため、寸法誤差の少ない半導体装置を得ることができ、歩留まりの低下が防止される。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
(第1実施形態)
本実施形態例は、本発明にかかる半導体装置の製造方法の実施形態の一例であり、配線溝形成用のマスクパターン(配線溝(トレンチ)パターン)を形成した後に、接続孔形成用のマスクパターン(接続孔(ヴィアホール)パターン)を形成する先トレンチ方式のデュアルダマシン構造の形成に係わる。以下、図1〜図4の製造工程断面図を用いて本発明の第1実施形態を説明する。なお、背景技術で図を用いて説明した半導体装置の製造方法と同様の構成には同一の番号を付して説明することとする。
本実施形態例は、本発明にかかる半導体装置の製造方法の実施形態の一例であり、配線溝形成用のマスクパターン(配線溝(トレンチ)パターン)を形成した後に、接続孔形成用のマスクパターン(接続孔(ヴィアホール)パターン)を形成する先トレンチ方式のデュアルダマシン構造の形成に係わる。以下、図1〜図4の製造工程断面図を用いて本発明の第1実施形態を説明する。なお、背景技術で図を用いて説明した半導体装置の製造方法と同様の構成には同一の番号を付して説明することとする。
まず、図1(a)に示すように、素子領域等(図示省略)が形成された下地となるシリコン基板(基板)1上に、下地絶縁膜2を介して膜厚90nmのPAE膜3(比誘電率2.3)と膜厚140nmのSiOC膜(MSQ)4(比誘電率3.0)とからなる積層膜を配線間絶縁膜として成膜する。次いで、この配線間絶縁膜に配線溝5を形成し、配線溝5内にバリアメタル6を介して、140nmの配線厚となるように例えばCuからなる埋め込み配線(Cu配線)7を形成する。SiOC膜4は、埋め込み配線形成過程でCMP法により90nm研磨される。
続いて、Cu配線7上およびSiOC膜4上に、例えばSiCからなるエッチング阻止膜8を形成する。このエッチング阻止膜8は、Cu配線7の拡散防止膜および酸化防止膜としても機能する。このエッチング阻止膜8は、後工程で、このエッチング阻止膜8の上層に形成する第1絶縁膜をエッチングして接続孔を形成する際に、Cu配線7の露出およびSiOC膜4への掘り込みを防止するものである。ここでは、エッチング阻止膜8を比誘電率5のSiCで形成することから、配線層間の比誘電率を低く維持するため、Cuの拡散を防止し、エッチング阻止可能な範囲で薄く形成することが好ましい。ここでは、例えば35nmの膜厚で形成することとする。
次に、このエッチング阻止膜8上に、配線層間絶縁膜として、低誘電材料からなる第1絶縁膜9を形成する。ここでは、例えば無機系の低誘電材料である、比誘電率2.3のMSQ、すなわち炭素含有酸化シリコン(SiOC)からなる第1絶縁膜9を90nmの膜厚で形成することとする。なお、ここでは、第1絶縁膜9としてMSQを用いることとしたが、HSQであってもよい。
次いで、第1絶縁膜9上に、第1絶縁膜9とは異なる低誘電率材料からなる第2絶縁膜10を形成する。ここでは、第2絶縁膜10に、有機系の低誘電材料として、特に有機ポリマー材料を用いることとし、一例として、比誘電率2.3のポリアリールエーテル(PAE)からなる第2絶縁膜10を90nmの膜厚で形成する。なお、ここでは、第2絶縁膜10として、PAEを用いることとしたが、ベンゾシクロブテン(BCB)、或いは、フロロカーボン(CFx)であってもよい。
次に、第2絶縁膜10上に、第1マスク形成層31、第2マスク形成層32および第3マスク形成層33、第4マスク形成層34を順次形成する。
まず、第1マスク形成層31は、例えば第1絶縁膜9と同様の無機系の低誘電材料からなり、例えば比誘電率3.0のSiOC膜(MSQ)で構成され、50nmの膜厚で形成されることとする。この第1マスク形成層31は、後述するように配線溝を構成する配線間絶縁膜として残存することから、配線間絶縁膜の比誘電率を低く維持させるため、低誘電材料で形成される。
次に、第2マスク形成層32は、例えば第1マスク形成層(SiOC膜)31とは異なるシリコン系絶縁材料で構成されることとする。その中でも特に、この第2マスク形成層32で構成されたマスクをエッチングマスクとした反応性イオンエッチング法により、第1マスク形成層31を加工できる材料を用いて構成されることが好ましい。この第2マスク形成層32は、後工程で行うCMPの削りしろとなる。ここでは、SiO2からなる第2マスク形成層32を90nmの膜厚で形成することとする。
次の第3マスク形成層33は、第2マスク形成層32とは異なるシリコン系絶縁材料で構成される。その中でも特に、この第3マスク形成層33で構成されたマスクをエッチングマスクとした反応性イオンエッチング法により、第2マスク形成層32を加工できる材料を用いて構成されることが好ましい。このような第3マスク形成層33の構成材料として、SiN、SiCを例示することができる。ここでは、SiNからなる第3マスク形成層33を50nmの膜厚で形成することとする。
さらに、第4マスク形成層34は、第3マスク形成層33とは異なるシリコン系絶縁材料で構成される。その中でも特に、この第4マスク形成層34で構成されたマスクをエッチングマスクとした反応性イオンエッチング法により、第3マスク形成層33を加工できる材料を用いて構成されることが好ましい。ここでは、SiO2からなる第4マスク形成層34を50nmの膜厚で形成することとする。
以上のようにして、4層構造のマスク形成層を形成した後、配線溝パターンを有するレジストマスク14を第4マスク形成層34上に形成する。
次に、図1(b)に示すように、レジストマスク14(前記図1(a)参照)をエッチングマスクとして用いたドライエッチング法により、第4マスク形成層(SiO2)34(前記図1(a)参照)をエッチングして、配線溝パターンを有する第4マスク(SiO2)34’を形成する。この際、一般的なマグネトロン方式のエッチング装置を用いて、エッチングガスとして、例えばオクタフルオロブタン(C4F8)、一酸化炭素(CO)、およびアルゴン(Ar)を用い、ガス流量比(C4F8:CO:Ar)を1:5:20、バイアスパワーを1200Wに設定する。このエッチング条件下では、SiNに対するSiO2のエッチング選択比(SiO2/SiN)が10以上になる。このため、エッチングの下地となる第3マスク形成層(SiN)33がエッチングされることは殆どなく、第4マスク形成層34のエッチングを行うことができる。
以上のようにして、第4マスク34’を形成した後、例えば酸素(O2)プラズマをベースとしたアッシング処理と有機アミン系の薬液処理を施すことにより、レジストマスク14およびエッチング処理の際に生じた残留付着物を完全に除去する。
次に、図2(c)に示すように、第4マスク34’上を含む第3マスク形成層33上に、接続孔パターンを有するレジストマスク15を形成する。この際、レジストマスク15に設けられた接続孔パターンの少なくとも一部が、第4マスク34’の開口部内に重なるように、レジストマスク15をパターン形成する。
続いて、図2(d)に示すように、レジストマスク15(前記図2(c)参照)をエッチングマスクとしたドライエッチング法により、第4マスク34’、第3マスク形成層33、第2マスク形成層32、第1マスク形成層31をエッチングし、さらに第2絶縁膜10をエッチングする。これにより、第1絶縁膜9を露出させた接続孔16を形成する。
上記エッチングにおいて、第4マスク34’から第1マスク形成層31までのエッチングは、一般的なマグネトロン方式のエッチング装置を用い、例えばエッチングガスとしてC4F8およびArを用い、ガス流量比(C4F8:Ar)を1:4、バイアスパワーを400Wに設定して行われる。
本実施形態では、このエッチング条件下でエッチング選択比(SiO2/SiN/SiOC)が1前後となり、1ステップで4層で構成される絶縁膜、すなわち、第4マスク34’〜第1マスク形成層31をエッチングして接続孔16を開口している。しかし、これに限らず、レジスト選択比やエッチング変換差等が問題になる場合は、2ステップ以上のエッチングにより、第4マスク34’〜第1マスク形成層31を、順次エッチングすることも可能である。
そして、次の第2絶縁膜(PAE)10のエッチングは、通常の高密度プラズマエッチング装置を用い、エッチングガスとして例えばアンモニア(NH3)を用い、RFパワーを150Wに設定する。このエッチング条件下で、レジストマスク15と第2絶縁膜10のエッチングレートはほぼ同等であることから、第2絶縁膜10のエッチング中にレジストマスク15は膜減りし、除去される。これにより、レジストマスク15が完全に除去された後には、接続孔パターンが設けられた第3マスク形成層33がエッチングマスクとして機能し、良好な接続孔16の開口形状を得ることが出来る。ちなみに、第2絶縁膜10のエッチング条件下における、SiN、SiO2およびSiOCに対する第2絶縁膜(PAE)10のエッチング選択比は100以上になる。
次に、図2(e)に示すように、配線溝パターンを有する第4マスク(SiO2)34’をエッチングマスクとしたドライエッチング法により、第3マスク形成層(SiN)33(前記図2(d)参照)をエッチングする。これにより、配線溝パターンを有する第3マスク33’が形成される。
このドライエッチングにおいては、例えば一般的なマグネトロン方式のエッチング装置を使用し、エッチングガスとして、例えばジフルオルメタン(CH2F2)、酸素(O2)、およびアルゴン(Ar)を用い、ガス流量比(CH2F2:O2:Ar)を1:1:10、およびバイアスパワーを300Wに設定する。このようなエッチング条件下においては、SiO2に対するSiNのエッチング選択比(SiN/SiO2)が2から3程度になるので、第4マスク(SiO2)34’の膜厚が50nm程度であれば、膜厚50nmの第3マスク形成層(SiN)33をエッチングする際、第4マスク34’の膜減りに対して十分な余裕をもって、第3マスク形成層33に配線溝パターンを開口することが出来る。
さらに、このエッチング条件下においては、SiNに対するSiOCのエッチング選択比(SiOC/SiN)を1弱となる。このため、膜厚50nmの第3マスク形成層(SiN)33をエッチングする場合の必要なオーバーエッチング量を含めて、第1絶縁膜(SiOC)9内の50nm程度の深さにまで、接続孔16が掘り下げられることになる。
次に、図3(f)に示すように、第4マスク(SiO2)34’(前記図2(e)参照)および第3マスク(SiN)33’をエッチングマスクとして用いたドライエッチングにより、第2マスク形成層(SiO2)32(前記図2(e)参照)をエッチングする。これにより、配線溝パターンを有する第2マスク32’が形成される。
このドライエッチングにおいては、例えば一般的なマグネトロン方式のエッチング装置を使用し、エッチングガスとして、例えばC4F8、O2、Arを用い、ガス流量比(C4F8:O2:Ar)を2:1:80、バイアスパワーを800Wに設定する。このようなエッチング条件下では、第4マスク(SiO2)34’は、第2マスク形成層(SiO2)32と同一材料であるため、第2マスク形成層32のエッチングの進行にともない、第4マスク34’も除去される。また、SiNに対するSiO2のエッチング選択比(SiO2/SiN)は5程度となる。このため、第3マスク(SiN)33’の膜厚が50nmであれば、膜厚90nmの第2マスク形成層(SiO2)32をエッチングする際、第3マスク33’の膜減りに対して十分な余裕をもって、第2マスク形成層(SiO2)32に配線溝パターンを開口することが出来る。また、この際、SiOCに対するSiO2のエッチング選択比(SiO2/SiOC)は1.5程度になるので、接続孔パターンの設けられた第1マスク形成層(SiOC)31をマスクとして、接続孔16はさらに掘り下げられ、エッチング阻止膜(SiC)8が露出される。この際、SiCに対するSiO2のエッチング選択比(SiO2/SiC)は10程度確保されるため、エッチング阻止膜(SiC)8は殆どエッチングされることはない。
続いて、図3(g)に示すように、配線溝パターンを有する第3マスク(SiN)33’を用い、第1マスク形成層(SiOC)31(図3(f)参照)をエッチングする。これにより、配線溝パターンを有する第1マスク31’が形成される。
このドライエッチングにおいては、一般的なマグネトロン方式のエッチング装置を使用し、エッチングガスとして例えばC4F8、Ar、窒素(N2)を用い、ガス流量比(C4F8:Ar:N2)を1:200:4、バイアスパワーを600Wに設定する。このエッチング条件下では、SiNに対するSiOCのエッチング選択比(SiOC/SiN)は3程度なので、図3(f)を用いて説明した第2マスク32’のエッチング工程で第3マスク(SiN)33’の膜厚が30nm程度まで減少するが、50nmの第1マスク形成層(SiOC)31に対して十分に余裕を持って配線溝パターンを形成することができる。また、SiCに対するSiOCのエッチング選択比(SiOC/SiC)は3程度であるため、接続孔16はエッチング阻止膜8内に20nm程度掘り下げられるが、エッチング阻止膜8は35nmの膜厚で形成されているため、下層のCu配線7が露出されることはない。
続いて、図3(h)に示すように、接続孔16の底部に残存するエッチング阻止膜8および第3マスク(SiN)33’(前記図3(g)参照)をエッチング除去する。このドライエッチングにおいては、例えば一般的なマグネトロン方式のエッチング装置にて、例えばエッチングガスとしてCH2F2、O2、Arを用い、ガス流量比(CH2F2:O2:Ar)を2:1:5、バイアスパワーを100Wに設定する。
次いで、図4(i)に示すように、第2マスク(SiO2)32’をエッチングマスクとして、第1マスク31’の配線溝パターンの底部に残存する第2絶縁膜(PAE)10をエッチングする。これにより、第1マスク31’に形成された配線溝パターンを掘り下げて、第2マスク32’と第1マスク31’と第2絶縁膜10とに配線溝17が形成された状態となる。これにより、配線溝17が接続孔16を介して下層Cu配線7と連通した状態となる。
なお、本実施形態では、エッチング阻止膜8および第3マスク33’を除去後、第2絶縁膜10の配線溝加工を行ったが、第2絶縁膜10の配線溝加工後、エッチング阻止膜8および第3マスク33’を除去することも可能である。
この第2絶縁膜10のエッチングは、通常の高密度プラズマエッチング装置を使用して、エッチングガスには例えばNH3を用い、RFパワーを150Wに設定する。このエッチング条件下で、SiOCに対するPAEのエッチング選択比(PAE/SiOC)は100以上になる。これにより、エッチングの下地となる第1絶縁膜(SiOC)9の膜減りが抑えられ、深さばらつきのない配線溝の掘り下げを制御性良く行うことが出来る。この際、接続孔16と下層Cu配線7とが合わせずれを起こした領域において、下層のSiOC膜4への掘り込みは抑制される。
以上の後、薬液を用いた後処理およびRFスパッタリング処理により、配線溝や接続孔の側壁に残留するエッチング付着物を除去し、接続孔底部のCu変質層を正常なCu層に転化する。
その後、図4(j)に示すように、例えばスパッタリング法により、上記配線溝17および接続孔16の内壁を覆う状態で、例えばTaからなるバリアメタル膜18を成膜する。続いて、上記配線溝17および接続孔16を埋め込む状態で、バリアメタル膜18上に例えばCuからなる導電膜22を電解メッキ法またはスパッタリング法により堆積し、配線溝17と接続孔16の埋め込みを同時に行う。
次に、図4(k)に示すように、CMP法により、配線パターンとして不要な導電膜22(前記図4(j)参照)、バリアメタル膜18とともに第2マスク32’を全て除去することで、接続孔16にヴィア19を形成するとともに配線溝17にCu配線20を形成する。そして、Cu配線7上と同様に、Cu配線20上を含む第1マスク31’上に、例えばSiCからなるエッチング阻止膜21を形成する。その後、図1(a)を用いて説明した第1絶縁膜9の形成工程から図4(k)を用いて説明した工程を繰り返すことで、デュアルダマシン構造の多層配線構造を形成することができる。
このような半導体装置の製造方法およびこれにより得られる半導体装置によれば、第1マスク31’は第2絶縁膜10上に残され、当該第2絶縁膜10とともに配線溝17を構成する第3絶縁膜として用いられることになる。そして、第1絶縁膜9、第2絶縁膜10、第1マスク31’は低誘電材料で形成される。このため、配線間または配線層間絶縁膜全体の比誘電率を低く維持することが可能になる。したがって、配線間容量を低く維持することができる。これにより、動作遅延の抑制された高性能な半導体装置が実現可能である。
また、CMP法により、第1マスク31’の表面が露出するまで、配線パターンとして不要な導電膜22、バリアメタル膜18とともに第2マスク32’を除去することから、第2マスク形成層32がCMPの削りしろとなる。これにより、CMPの削りしろ部分をも低誘電材料で形成する場合と比較して、低誘電材料からなる第1マスク形成層31を薄くすることが可能となる。これにより、第1マスク形成層31をエッチングして第1マスク31’を形成する工程において、接続孔16の掘り込みが抑制されることから、Cu配線7の露出が防止され、Cu配線7の損傷が防止される。また、上記Cu配線7と上記接続孔16との合わせずれが生じた場合でも、下層のSiOC膜4への掘り込みが抑制される。このため、この掘り込みに起因する接続孔16の埋め込み不良や埋め込み不良によるエレクトロマイグレーションおよびストレスマイグレーションが抑制される。したがって、配線信頼性を向上させることができる。
さらに、第1マスク形成層31を薄く形成することが可能となるため、第3マスク33’をエッチングマスクとして、第1マスク31’の配線溝パターンを加工制御性よく形成することができる。したがって、寸法誤差の少ない半導体装置を得ることができ、歩留まりの低下が防止される。
尚、ここでは配線およびヴィアの構成材料としてCuを用いた場合の例について説明したが、本発明はこれに限定されるものではなく、他の導電材料であっても適用可能である。
(変形例1)
なお、本実施形態では、CMP法により第2マスク32’が全て除去される場合の例について説明したが、図5に示すように、第1マスク31’上の全域に第2マスク32’が薄膜状に残存してもよい。この場合には、第1マスク31’は配線溝17を構成する第3絶縁膜、第2マスク32’は配線溝17を構成する第4絶縁膜となる。
なお、本実施形態では、CMP法により第2マスク32’が全て除去される場合の例について説明したが、図5に示すように、第1マスク31’上の全域に第2マスク32’が薄膜状に残存してもよい。この場合には、第1マスク31’は配線溝17を構成する第3絶縁膜、第2マスク32’は配線溝17を構成する第4絶縁膜となる。
ここで、50nmの膜厚の第1マスク31’(第3絶縁膜)上に残存する第2マスク32’(第4絶縁膜)の膜厚を、5nmから20nmまで5nm間隔で変化させた場合の配線間容量の変化のグラフを図6に示す。また、第2マスク32’(前記図5参照)の膜厚が0の半導体装置は、第1実施形態と同様の方法により製造した。なお、このグラフに示す配線間容量は、背景技術で図19(h)に示した従来構造の半導体装置の配線間容量を1とした場合の比で示すこととする。
このグラフに示すように、第2マスク32’の膜厚が20nm以下である場合には、従来構造の半導体装置と比較して、配線間容量が3%〜7%低減することが確認された。
なお、ここでは、図5に示したように、第1マスク31’上の全域に第2マスク32’が残存する例について説明したが、第1マスク31’上の一部に第2マスク32’が残存する場合であっても、本発明は適用可能である。この場合であっても、CMP法によるSiOCに対するSiO2の研磨選択比を1程度に設定することで、平坦性等の問題なく研磨を行うことが可能である。
(第2実施形態)
次に、本発明の半導体装置の製造方法にかかる第2の実施形態について、図7〜図10の製造工程断面図を用いて説明する。なお、第1実施形態と同様の構成には同一の番号を付して説明し、詳細な説明は省略する。
次に、本発明の半導体装置の製造方法にかかる第2の実施形態について、図7〜図10の製造工程断面図を用いて説明する。なお、第1実施形態と同様の構成には同一の番号を付して説明し、詳細な説明は省略する。
まず、図7(a)に示すように、基板1上に下地絶縁膜2を介してPAE膜3とSiOC膜4を順次積層し、PAE膜3とSiOC膜4とにCu配線7を形成する工程までを第1実施形態と同様に行う。
次に、Cu配線7上を含むSiOC膜4上に、第1エッチング阻止膜8a、第2エッチング阻止膜8bを順次形成する。ここで、第1エッチング阻止膜8aは、例えばSiCを35nmの膜厚で形成することとする。また、第2エッチング阻止膜8bは、後工程で第2エッチング阻止膜8b上に形成する第1絶縁膜9に接続孔を形成する際に、第1エッチング阻止膜8aよりもエッチングされ難い材質で形成されることとする。
ここでは、通常のプラズマCVD法で成膜されるSiO2膜よりもシリコン含有率の高い比誘電率4.3のSiO2膜(SR−SiO2膜)により、第2エッチング阻止膜8bを形成する。このSR−SiO2膜は、プラズマCVD法により、成膜ガス中のシリコン含有成分を増加することで形成されるものである。このSR−SiO2膜の成膜は、例えば、平行平板型プラズマCVD装置で、成膜ガスとして、シラン(SiH4)、一酸化二窒素(N2O)、N2を用い、ガス流量比(SiH4:N2O:N2)を1:17:5、RFパワー600W、圧力350Paに設定して行われる。なお、このSR−SiO2膜が形成されているかどうかは屈折率により確認することができ、通常のSiO2膜の屈折率が1.46であるのに対し、SR−SiO2膜の屈折率は1.5以上となる。
ここで、このSR−SiO2膜は比誘電率が4.3であることから、半導体装置全体の比誘電率を低減するため、20nm以下の膜厚で形成することが好ましい。20nm以下で形成することで、形成する半導体装置の配線間容量を低い状態で維持することができる。ここでは、10nmの膜厚でSR−SiO2膜からなる第2エッチング阻止膜8bを形成することとする。
次いで、第2エッチング阻止膜8b上に、配線層間の絶縁膜として、例えばSiOCからなる第1絶縁膜9を膜厚80nmで成膜する。次いで、第1絶縁膜9上に、例えばPAEからなる第2絶縁膜10を90nmの膜厚で形成する。
次に、第2絶縁膜10上に、第1マスク形成層31、第2マスク形成層32および第3マスク形成層33、第4マスク形成層34を順次形成する。ここで、第1マスク形成層31から第4マスク形成層34までの材質の選定は第1実施形態と同様に行うこととする。
ここでは、第1実施形態とは膜厚を変えて成膜する。
ここでは、第1実施形態とは膜厚を変えて成膜する。
すなわち、第2絶縁膜(PAE)10上に例えばSiOCからなる第1マスク形成層31を70nmの膜厚で形成する。後述するように、本実施形態では膜厚70nmの第1マスク形成層31と膜厚90nmの第2絶縁膜10とに配線膜厚140nmの配線を形成することから、第1マスク形成層31の上層の20nmは後工程で行うCMPの削りしろとなる。
次いで、SiO2からなる第2マスク形成層32を70nmの膜厚で形成する。ここでは、上述したように、第1マスク形成層31の上層がCMPの削りしろとなることから、第1実施形態よりも20nm薄い膜厚で、第2マスク形成層32を形成することとする。続いて、SiNからなる第3マスク形成層33を50nmの膜厚で、SiO2からなる第4マスク形成層34を50nmの膜厚で、順次形成する。
以上のようにして、4層構造のマスク形成層を形成した後、配線溝パターンを有するレジストマスク14を第4マスク形成層34上に形成する。
次に、図7(b)に示すように、レジストマスク14(前記図7(a)参照)をエッチングマスクとして用いたドライエッチング法により、第4マスク形成層(SiO2)34(前記図7(a)参照)をエッチングして、配線溝パターンを有する第4マスク34’を形成する。この際のエッチング条件は第1実施形態と同様の条件で行うこととする。その後、例えばO2プラズマをベースとしたアッシング処理と有機アミン系の薬液処理を施すことにより、レジストマスク14およびエッチング処理の際に生じた残留付着物を完全に除去する。
次に、図8(c)に示すように、第4マスク34’上を含む第3マスク形成層33上に、接続孔パターンを有するレジストマスク15を形成する。この際、レジストマスク15に設けられた接続孔パターンの少なくとも一部が、第4マスク34’の開口部内に重なるように、レジストマスク15をパターン形成する。
続いて、図8(d)に示すように、レジストマスク15(前記図8(c)参照)をエッチングマスクとしたドライエッチング法により、第4マスク34’、第3マスク形成層33、第2マスク形成層32、第1マスク形成層31をエッチングし、さらに第2絶縁膜10をエッチングする。これにより、第1絶縁膜9を露出させた接続孔16を形成する。上記エッチングも第1実施形態と同様のエッチング条件で行うこととする。なお、レジストマスク15は、第2絶縁膜(PAE)10のエッチングと同時に除去される。
次に、図8(e)に示すように、配線溝パターンを有する第4マスク(SiO2)34’をエッチングマスクとしたドライエッチング法により、第3マスク形成層(SiN)33(前記図8(d)参照)をエッチングする。これにより、配線溝パターンを有する第3マスク33’が形成される。
次いで、図9(f)に示すように、次に、配線溝パターンを有する第4マスク(SiO2)34’(前記図8(e)参照)および第3マスク(SiN)33’をエッチングマスクとして用いたドライエッチングにより、第2マスク形成層(SiO2)32(前記8(e)参照)をエッチングする。これにより、配線溝パターンを有する第2マスク32’が形成される。
このドライエッチングにおいては、第1実施形態と同様のエッチング条件で行うと、このようなエッチング条件下では、第4マスク(SiO2)34’は、第2マスク形成層(SiO2)32と同一材料であるため、第2マスク形成層32のエッチングの進行にともない、第4マスク34’も除去される。また、SiNに対するSiO2のエッチング選択比(SiO2/SiN)は5程度であるため、第3マスク(SiN)33’の膜厚が50nmであれば、膜厚70nmの第2マスク形成層(SiO2)32(前記図8(e)参照)をエッチングする際、第3マスク(SiN)33’の膜減りに対して十分な余裕をもって、第2マスク形成層32に配線溝パターンを開口することが出来る。なお、ここでは、第3マスク33’は、膜厚35nm程度まで膜減りすることとする。
また、この際、SiOCに対するSiO2のエッチング選択比(SiO2/SiOC)は1.5程度になるので、接続孔パターンの設けられた第1マスク形成層31をエッチングマスクとして、接続孔16はさらに掘り下げられ、第2エッチング阻止膜(SR−SiO2)8bが露出される。また、SR−SiO2に対するSiO2のエッチング選択比(SiO2/SR−SiO2)は4程度であるため、SR−SiO2膜は7nm程度掘り下げられる。
続いて、図9(g)に示すように、配線溝パターンを有する第3マスク(SiN)33’をエッチングマスクとして、第1マスク(SiOC)形成層31(前記図9(f)参照)をエッチングする。これにより、配線溝パターンを有する第1マスク(SiOC)31’が形成される。
このドライエッチングにおいて、第1実施形態と同一のエッチング条件で行うと、このエッチング条件下では、SiNに対するSiOCのエッチング選択比(SiOC/SiN)は3程度なので、図9(f)を用いて説明した第2マスク32’を形成する工程で第3マスク(SiN)33’の膜厚が35nm程度まで減少するが、70nmの第1マスク形成層(SiOC)31に対して十分に余裕を持って配線溝パターンを形成することができる。また、SR−SiO2に対するSiOCのエッチング選択比(SiOC/SR−SiO2)は5、SiCに対するSiOCのエッチング選択比(SiOC/SiC)は3であるため、接続孔16は第2エッチング阻止膜8bを開口し、第1エッチング阻止膜8a内に20nm程度掘り下げられる。この場合であっても、第1エッチング阻止膜8aは35nmの膜厚で形成されているため、下層のCu配線7の露出は防止される。
この後の工程は第1実施形態と同様に行うこととする。すなわち、続いて、図9(h)に示すように、第3マスク33’(前記図9(g)参照)および接続孔16の底部に残存する第1エッチング阻止膜8aおよびをエッチング除去する。
次いで、図10(i)に示すように、第2マスク(SiO2)32’をエッチングマスクとして、第1マスク(SiO2)31’の配線溝パターンの底部に残存する第2絶縁膜(PAE)10をエッチングする。これにより、第1マスク31’に形成された配線溝パターンをさらに掘り下げ、第2マスク32’、第1マスク31’および第2絶縁膜10に配線溝17を形成する。
以上の後、薬液を用いた後処理およびRFスパッタリング処理により、配線溝17や接続孔16の側壁に残留するエッチング付着物を除去し、接続孔16底部のCu変質層を正常なCu層に転化する。
その後、図10(j)に示すように、スパッタリング法により、配線溝17および接続孔16の内壁を覆う状態で、バリアメタル膜18を成膜する。続いて、上記配線溝17および接続孔16を埋め込む状態で、バリアメタル膜18上にCuからなる導電膜22を電解メッキ法またはスパッタリング法により堆積し、配線溝17と接続孔16の埋め込みを同時に行う。
次に、図10(k)に示すように、CMP法により、配線パターンとして不要な導電膜22(前記図10(j)参照)、バリアメタル膜18とともに、第2マスク32’と第1マスク31’の途中までを除去することで、接続孔16にヴィア19を形成するとともに配線溝17にCu配線20を形成する。そして、Cu配線7上と同様に、Cu配線20上を含む第1マスク31’上に、SiCからなるエッチング阻止膜21を形成する。これにより、デュアルダマシン構造の多層配線構造を形成することができる。
このような半導体装置の製造方法によれば、第1マスク31’は第2絶縁膜10上に残され、当該第2絶縁膜10とともに配線溝を構成する第3絶縁膜として用いられることになり、第1絶縁膜9、第2絶縁膜10、第1マスク31’は低誘電材料で形成されることから、第1実施形態と同様の効果を奏することができる。
さらに、本実施形態によれば、CMP法により配線パターンとして不要な導電膜22とともに、第2マスク32’と第1マスク31’の途中までを除去するため、比誘電率の高い第2マスク32’を確実に除去することができる。これにより、第2マスク32’の研磨残りが部分的に残存する場合よりも、比誘電率の制御が容易である。
また、第1エッチング阻止膜8aと第1絶縁膜9との間に、第2エッチング阻止膜8bが介在することで、下層のCu配線7の露出およびSiOC膜4への掘り込みをより確実に防止することができる。
なお、第1実施形態の変形例は、第2実施形態でも適用可能である。
(第3実施形態)
次に、本発明の半導体装置の製造方法にかかる第3の実施形態について、図11〜図15の製造工程断面図を用いて説明する。本実施形態例は、接続孔形成用のマスクパターン(接続孔(ヴィアホール)パターン)を形成した後、配線溝形成用のマスクパターン(配線溝(トレンチ)パターン)を形成する先ヴィア方式のデュアルダマシン構造の形成に係わる。なお、第1実施形態と同様の構成には同一の番号を付して説明し、詳細な説明は省略する。
次に、本発明の半導体装置の製造方法にかかる第3の実施形態について、図11〜図15の製造工程断面図を用いて説明する。本実施形態例は、接続孔形成用のマスクパターン(接続孔(ヴィアホール)パターン)を形成した後、配線溝形成用のマスクパターン(配線溝(トレンチ)パターン)を形成する先ヴィア方式のデュアルダマシン構造の形成に係わる。なお、第1実施形態と同様の構成には同一の番号を付して説明し、詳細な説明は省略する。
まず、図11(a)に示すように、基板1上に下地絶縁膜2を介してPAE膜3とSiOC膜4を順次積層し、PAE膜3とSiOC膜4とにCu配線7を形成する。次いで、Cu配線7上およびSiOC膜4上にエッチング阻止膜8、第1絶縁膜9および第2絶縁膜10を順次積層する。ここまでの工程は第1実施形態と同様に行う。
次に、第1実施形態と同様に、第2絶縁膜10上に、第1マスク形成層31、第2マスク形成層32、第3マスク形成層33、第4マスク形成層34を順次形成する。この際、各マスク形成層の材質および成膜方法は第1実施形態と同様に行うが、本実施形態では、各マスク形成層の膜厚を第1実施形態とは異なる膜厚で形成することとする。ここでは、第1マスク形成層31を70nm、第2マスク形成層32を70nm、第3マスク形成層33を50nm、第4マスク形成層34を50nmの膜厚でそれぞれ形成する。その後、、第4マスク形成層34上に、接続孔パターンを有するレジストマスク15を形成する。
次いで、図11(b)に示すように、レジストマスク15(前記図11(a)参照)をエッチングマスクとして用いたドライエッチング法により、第4マスク形成層(SiO2)34、第3マスク形成層(SiN)33、第2マスク形成層(SiO2)32をエッチングして、接続孔パターンを有する第4マスク形成層34、第3マスク形成層33および第2マスク形成層32を形成する。その後、例えばO2プラズマをベースとしたアッシング処理と薬液処理を施すことにより、レジストマスク15及びエッチング処理の際に生じた残留付着物を完全に除去する。
次に、図12(c)に示すように、上記接続孔パターンを埋め込む状態で、第4マスク形成層34上に、例えば有機材料からなる平坦化層35を形成した後、この平坦化層35上に、例えばSiO2からなるマスク転写層36を形成する。続いて、マスク転写層36上に、配線溝パターンを有するレジストマスク14を形成する。
次いで、図12(d)に示すように、上記レジストマスク14(前記図12(c)参照)をエッチングマスクとして用いたドライエッチング法により、配線溝パターンを有するマスク転写層36および平坦化層35を形成する。この際、第4マスク形成層34、第3マスク形成層33および第2マスク形成層32に形成された接続孔パターンに平坦化層35が残存するようにする。
続いて、図13(e)に示す如く、配線溝パターンを有するマスク転写層36(前記図12(d)参照)および平坦化層35をマスクとしたドライエッチング法により、第4マスク形成層(SiO2)34(前記図12(d)参照)をエッチングする。これにより、配線溝パターンを有する第4マスク34’が形成される。これにより、第4マスク(SiO2)34’の配線溝パターンの底部には、接続孔パターンを有する第3マスク形成層(SiN)33が露出される。また、このエッチングにより、マスク転写層36は除去される。
その後、図13(f)に示すように、例えばO2プラズマをベースとしたアッシング処理と薬液処理を施すことで、残存する平坦化層35(前記図13(e)参照)およびエッチング処理の際に生じた残留付着物は完全に除去される。以上のようにして、接続孔パターンを有する第3マスク形成層33上に、配線溝パターンを有する第4マスク34’が形成される。
続いて、図13(g)に示すように、配線溝パターンを有する第4マスク(SiO2)34’をエッチングマスクとして用いたドライエッチング法により、第3マスク形成層(SiN)33(前記図13(f)参照)をエッチングする。これにより、配線溝パターンを有する第3マスク33’が形成される。また、この際、接続孔パターンを有する第3マスク形成層(SiN)33をマスクとして、接続孔パターンは掘り下げられ、第2絶縁膜(PAE)10が露出される。これにより、第1マスク形成層31に接続孔パターンが形成される。
次いで、図14(h)に示すように、接続孔パターンを有する第2マスク形成層32をエッチングマスクとして用いたドライエッチングにより、第2絶縁膜(PAE)10に接続孔16を開口し、第1絶縁膜(SiOC)9の表面を露出させる。この際、SiO2に対するPAEのエッチング選択比は100以上となるため、このエッチングにより、第3マスク33’の配線溝パターンの底部に露出された第2マスク形成層(SiO2)32や第4マスク(SiO2)34’が膜減りすることは、ほとんど無い。
次に、図14(i)に示すように、配線溝パターンを有する第4マスク34’(前記図14(h)参照)および第3マスク33’をエッチングマスクとして用いたドライエッチング法により、接続孔パターンを有する第2マスク形成層32(前記図14(h)参照)をエッチングする。これにより、配線溝パターンを有する第2マスク32’が形成される。また、第4マスク(SiO2)34’は、第2マスク形成層(SiO2)32と同一材料であるため、第2マスク形成層32のエッチングの進行にともない、第4マスク34’は除去される。さらに、このエッチングにより、第1絶縁膜(SiOC)9の途中まで接続孔16は掘り下げられる。
続いて、図14(j)に示すように、配線溝パターンを有する第3マスク33’をエッチングマスクとして用いたドライエッチング法により、第1マスク形成層(SiOC)31(前記図14(i)参照)をエッチングする。これにより、配線溝パターンを有する第1マスク31’が形成される。また、このエッチングにより、接続孔パターンが設けられた第1マスク形成層(SiOC)31および第2絶縁膜10をマスクとして、接続孔16はさらに掘り下げられ、エッチング阻止膜8が露出される。
この後の工程は、第1実施形態と同様に行うこととする。すなわち、引き続き、図15(k)に示すように、接続孔16の底部に残存するエッチング阻止膜8および第3マスク(SiN)33’(前記図14(j)参照)をエッチング除去する。次いで、第2マスク(SiO2)32’をエッチングマスクとして、第1マスク(SiO2)31’の配線溝パターンの底部に残存する第2絶縁膜(PAE)10をエッチングする。これにより、第1マスク31’に形成された配線溝パターンをさらに掘り下げ、第2マスク32’、第1マスク31’および第2絶縁膜10に配線溝17を形成する。
以上の後、薬液を用いた後処理およびRFスパッタリング処理により、配線溝17や接続孔16の側壁に残留するエッチング付着物を除去し、接続孔16底部のCu変質層を正常なCu層に転化する。
その後、図15(l)に示すように、スパッタリング法により、配線溝17および接続孔16の内壁を覆う状態で、バリアメタル膜18を成膜する。続いて、上記配線溝17および接続孔16を埋め込む状態で、バリアメタル膜18上にCuからなる導電膜22を電解メッキ法またはスパッタリング法により堆積し、配線溝17と接続孔16の埋め込みを同時に行う。
次に、図15(m)に示すように、CMP法により、配線パターンとして不要な導電膜22(前記図15(l)参照)、バリアメタル膜18とともに、第2マスク32’と第1マスク31’の途中までを除去することで、接続孔16にヴィア19を形成するとともに配線溝17にCu配線20を形成する。この際、Cu配線20の膜厚が140nmとなるように、CMPの研磨時間を調整することとする。そして、Cu配線7上と同様に、Cu配線20上を含む第1マスク31’上に、例えばSiCからなるエッチング阻止膜21を形成する。これにより、デュアルダマシン構造の多層配線構造を形成することができる。
このような半導体装置の製造方法によれば、第1マスク31’は第2絶縁膜10上に残され、当該第2絶縁膜10とともに配線溝を構成する第3絶縁膜として用いられることになり、第1絶縁膜9、第2絶縁膜10、第1マスク31’は低誘電材料で形成されることから、第1実施形態と同様の効果を奏することができる。
また、CMP法により配線パターンとして不要な導電膜22とともに、第2マスク32’と第1マスク31’の途中までを除去するため、比誘電率の高い第2マスク32’を確実に除去することができる。これにより、第2マスク32’の研磨残りが部分的に残存する場合よりも、比誘電率の制御が容易である。
さらに、上述した第1実施形態および第2実施形態では、Cu配線7(下層配線)に対してヴィア19とCu配線20(上層配線)の位置合わせが行われるため、ヴィア19とCu配線20との間には、2回分の位置合わせに伴う誤差が存在するが、本実施形態の製造方法によれば、Cu配線7に対してヴィア19の位置を合わせ、ヴィア19にCu配線20の位置を合わせるため、異電位のヴィア−配線間ショートに対するマージンを拡大することができる。
なお、第1実施形態の変形例および第2実施形態は、第3実施形態でも適用可能である。
上述した第2実施形態と同様の方法により、第2エッチング阻止膜(SR−SiO2)8bの膜厚5nmから20nmまで5nm間隔で変化させて、半導体装置を製造した場合の配線間容量を測定した。また、第2エッチング阻止膜8bの膜厚0nmの半導体装置は、第1実施形態と同様の方法により製造した。そして、これらの半導体装置について配線間容量を測定した結果を図16のグラフに示す。なお、配線間容量は図19(h)を用いて説明した構成の配線間容量を1とした場合の比で示す。
このグラフに示すように、第2エッチング阻止膜8bの膜厚が20nm以下である場合には、従来の構造よりも配線間容量が3%〜7%低くなることが確認された。
11…基板、14,15…レジストマスク、16…接続孔、17…配線溝、19…ヴィア、20…配線、31…第1マスク形成層、32…第2マスク形成層、33…第3マスク形成層、34…第4マスク形成層、31’…第1マスク、32’…第2マスク、33’…第3マスク、34’…第4マスク
Claims (11)
- 酸化シリコンよりも比誘電率の低い低誘電材料膜を含む絶縁膜を備えた半導体装置の製造方法であって、
(イ)表面側に導電層パターンが設けられた基板上に、配線層間の絶縁膜として低誘電材料からなる第1絶縁膜、および配線間の絶縁膜として前記第1絶縁膜とは異なる低誘電材料からなる第2絶縁膜を順次形成する工程と、
(ロ)前記第2絶縁膜上に、当該第2絶縁膜とは異なる低誘電材料からなる第1マスク形成層、当該第1マスク形成層とは異なる絶縁材料からなる第2マスク形成層、当該第2マスク形成層とは異なる絶縁材料からなる第3マスク形成層および当該第3マスク形成層とは異なる絶縁材料からなる第4マスク形成層を順次形成する工程と、
(ハ)前記第4マスク形成層をパターンニングして配線溝パターンを有する第4マスクを形成する工程と、
(ニ)前記第4マスク上を含む前記第3マスク形成層上に、接続孔パターンを有するレジストマスクを形成する工程と、
(ホ)前記レジストマスクをエッチングマスクとして前記第4マスク、前記第3マスク形成層、第2マスク形成層、第1マスク形成層をエッチングし、さらに、第2絶縁膜をエッチングして接続孔を開口する工程と、
(ヘ)前記第4マスクをエッチングマスクとして、前記第3マスク形成層をエッチングして配線溝パターンを有する第3マスクを形成するとともに、前記第1絶縁膜の途中までをエッチングして前記接続孔を掘り下げる工程と、
(ト)前記第4マスクおよび前記第3マスクをエッチングマスクとして、前記第2マスク形成層をエッチングして配線溝パターンを有する第2マスクを形成し、前記接続孔の底部に残存する前記第1絶縁膜をエッチングして前記接続孔を前記基板に達する状態まで掘り下げるとともに、前記第4マスクを除去する工程と、
(チ)前記第3マスクをエッチングマスクとして、第1マスク形成層をエッチングし、配線溝パターンを有する第1マスクを形成する工程と、
(リ)前記第3マスクを除去した後、前記第2マスクをエッチングマスクとして、前記第2絶縁膜に配線溝を形成する工程と、
(ヌ)前記配線溝を形成した後に、第2マスクを除去する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記工程(イ)では、前記工程(ト)および前記工程(チ)のエッチングにより前記基板が掘り込まれることを阻止するエッチング阻止膜を前記基板上に形成し、当該エッチング阻止膜上に前記第1絶縁膜と前記第2絶縁膜とを順次形成するとともに、
前記工程(ト)では、前記接続孔を前記エッチング阻止膜に達する状態まで堀り下げ、
前記工程(リ)では、前記第3マスクとともに前記エッチング阻止膜を除去する
ことを特徴とする半導体装置の製造方法。 - 請求項2記載の半導体装置の製造方法において、
前記エッチング阻止膜は、前記基板上に設けられるとともに前記導電層パターンからの導電材料の拡散を防止する第1エッチング阻止膜と、当該第1エッチング阻止膜上に設けられる第2エッチング阻止膜とからなり、
前記第2のエッチング阻止膜は、前記工程(チ)のエッチングにおいて、前記第1エッチング阻止膜よりもエッチングされ難い材質で形成されている
ことを特徴とする半導体装置の製造方法。 - 請求項3記載の半導体装置の製造方法において、
前記第2エッチング阻止膜は、シリコン含有率の高い酸化シリコンで形成されている
ことを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記工程(リ)と前記工程(ヌ)との間に、前記第2マスクおよび前記第1マスクの配線溝パターン、前記配線溝および前記接続孔を埋め込む状態で、前記第2マスク上に導電膜を形成する工程を行い、
前記工程(ヌ)では、CMP法により、配線パターンとして余分な前記導電膜を除去するとともに前記第2マスクを除去する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記工程(ヌ)では、前記第2マスクを前記第1マスク上の全域または一部に薄膜状に残存させた状態で、前記第2マスクを除去する
ことを特徴とする半導体装置の製造方法。 - 酸化シリコンよりも比誘電率の低い低誘電材料膜を含む絶縁膜を備えた半導体装置の製造方法であって、
(イ)表面側に導電層パターンが設けられた基板上に、配線層間の絶縁膜として低誘電材料からなる第1絶縁膜、および配線間の絶縁膜として前記第1絶縁膜とは異なる低誘電材料からなる第2絶縁膜を順次形成する工程と、
(ロ)前記第2絶縁膜上に、当該第2絶縁膜とは異なる低誘電材料からなる第1マスク形成層、当該第1マスク形成層とは異なる絶縁材料からなる第2マスク形成層、当該第2マスク形成層とは異なる絶縁材料からなる第3マスク形成層および当該第3マスク形成層とは異なる絶縁材料からなる第4マスク形成層を順次形成する工程と、
(ハ)前記第4マスク形成層、前記第3マスク形成層および前記第2マスク形成層をパターンニングして、当該第4マスク形成層、当該第3マスク形成層および当該第2マスク形成層に接続孔パターンを形成する工程と、
(ニ)接続孔パターンが設けられた前記第4マスク形成層上に、配線溝パターンを有するレジストマスクを形成する工程と、
(ホ)前記レジストマスクをエッチングマスクとして、前記第4マスク形成層をエッチングし、配線溝パターンを有する第4マスクを形成する工程と、
(ヘ)接続孔パターンを有する前記第3マスク形成層および前記第2マスク形成層をエッチングマスクとして、前記第1マスク形成層をエッチングして当該第1マスク形成層に接続孔パターンを形成するとともに、前記第4マスクをエッチングマスクとして、前記第3マスク形成層をエッチングして配線溝パターンを有する第3マスクを形成する工程と、
(ト)接続孔パターンを有する前記第2マスク形成層をエッチングマスクとして、前記第2絶縁膜に接続孔を開口する工程と、
(チ)前記第4マスクおよび前記第3マスクをエッチングマスクとして、前記第2マスク形成層をエッチングして、配線溝パターンを有する第2マスクを形成し、前記接続孔を前記第1絶縁膜の途中まで掘り下げるとともに、前記第4マスクを除去する工程と、
(リ)前記第3マスクをエッチングマスクとして、第1マスク形成層をエッチングし、配線溝パターンを有する第1マスクを形成するとともに、前記接続孔の底部に残存する前記第1絶縁膜をエッチングして前記接続孔を前記基板に達する状態まで掘り下げる工程と、
(ヌ)前記第3マスクを除去した後、前記第2マスクをエッチングマスクとして、前記第2絶縁膜に配線溝を形成する工程と、
(ル)前記配線溝を形成した後に、第2マスクを除去する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 請求項7記載の半導体装置の製造方法において、
前記工程(ヌ)と前記工程(ル)との間に、前記第2マスクおよび前記第1マスクの配線溝パターン、前記配線溝および前記接続孔を埋め込む状態で、前記第2マスク上に導電膜を形成する工程を行い、
前記工程(ル)では、CMP法により、配線パターンとして余分な前記導電膜を除去するとともに前記第2マスクを除去する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 酸化シリコンよりも比誘電率の低い低誘電材料膜を含む絶縁膜を備えた半導体装置であって、
表面側に導電層パターンを有する基板上に設けられた低誘電材料からなる第1絶縁膜と、
前記第1絶縁膜上に設けられた当該第1絶縁膜とは異なる低誘電材料からなる第2絶縁膜と、
前記第2絶縁膜上に設けられた当該第2絶縁膜とは異なる低誘電材料からなる第3絶縁膜と、
前記第1絶縁膜に前記基板に達する状態で設けられたヴィアと、
前記第2絶縁膜および前記第3絶縁膜に前記ヴィアに達する状態で設けられた配線と、
前記第3絶縁膜上の一部または全域に設けられ、当該第3絶縁膜とは異なる絶縁材料からなる薄膜状の第4絶縁膜とを備えた
ことを特徴とする半導体装置。 - 請求項9記載の半導体装置において、
前記基板上には、前記第1絶縁膜のエッチングの際に前記基板が掘り込まれることを阻止するエッチング阻止膜を介して前記第1絶縁膜が設けられている
ことを特徴とする半導体装置。 - 請求項10記載の半導体装置において、
前記エッチング阻止膜は、前記基板上に設けられるとともに前記導電層パターンからの導電材料の拡散を防止する第1エッチング阻止膜と、当該第1エッチング阻止膜上に設けられる第2エッチング阻止膜とからなり、
前記第2のエッチング阻止膜は、シリコン含有率の高い酸化シリコンで形成されている
ことを特徴とする半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005361211A JP2006253645A (ja) | 2005-02-14 | 2005-12-15 | 半導体装置の製造方法および半導体装置 |
US11/346,890 US7378340B2 (en) | 2005-02-14 | 2006-02-03 | Method of manufacturing semiconductor device and semiconductor device |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005035414 | 2005-02-14 | ||
JP2005361211A JP2006253645A (ja) | 2005-02-14 | 2005-12-15 | 半導体装置の製造方法および半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006253645A true JP2006253645A (ja) | 2006-09-21 |
Family
ID=36911823
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005361211A Pending JP2006253645A (ja) | 2005-02-14 | 2005-12-15 | 半導体装置の製造方法および半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7378340B2 (ja) |
JP (1) | JP2006253645A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010016083A (ja) * | 2008-07-02 | 2010-01-21 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
KR20100082714A (ko) * | 2009-01-09 | 2010-07-19 | 삼성전자주식회사 | 다층 하드 마스크를 이용한 듀얼 다마신 금속 배선 구조의 제조 방법 |
KR20170074341A (ko) * | 2015-12-22 | 2017-06-30 | 에스케이하이닉스 주식회사 | 듀얼다마신구조를 형성하는 방법 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7767578B2 (en) * | 2007-01-11 | 2010-08-03 | United Microelectronics Corp. | Damascene interconnection structure and dual damascene process thereof |
JP2008288430A (ja) * | 2007-05-18 | 2008-11-27 | Toshiba Corp | 半導体装置の製造方法 |
JP2009182181A (ja) * | 2008-01-31 | 2009-08-13 | Toshiba Corp | 半導体装置 |
CN107731739B (zh) * | 2016-08-12 | 2020-03-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
US10825720B2 (en) * | 2018-08-24 | 2020-11-03 | International Business Machines Corporation | Single trench damascene interconnect using TiN HMO |
US11276637B2 (en) * | 2019-09-17 | 2022-03-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Barrier-free interconnect structure and manufacturing method thereof |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6069068A (en) | 1997-05-30 | 2000-05-30 | International Business Machines Corporation | Sub-quarter-micron copper interconnections with improved electromigration resistance and reduced defect sensitivity |
JP4193438B2 (ja) | 2002-07-30 | 2008-12-10 | ソニー株式会社 | 半導体装置の製造方法 |
-
2005
- 2005-12-15 JP JP2005361211A patent/JP2006253645A/ja active Pending
-
2006
- 2006-02-03 US US11/346,890 patent/US7378340B2/en not_active Expired - Fee Related
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KR101595733B1 (ko) * | 2009-01-09 | 2016-02-22 | 삼성전자 주식회사 | 다층 하드 마스크를 이용한 듀얼 다마신 금속 배선 구조의 제조 방법 |
KR20170074341A (ko) * | 2015-12-22 | 2017-06-30 | 에스케이하이닉스 주식회사 | 듀얼다마신구조를 형성하는 방법 |
KR102547096B1 (ko) * | 2015-12-22 | 2023-06-26 | 에스케이하이닉스 주식회사 | 듀얼다마신구조를 형성하는 방법 |
Also Published As
Publication number | Publication date |
---|---|
US20060186548A1 (en) | 2006-08-24 |
US7378340B2 (en) | 2008-05-27 |
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