JP4476171B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明の第1実施形態による半導体装置及びその製造方法について図1乃至図8を用いて説明する。図1は本実施形態による半導体装置の構造を示す概略断面図、図2乃至図8は本実施形態による半導体装置の製造方法を示す工程断面図である。
本発明の第2実施形態による半導体装置の製造方法について図9乃至図13を用いて説明する。図9乃至図13は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、図1乃至図8に示す第1実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
本発明の第3実施形態による半導体装置の製造方法について図14乃至図16を用いて説明する。図14乃至図16は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、図1乃至図13に示す第1及び第2実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
本発明の第4実施形態による半導体装置及びその製造方法について図17乃至図24を用いて説明する。図17は本実施形態による半導体装置の構造を示す概略断面図、図18乃至図24は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、図1乃至図16に示す第1乃至第3実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
本発明は上記実施形態に限らず種々の変形が可能である。
ビアホール形成領域の前記第1のマスク及び前記第2のマスクを除去する工程と、
前記ビアホール形成領域の前記絶縁膜を途中まで異方性エッチングする工程と、
前記ビアホール形成領域を含む配線トレンチ形成領域の前記第2のマスクを除去する工程と、
前記ビアホール形成領域の周辺部に前記絶縁膜の上面が露出し、前記周辺部を除く前記配線トレンチ形成領域内の前記第1のマスクが残存するように、前記第2のマスクをマスクとして前記第1のマスクを等方性エッチングする工程と、
前記第2のマスクをマスクとして前記第1のマスク及び前記絶縁膜を異方性エッチングし、前記絶縁膜に、上部に幅広部を有するビアホールと、前記ビアホールの前記幅広部に接続された配線トレンチとを形成する工程と、
前記ビアホール内及び前記配線トレンチ内に、配線層を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
前記ビアホール及び前記配線トレンチを形成する工程は、
前記絶縁膜に対するエッチング選択比が小さい条件で前記第1のマスクを異方性エッチングし、前記絶縁膜上の前記第1のマスクをエッチングするとともに、前記周辺部の前記絶縁膜を選択的にエッチングして前記幅広部を形成する工程と、
前記絶縁膜を更に異方性エッチングし、前記ビアホールを前記基板まで掘り下げるとともに前記配線トレンチを形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
前記ビアホール形成領域の前記第2のマスク及び前記第1のマスクを除去する工程は、
前記第2のマスク上に、前記ビアホール形成領域を露出するフォトレジスト膜を形成する工程と、
前記フォトレジスト膜をマスクとして、前記ビアホール形成領域の前記第2のマスク及び前記第1のマスクを異方性エッチングする工程を有し、
前記ビアホール形成領域の前記絶縁膜を異方性エッチングする工程では、前記フォトレジスト膜、前記第2のマスク及び前記第1のマスクをマスクとして、前記絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。
前記ビアホール形成領域の前記第2のマスク及び前記第1のマスクを除去する工程は、
前記第2のマスク上に、前記ビアホール形成領域を露出するフォトレジスト膜を形成する工程と、
前記フォトレジスト膜をマスクとして、前記ビアホール形成領域の前記第2のマスクを異方性エッチングする工程と、
前記フォトレジスト膜を除去する工程と、
前記第2のマスクをマスクとして、前記ビアホール形成領域の前記第1のマスクを異方性エッチングする工程とを有する
ことを特徴とする半導体装置の製造方法。
前記第2のマスク上に、前記第2のマスクとはエッチング特性の異なる第3のマスクを形成する工程と、
前記配線トレンチ形成領域の前記第3のマスクを除去する工程とを更に有し、
前記配線トレンチ形成領域の前記第2のマスクを除去する工程では、前記第3のマスクをマスクとして、前記第2のマスクを異方性エッチングする
ことを特徴とする半導体装置の製造方法。
前記第1のマスクを等方性エッチングする工程における前記第1のマスクのエッチング量を制御することにより、前記ビアホールの前記幅広部分の形状を制御する
ことを特徴とする半導体装置の製造方法。
ビアホール形成領域の前記第1のマスク、前記第2のマスク及び前記第3のマスクを除去する工程と、
前記ビアホール形成領域の前記絶縁膜を途中まで異方性エッチングする工程と、
前記ビアホール形成領域を含む配線トレンチ形成領域の前記第3のマスクを除去する工程と、
前記ビアホール形成領域の周辺部に前記第1のマスクの上面が露出し、前記周辺部を除く前記配線トレンチ形成領域内の前記第2のマスクが残存するように、前記第3のマスクをマスクとして前記第2のマスクを等方性エッチングする工程と、
前記第3のマスクをマスクとして前記第2のマスク、前記第1のマスク及び前記絶縁膜を異方性エッチングし、前記絶縁膜に、上部に幅広部を有するビアホールと、前記ビアホールの前記幅広部に接続された配線トレンチとを形成する工程と、
前記ビアホール内及び前記配線トレンチ内に、配線層を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
前記ビアホール及び前記配線トレンチを形成する工程は、
前記第1のマスクに対するエッチング選択比が小さい条件で前記第2のマスクを異方性エッチングし、前記第1のマスク上の前記第2のマスクをエッチングするとともに、前記周辺部の前記第1のマスクを選択的にエッチングする工程と、
前記絶縁膜に対するエッチング選択比が小さい条件で前記第1のマスクを異方性エッチングし、前記絶縁膜上の前記第1のマスクをエッチングするとともに、前記周辺部の前記絶縁膜を選択的にエッチングして前記幅広部を形成する工程と、
前記絶縁膜を更に異方性エッチングし、前記ビアホールを前記基板まで掘り下げるとともに前記配線トレンチを形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
前記ビアホール形成領域の前記第3のマスク、前記第2のマスク及び前記第1のマスクを除去する工程は、
前記第3のマスク上に、前記ビアホール形成領域を露出するフォトレジスト膜を形成する工程と、
前記フォトレジスト膜をマスクとして、前記ビアホール形成領域の前記第3のマスク、前記第2のマスク及び前記第1のマスクを異方性エッチングする工程を有し、
前記ビアホール形成領域の前記絶縁膜を異方性エッチングする工程では、前記フォトレジスト膜、前記第3のマスク、前記第2のマスク及び前記第1のマスクをマスクとして、前記絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。
前記ビアホール形成領域の前記第3のマスク、前記第2のマスク及び前記第1のマスクを除去する工程は、
前記第3のマスク上に、前記ビアホール形成領域を露出するフォトレジスト膜を形成する工程と、
前記フォトレジスト膜をマスクとして、前記ビアホール形成領域の前記第3のマスク及び前記第2のマスクを異方性エッチングする工程と、
前記フォトレジスト膜を除去する工程と、
前記第3のマスク及び前記第2のマスクをマスクとして、前記ビアホール形成領域の前記第1のマスクを異方性エッチングする工程とを有する
ことを特徴とする半導体装置の製造方法。
前記第2のマスクを等方性エッチングする工程における前記第2のマスクのエッチング量を制御することにより、前記ビアホールの前記幅広部分の形状を制御する
ことを特徴とする半導体装置の製造方法。
前記ビアホールは、前記配線トレンチ側の端部に、前記基板側の開口径よりも広い幅広部を有する
ことを特徴とする半導体装置。
前記幅広部は、前記配線トレンチの幅よりも狭い
ことを特徴とする半導体装置。
12,18…層間絶縁膜
14,40…配線層
16…ストッパ層
18a…SiOCH膜
18b…ポーラスシリカ膜
18c…有機絶縁膜
20…第1のハードマスク
22…第2のハードマスク
24,30…ArFフォトレジスト膜
26…ビアホール
28…樹脂膜
32…配線トレンチ
34…幅広部分
36…バリアメタル
38…Cu膜
42…第3のハードマスク
Claims (9)
- 基板上に、絶縁膜と、第1のマスクと、前記第1のマスクとはエッチング特性の異なる第2のマスクとを順次形成する工程と、
ビアホール形成領域の前記第1のマスク及び前記第2のマスクを除去する工程と、
前記ビアホール形成領域の前記絶縁膜を途中まで異方性エッチングする工程と、
前記ビアホール形成領域を含む配線トレンチ形成領域の前記第2のマスクを除去する工程と、
前記ビアホール形成領域の周辺部に前記絶縁膜の上面が露出し、前記周辺部を除く前記配線トレンチ形成領域内の前記第1のマスクが残存するように、前記第2のマスクをマスクとして前記第1のマスクを等方性エッチングする工程と、
前記第2のマスクをマスクとして前記第1のマスク及び前記絶縁膜を異方性エッチングし、前記絶縁膜に、上部に幅広部を有するビアホールと、前記ビアホールの前記幅広部に接続された配線トレンチとを形成する工程と、
前記ビアホール内及び前記配線トレンチ内に、配線層を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記ビアホール及び前記配線トレンチを形成する工程は、
前記絶縁膜に対するエッチング選択比が小さい条件で前記第1のマスクを異方性エッチングし、前記絶縁膜上の前記第1のマスクをエッチングするとともに、前記周辺部の前記絶縁膜を選択的にエッチングして前記幅広部を形成する工程と、
前記絶縁膜を更に異方性エッチングし、前記ビアホールを前記基板まで掘り下げるとともに前記配線トレンチを形成する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 請求項1又は2記載の半導体装置の製造方法において、
前記ビアホール形成領域の前記第2のマスク及び前記第1のマスクを除去する工程は、
前記第2のマスク上に、前記ビアホール形成領域を露出するフォトレジスト膜を形成する工程と、
前記フォトレジスト膜をマスクとして、前記ビアホール形成領域の前記第2のマスク及び前記第1のマスクを異方性エッチングする工程を有し、
前記ビアホール形成領域の前記絶縁膜を異方性エッチングする工程では、前記フォトレジスト膜、前記第2のマスク及び前記第1のマスクをマスクとして、前記絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。 - 請求項1又は2記載の半導体装置の製造方法において、
前記ビアホール形成領域の前記第2のマスク及び前記第1のマスクを除去する工程は、
前記第2のマスク上に、前記ビアホール形成領域を露出するフォトレジスト膜を形成する工程と、
前記フォトレジスト膜をマスクとして、前記ビアホール形成領域の前記第2のマスクを異方性エッチングする工程と、
前記フォトレジスト膜を除去する工程と、
前記第2のマスクをマスクとして、前記ビアホール形成領域の前記第1のマスクを異方性エッチングする工程とを有する
ことを特徴とする半導体装置の製造方法。 - 請求項1乃至4のいずれか1項に記載の半導体装置の製造方法において、
前記第2のマスク上に、前記第2のマスクとはエッチング特性の異なる第3のマスクを形成する工程を更に有し、
前記配線トレンチ形成領域の前記第2のマスクを除去する工程では、前記配線トレンチ形成領域の前記第3のマスクを除去し、前記第3のマスクをマスクとして、前記第2のマスクを異方性エッチングする
ことを特徴とする半導体装置の製造方法。 - 請求項1乃至5のいずれか1項に記載の半導体装置の製造方法において、
前記第1のマスクを等方性エッチングする工程における前記第1のマスクのエッチング量を制御することにより、前記ビアホールの前記幅広部分の形状を制御する
ことを特徴とする半導体装置の製造方法。 - 基板上に、絶縁膜と、第1のマスクと、前記第1のマスクとはエッチング特性の異なる第2のマスクと、前記第2のマスクとはエッチング特性の異なる第3のマスクとを順次形成する工程と、
ビアホール形成領域の前記第1のマスク、前記第2のマスク及び前記第3のマスクを除去する工程と、
前記ビアホール形成領域の前記絶縁膜を途中まで異方性エッチングする工程と、
前記ビアホール形成領域を含む配線トレンチ形成領域の前記第3のマスクを除去する工程と、
前記ビアホール形成領域の周辺部に前記第1のマスクの上面が露出し、前記周辺部を除く前記配線トレンチ形成領域内の前記第2のマスクが残存するように、前記第3のマスクをマスクとして前記第2のマスクを等方性エッチングする工程と、
前記第3のマスクをマスクとして前記第2のマスク、前記第1のマスク及び前記絶縁膜を異方性エッチングし、前記絶縁膜に、上部に幅広部を有するビアホールと、前記ビアホールの前記幅広部に接続された配線トレンチとを形成する工程と、
前記ビアホール内及び前記配線トレンチ内に、配線層を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。 - 請求項7記載の半導体装置の製造方法において、
前記ビアホール及び前記配線トレンチを形成する工程は、
前記第1のマスクに対するエッチング選択比が小さい条件で前記第2のマスクを異方性エッチングし、前記第1のマスク上の前記第2のマスクをエッチングするとともに、前記周辺部の前記第1のマスクを選択的にエッチングする工程と、
前記絶縁膜に対するエッチング選択比が小さい条件で前記第1のマスクを異方性エッチングし、前記絶縁膜上の前記第1のマスクをエッチングするとともに、前記周辺部の前記絶縁膜を選択的にエッチングして前記幅広部を形成する工程と、
前記絶縁膜を更に異方性エッチングし、前記ビアホールを前記基板まで掘り下げるとともに前記配線トレンチを形成する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 請求項7又は8記載の半導体装置の製造方法において、
前記第2のマスクを等方性エッチングする工程における前記第2のマスクのエッチング量を制御することにより、前記ビアホールの前記幅広部分の形状を制御する
ことを特徴とする半導体装置の製造方法。
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