JP2010171081A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】比誘電率の低い層間絶縁膜を用いた半導体装置において、プラズマ処理時の層間絶縁膜へのダメージを軽減でき、ダメージ層を除去する際に形成されるアンダーカットを抑制する。
【解決手段】基板上に比誘電率の低い材料からなる絶縁膜４を形成する。次に、前記絶縁膜上にチャンバ内でＳｉＯＣＨ膜５を形成し、前記チャンバ内にプラズマを発生させた状態で徐々に膜中のカーボン濃度を減らし、前記ＳｉＯＣＨ膜上に連続的にＳｉＯ２膜６を形成する。前記ＳｉＯＣＨ膜と前記ＳｉＯ２膜をハードマスクに用いて前記絶縁膜をプラズマ処理し、前記絶縁膜に溝７，８を形成する。その後、前記絶縁膜に形成した溝のエッチング表面をウェットエッチングし、プラズマ処理によるダメージ層と加工残渣物を除去する。
【選択図】図４

Description

本発明は、半導体装置及びその製造方法に関し、更に詳しくはＬｏｗ−ｋ膜と呼ばれる比誘電率の低い層間絶縁膜を用いた配線技術に関するものである。
半導体装置の高集積化に伴って、配線層の幅が狭く且つ厚さが薄くなり、配線間隔も狭くなるため信号遅延が増大する。この遅延は、配線の寄生抵抗Ｒと寄生容量Ｃにより決まり、基本的には配線が微細化するにつれてＲ，Ｃはともに大きくなる。寄生抵抗Ｒは、例えば配線材料に銅等の低抵抗材料を用いる（Ｃｕ配線）ことにより低減できる。一方、寄生容量Ｃは、配線間を埋めている層間絶縁膜の実効誘電率ｋｅｆｆが低いほど少なくなる。すなわち、層間絶縁膜の比誘電率ｋを低くすれば寄生容量Ｃを小さくできるため、比誘電率の低い（ｋ値が３．０以下）Ｌｏｗ−ｋ膜と呼ばれる層間絶縁膜が用いられるようになってきている。
ところが、Ｌｏｗ−ｋ膜を用いると、例えば配線溝を形成する際のプラズマ処理（ハードマスクの成膜やＲＩＥ等）の際に、Ｌｏｗ−ｋ膜中のカーボンが抜けて、Ｌｏｗ−ｋ膜の表面に、いわゆるダメージ層が形成されることが知られている（例えば非特許文献１乃至３参照）。このダメージ層は、比誘電率が高いため配線間容量の増大を招く。また、ダメージ層は吸湿しやすいため、これによりバリアメタル及びＣｕ配線が酸化し、配線の信頼性も劣化する。これらの問題を回避するため、配線溝加工後にフッ酸系の薬液でダメージ層の除去を行っている。この薬液処理は、ヴィア底の下層配線上に形成される加工残渣物の除去も兼ねており、この処理を行わないと、ヴィアと下層配線の導通不良が発生する恐れがある。
しかしながら、ダメージ層のウェットエッチングの進行はハードマスクに比べて速いため、図１（ａ），（ｂ）に示すようにハードマスクＨＭ（ここではＳｉＯ２膜）下のＬｏｗ−ｋ膜にアンダーカット（図１（ｂ）の丸印で示す領域（HM undercut）を参照）が形成される。このアンダーカットにより形成されるオーバーハング部は配線溝への配線金属の埋め込み不良の要因となる。その結果、図１（ｃ）に白い筋で示すような配線溝に沿った埋め込み不良や、図１（ｃ）の左下にパターンが乱れた黒い領域で示すようなボイドが発生する。
TI: Integration of a low-k α-SiOC:H dielectric with Cu interconnects AU: Jeong-Hoon Ahn JN: Journal of the Korean Physical Society (South Korea) Vol.41, No.4, October 2002, pp.422-426. TI: Nanoscale observation of dielectric damage to low k MSQ interconnects, AU: Gross, T.S. JN: Materials, Technology and Reliability of Advanced Interconnects-2005, Symposium (Materials Research Society Proceedings Vol.863) xiii+411 pp.165-169 2005. TI: Repairing process-induced damage to porous low-k ILDs by post-ash treatment AU: Bhanap. A, JN: Advanced Metallization Conference 2003 xxiii+792 pp.519-523 2004.
本発明は、上記のような事情に鑑みてなされたもので、その目的とするところは、比誘電率の低い層間絶縁膜を用いた半導体装置において、プラズマ処理時の層間絶縁膜へのダメージを軽減でき、ダメージ層を除去する際に形成されるアンダーカットを抑制できる半導体装置及びその製造方法を提供することにある。
本発明の一態様に係る半導体装置の製造方法は、基板上に比誘電率の低い材料からなる絶縁膜を形成する工程と、前記絶縁膜上にチャンバ内でＳｉＯＣＨ膜を形成する工程と、前記チャンバ内にプラズマを発生させた状態で徐々に膜中のカーボン濃度を減らし、前記ＳｉＯＣＨ膜上に連続的にＳｉＯ２膜を形成する工程と、前記ＳｉＯＣＨ膜と前記ＳｉＯ２膜をハードマスクに用いて前記絶縁膜をプラズマ処理し、前記絶縁膜に溝を形成する工程と、前記絶縁膜に形成した溝のエッチング表面をウェットエッチングし、プラズマ処理によるダメージ層と加工残渣物を除去する工程とを具備する。
本発明の他の一態様に係る半導体装置の製造方法は、基板上にチャンバ内でＳｉＯＣＨ膜を形成する工程と、前記チャンバ内にプラズマを発生させた状態で徐々に膜中のカーボン濃度を減らし、前記ＳｉＯＣＨ膜上に連続的にＳｉＯ２膜を形成する工程と、前記ＳｉＯ２膜をハードマスクに用いて前記絶縁膜をプラズマ処理し、前記ＳｉＯＣＨ膜に溝を形成する工程と、前記ＳｉＯＣＨ膜に形成した溝のエッチング表面をウェットエッチングし、プラズマ処理によるダメージ層と加工残渣物を除去する工程とを具備する。
本発明の更に他の一態様に係る半導体装置の製造方法は、基板上にＳｉＯＣＨ膜を形成する工程と、前記ＳｉＯＣＨ膜上に、前記ＳｉＯＣＨ膜よりも密度が高く且つ膜中のカーボン濃度が高い緻密層を形成する工程と、前記緻密層上にハードマスクを形成する工程と、前記ハードマスクを用いて前記緻密層及び前記ＳｉＯＣＨ膜をプラズマ処理し、前記緻密層及び前記ＳｉＯＣＨ膜に溝を形成する工程と、前記ＳｉＯＣＨ膜に形成した溝のエッチング表面をウェットエッチングし、プラズマ処理によるダメージ層と加工残渣物を除去する工程とを具備する。
また、本発明の一態様に係る半導体装置は、比誘電率の低い材料からなる絶縁膜と、前記絶縁膜上に形成され、前記絶縁膜よりもカーボン濃度が高いＳｉＯＣＨ膜と、前記ＳｉＯＣＨ膜及び前記絶縁膜に形成された溝と、前記溝の内面に形成された第１のバリア層と、前記溝内に埋め込み形成された導電層と、前記ＳｉＯＣＨ膜上及び前記導電層上に形成された第２のバリア層とを具備する。
本発明の別の一態様に係る半導体装置は、絶縁膜上に形成されたＳｉＯＣＨ膜と、前記ＳｉＯＣＨ膜上に形成され、前記ＳｉＯＣＨ膜よりも密度が高く且つ膜中のカーボン濃度が高い緻密層と、前記緻密層及び前記ＳｉＯＣＨ膜に形成された溝と、前記溝の内面に形成された第１のバリア層と、前記溝内に埋め込み形成された導電層と、前記緻密層上及び前記導電層上に形成された第２のバリア層とを具備する。
本発明によれば、比誘電率の低い層間絶縁膜を用いた半導体装置において、プラズマ処理時の層間絶縁膜へのダメージを軽減でき、ダメージ層を除去する際に形成されるアンダーカットを抑制できる半導体装置及びその製造方法が得られる。
（ａ）図は試作した半導体装置における配線溝への金属の埋め込み後の断面を示す透過型電子顕微鏡（ＴＥＭ:Transmission Electron Microscope）写真、（ｂ）図は（ａ）図の拡大ＴＥＭ写真、（ｃ）図は配線溝へ金属を埋め込み、ＣＭＰで平坦化した後の平面を示す走査型電子顕微鏡（ＳＥＭ:Scanning Electron Microscope）写真。 本発明の第１の実施形態に係る半導体装置の製造方法について説明するためのもので、下層配線層の形成後に上層の層間絶縁膜を成膜した状態を示す断面図。 本発明の第１の実施形態に係る半導体装置の製造方法について説明するためのもので、層間絶縁膜上にハードマスクであるＳｉＯＣＨ膜とＳｉＯ２膜を連続成膜した状態を示す断面図。 本発明の第１の実施形態に係る半導体装置の製造方法について説明するためのもので、上層の絶縁膜に配線溝パターン及びヴィアパターンを形成した状態を示す断面図。 本発明の第１の実施形態に係る半導体装置の製造方法について説明するためのもので、配線溝パターン及びヴィアパターンにバリアメタルとＣｕを充填した状態を示す断面図。 本発明の第１の実施形態に係る半導体装置の製造方法について説明するためのもので、ハードマスクであるＳｉＯＣＨ膜とＳｉＯ２膜、及び余分なＣｕ膜を除去した後の状態を示す断面図。 本発明の第１の実施形態に係る半導体装置の製造方法により形成した配線金属の埋め込み後の断面のＴＥＭ写真。 図７に示したＴＥＭ写真とＥＥＬＳ（Electron Energy Loss Spectroscopy）プロファイルを重ね合わせた図。 本発明の第１の実施形態に係る半導体装置の製造方法の変形例について説明するためのもので、ハードマスクの一部であるＳｉＯ２膜、及び余分なＣｕ膜を除去した後の状態を示す断面図。 本発明の第２の実施形態に係る半導体装置の製造方法について説明するためのもので、下層配線層の形成後にＣｕ拡散防止膜を成膜した状態を示す断面図。 本発明の第２の実施形態に係る半導体装置の製造方法について説明するためのもので、Ｃｕ拡散防止膜上に層間絶縁膜とハードマスクを連続成膜した状態を示す断面図。 本発明の第２の実施形態に係る半導体装置の製造方法について説明するためのもので、上層絶縁膜に配線溝パターン及びヴィアパターンを形成した状態を示す断面図。 本発明の第２の実施形態に係る半導体装置の製造方法について説明するためのもので、配線溝パターン及びヴィアパターンにバリアメタルとＣｕを充填した状態を示す断面図。 本発明の第２の実施形態に係る半導体装置の製造方法について説明するためのもので、ハードマスク及び余分なＣｕ膜を除去した後の状態を示す断面図。 本発明の第３の実施形態に係る半導体装置の製造方法について説明するためのもので、下層配線層の形成後に上層の層間絶縁膜とその表面に緻密層を成膜した状態を示す断面図。 本発明の第３の実施形態に係る半導体装置の製造方法について説明するためのもので、層間絶縁膜上にハードマスクを成膜した状態を示す断面図。 本発明の第３の実施形態に係る半導体装置の製造方法について説明するためのもので、上層絶縁膜に配線溝パターン及びヴィアパターンを形成した状態を示す断面図。 本発明の第３の実施形態に係る半導体装置の製造方法について説明するためのもので、配線溝パターン及びヴィアパターンにバリアメタルとＣｕを充填した状態を示す断面図。 本発明の第３の実施形態に係る半導体装置の製造方法について説明するためのもので、ハードマスクと層間絶縁膜上の緻密層及び余分なＣｕ膜を除去した後の状態を示す断面図。 本発明の第３の実施形態に係る半導体装置の製造方法の変形例について説明するためのもので、ハードマスク及び余分なＣｕ膜を除去した後の状態を示す断面図。 本発明の第３の実施形態に係る半導体装置の製造方法で層間絶縁膜上に形成した緻密層の光学的な膜厚測定の結果を示す図。
本発明の第１乃至第３の実施形態では、Ｌｏｗ−ｋ膜の加工後にハードマスク下に形成されるアンダーカットを抑制する手段として、下記（１），（２），（３）の３つの製造方法を提案する。
（１）Ｃ濃度傾斜ハードマスク
第１の実施形態は、Ｌｏｗ−ｋ膜上にＳｉＯ２膜からなるハードマスクを成膜する際に、初期膜としてＳｉＯＣＨ膜を成膜した後、徐々にＣ（カーボン）濃度を減らし、ＳｉＯ２膜を連続的に形成する方法である。このように、初期膜としてＳｉＯＣＨを挿入することでＬｏｗ−ｋ膜へのダメージを抑制することができる。
（２）Ｌｏｗ−ｋ膜からハードマスクを一括成膜
第２の実施形態は、Ｌｏｗ−ｋ膜を成膜した後、徐々にＣ濃度を減らし、ＳｉＯ２膜からなるハードマスクを連続的に形成する方法である。Ｌｏｗ−ｋ膜の形成からＳｉＯ２膜（ハードマスク）を成膜するまでプラズマを切らずに一括で行う。
（３）Ｌｏｗ−ｋ膜の表面へ緻密層の形成
第３の実施形態は、Ｌｏｗ−ｋ膜上にハードマスクを成膜する際のプラズマダメージを軽減するために、Ｌｏｗ−ｋ膜の表層にＣ濃度の高い緻密層を形成する方法である。
上述した（１）〜（３）の製造方法によれば、層間絶縁膜にＬｏｗ−ｋ膜を用いた半導体装置において、配線溝の形成時のプラズマ処理においてＬｏｗ−ｋ膜へのダメージを軽減でき、その後のダメージ層の除去工程で発生するアンダーカットを抑制して配線金属の埋め込み不良を防止できる。
以下、本発明の第１乃至第３の実施形態について図面を参照して説明する。
［第１の実施形態］
図２乃至図６はそれぞれ、本発明の第１の実施形態に係る半導体装置及びその製造方法について説明するためのもので、各製造工程を順次示す断面図である。本実施形態では、デュアルダマシン構造の形成工程に着目しており、半導体基板への素子の形成工程や配線の形成後の工程は省略している。
先ず、図２に示すように、半導体基板上に形成した絶縁膜（下層絶縁膜）１の表面に配線溝を形成する。そして、この配線溝の内面に必要に応じてＣｕバリア層を形成した後、配線溝内に下層配線層としてのＣｕ配線（導電層）２を埋め込み形成する。引き続き、上記絶縁膜１及びＣｕ配線２上に、Ｃｕ拡散バリア層（第１絶縁膜）３として例えばＳｉＣ膜を形成する。このＳｉＣ膜はエッチングストッパー及びＣｕの拡散防止のために用いられるものである。この第１絶縁膜３上に、上層絶縁膜（第２絶縁膜）４として例えばＳｉＯＣＨ膜を形成する。このＳｉＯＣＨ膜は、比誘電率が３．０以下のＬｏｗ−ｋ膜である。
次に、図３に示すように、上記第２絶縁膜４の直上にＳｉＯＣＨ膜５を形成した後、チャンバ内にプラズマを発生させた状態で徐々に膜中のＣ（カーボン）濃度を減らし、カーボン濃度に勾配を持つＳｉＯ２膜６を連続的に形成する。上記ＳｉＯＣＨ膜５とＳｉＯ２膜６はハードマスクとして働くもので、このハードマスクの原料ガスには、アルキル基を有するシラン系ガス、例えば、ジエトキシメチルシラン（ＤＥＭＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、トリメチルシラン（ＴＭＳ）及びジメチルジメトキシシラン（ＤＭＤＭＯＳ）の少なくともいずれか１つを用いる。
上記ＳｉＯＣＨ膜５とＳｉＯ２膜６の連続成膜に際しては、例えば反応ガス中の酸素流量を連続的に増やしていくことでＣ濃度を低下させる。具体的には、０ｓｌｍ（ｓｌｍ：standard L/min）から３秒で１ｓｌｍに流量を増やした。
上記ＳｉＯＣＨ膜５が必要な理由は、第２絶縁膜４上へのＳｉＯ２成膜のダメージを抑制するためである。上記第２絶縁膜４上にＳｉＯ２膜を直接成膜した場合、配線溝形成後に行われるウェットエッチング処理時にハードマスク下にアンダーカットが形成され、ハードマスクがリフトオフすることもある。
なお、上記ＳｉＯＣＨ膜５の膜厚は、現状のデザインルールでは１ｎｍから１００ｎｍの範囲内であることが好ましい。また、上記ＳｉＯ２膜６のフッ酸処理によるエッチングレートは、熱酸化膜のそれに比べて２〜１０倍程度である。
次に、図４に示すように、ＳｉＯ２膜６、ＳｉＯＣＨ膜５、第２絶縁膜４及び第１絶縁膜３にヴィアパターン７を形成し、ＳｉＯ２膜６、ＳｉＯＣＨ膜５、第２絶縁膜４に配線溝パターン８を形成する。ここでは、工程数の少ないデュアルダマシン構造を例にとって説明したが、ヴィア部と配線部を別々に形成するシングルダマシン構造にも適用でき、次に説明する導電層の形成工程は同じである。
ここでは、工程数の少ないデュアルダマシン構造を例にとって説明したが、ヴィア部と配線部を別々に形成するシングルダマシン構造にも適用でき、次に説明する導電層の形成工程は同じである。
図５に示すように、上記ＳｉＯ２膜６上、及び上記ヴィアパターン７と配線溝８の内面を覆うようにＣｕバリア層９を形成する。その後、上記Ｃｕバリア層９上に、例えば電解めっき法によりＣｕ膜１０を成膜し、ヴィア部７及び配線溝部８にＣｕを充填する。
次に、図６に示すように、ＣＭＰ法により余分なＣｕ膜１０、Ｃｕバリア層９の一部、ＳｉＯ２膜６及びＳｉＯＣＨ膜５を除去する。そして、第２絶縁膜４及びＣｕ膜１０上に第３絶縁膜１１を形成する。この第３絶縁膜１１は、第１絶縁膜３と同様にＳｉＣ等からなり、エッチングストッパー及びＣｕの拡散防止のために用いられるものである。
なお、上記ＳｉＯＣＨ膜５は、ＳｉＯ２膜６よりもＣＭＰの平坦化特性が良くないので、ＳｉＯＣＨ膜５の膜厚はＳｉＯ２膜６よりも薄い方が良い。例えば、ＳｉＯ２膜６とＳｉＯＣＨ膜５のトータル膜厚が６０ｎｍの場合、ＳｉＯＣＨ膜５は３０ｎｍ未満に設定することが望ましい。ＳｉＯＣＨ膜６の方が厚くなると配線抵抗のばらつきが大きくなってしまう。
図７及び図８はそれぞれＣＭＰ前の断面ＴＥＭ像とＥＥＬＳ分析の結果を示しており、図７は上述した第１の実施形態に係る半導体装置の製造方法により形成した配線金属の埋め込み後の断面のＴＥＭ写真、図８は図７に示した配線金属の埋め込み後の断面のＴＥＭ写真とＥＥＬＳプロファイルを重ね合わせた図である。ＳｉＯＣＨ膜５の膜厚は約５ｎｍであり、ＳｉＯ２膜６よりも薄く形成されていることが判る。また、このＥＥＬＳ分析の結果から、Ｃ濃度傾斜領域は約５ｎｍであることが判る。もちろん、図１（ａ）〜（ｃ）に観られるようなハードマスク下のアンダーカットは形成されていない良好な形状である。
上記のような構成並びに製造方法によれば、層間絶縁膜にＬｏｗ−ｋ膜を用いた半導体装置において、配線溝の形成時のＬｏｗ−ｋ膜へのダメージを軽減してアンダーカットを抑制し、配線金属の埋め込み不良を低減できる。
図９は、本発明の第１の実施形態に係る半導体装置の製造方法の変形例について説明するためのもので、ハードマスクの一部であるＳｉＯ２膜、及び余分なＣｕ膜を除去した後の状態を示す断面図である。図９に示す変形例は、図６とは異なりＣＭＰ後にＳｉＯＣＨ膜５を残す構造である。そして、ＣＭＰ後は、ＳｉＯＣＨ膜５上に、ＳｉＣ等からなるエッチングストッパー及びＣｕの拡散防止のために働く第３絶縁膜１１を形成する。
上記第３絶縁膜１１の形成後は、必要に応じて図２から図６までの工程を繰り返し行うことで、多層配線層を形成することができる。
このように、第２絶縁膜４上にＳｉＯＣＨ膜５を残存させることで、Ｃｕ配線上の酸化物を還元する際に、第２絶縁膜４がプラズマ雰囲気に曝されて、配線間ＴＤＤＢ（Time Dependent Dielectric Breakdown）が劣化するのを抑制できる。すなわち、上記ＳｉＯＣＨ膜５のｋ値を第２絶縁膜４よりも高くしておくことで、第３絶縁膜１１を形成する前に一般的に行われる、Ｃｕ配線上の酸化物を還元するための例えばＮＨ３プラズマ処理により、第２絶縁膜４がプラズマ雰囲気に曝されて表層付近のメチル基が脱離してダメージ層が形成されるのを防ぐことができる。これによって、プラズマ処理に対する耐性を向上でき、配線間ＴＤＤＢの劣化を抑制できる。
但し、ＳｉＯＣＨ膜５を残存させると配線層間容量は高くなるので、デバイスに要求されるスペックに応じて、図６または図９のどちらかの構造を選択すれば良い。
［第２の実施形態］
図１０乃至図１４はそれぞれ、本発明の第２の実施形態に係る半導体装置及びその製造方法について説明するためのもので、各製造工程を順次示す断面図である。本実施形態でも上述した第１の実施形態と同様に、デュアルダマシン構造の形成工程に着目しており、半導体基板への素子の形成工程や配線の形成後の工程は省略している。
先ず、図１０に示すように、半導体基板上に形成した絶縁膜（下層絶縁膜）１の表面に配線溝を形成する。そして、この配線溝の内面に必要に応じてＣｕバリア層を形成した後、配線溝内に下層配線層としてのＣｕ配線２（導電層）を埋め込み形成する。引き続き、上記絶縁膜１及びＣｕ配線２上に、Ｃｕ拡散バリア層（第１絶縁膜）３として例えばＳｉＣ膜を形成する。
次に、この第１絶縁膜３上に、上層配線層（第２絶縁膜）として、例えばＳｉＯＣＨ膜１２を形成した後、チャンバ内にプラズマを発生させた状態で徐々に膜中のＣ濃度を減らし、ハードマスクとして働くＳｉＯ２膜１３を連続的に形成する。ＳｉＯＣＨ膜１２とＳｉＯ２膜１３の連続成膜の方法は、前述した第１の実施形態のＣ濃度傾斜ハードマスクの形成方法と同様であり、例えば反応ガス中の酸素流量を連続的に増やしていくことでＣ濃度を低下させる。具体的には、第１の実施形態と同様に０ｓｌｍ（ｓｌｍ：standard L/min）から３秒で１ｓｌｍに流量を増やした。
このように、第２絶縁膜１２とＳｉＯ２膜１３を連続的に形成することで、ハードマスクとしてのＳｉＯ２膜１３を形成する際の第２絶縁膜１２への成膜ダメージを抑えることができる。
続く図１２、図１３及び図１４の各工程は、それぞれ図４、図５及び図６と同様であるので詳細な説明は省略する。
このような構成並びに製造方法であっても、層間絶縁膜にＬｏｗ−ｋ膜を用いた半導体装置において、配線溝の形成時のＬｏｗ−ｋ膜へのダメージを軽減してアンダーカットを抑制し、配線金属の埋め込み不良を低減できる。
［第３の実施形態］
図１５乃至図２０はそれぞれ、本発明の第３の実施形態に係る半導体装置及びその製造方法について説明するためのもので、各製造工程を順次示す断面図である。本実施形態でも上述した第１，第２の実施形態と同様に、デュアルダマシン構造の形成工程に着目しており、半導体基板への素子の形成工程や配線の形成後の工程は省略している。
先ず、図１５に示すように、半導体基板上に形成した絶縁膜（下層絶縁膜）１の表面に配線溝を形成する。そして、この配線溝の内面に必要に応じてＣｕバリア層を形成した後、配線溝内に下層配線層としてのＣｕ配線（導電層）２を埋め込み形成する。引き続き、上記絶縁膜１及びＣｕ配線２上に、Ｃｕ拡散バリア層（第１絶縁膜）３として例えばＳｉＣ膜を形成する。次に、上記第１絶縁膜３上に、上層絶縁膜（第２絶縁膜）１４として例えばＳｉＯＣＨ膜を形成した後、チャンバ内にプラズマを発生させた状態で徐々に膜中のポロジェンの量を減らし、ＳｉＯＣＨ膜（緻密層）１５を連続的に形成する。形成したＳｉＯＣＨ膜１５にはポロジェンは含まれない。
その後、キュア工程によりＳｉＯＣＨ膜１４からポロジェンを脱離させてポーラス膜を形成する。このキュア工程において、上記ＳｉＯＣＨ膜１５にはポロジェンは含まれていないので、ＳｉＯＣＨ膜１４よりも密度が高くなる。このため、ＳｉＯＣＨ膜１５のｋ値はＳｉＯＣＨ膜１４よりも高くなり、プラズマに対するダメージ耐性が向上する。また、膜中のカーボン濃度は、ＳｉＯＣＨ膜１４よりＳｉＯＣＨ膜１５の方が高くなる。
次に、図１６に示すように、ＳｉＯＣＨ膜１５上にハードマスク１６を形成するためのＳｉＯ２膜を形成する。
上述したように、ＳｉＯＣＨ膜１４とＳｉＯ２膜１６の間に、密度の高いＳｉＯＣＨ膜１５を設けることで、ＳｉＯＣＨ膜１４へのダメージを抑制できる。しかも、表面を緻密な層が覆っていることで上層（ＳｉＣ層）との密着性が上がって構造的に安定する。
なお、上記ＳｉＯＣＨ膜１４の密度は、例えばｋ値が２．５の場合は１．１ｇ／ｃｃ程度であり、ＳｉＯＣＨ膜１４上にｋ値が２．７〜３．０の範囲のＳｉＯＣＨ膜１５を連続的に成膜している。ＳｉＯＣＨ膜１５の密度は１．３ｇ／ｃｃ〜１．４ｇ／ｃｃである。
続く図１７、図１８、図１９及び図２０の各工程は、それぞれ図４、図５、図６及び図９と実質的に同様であるので詳細な説明は省略する。
図２１は、本発明の第３の実施形態に係る半導体装置の製造方法でＳｉＯＣＨ膜１４上に形成した緻密層（ＳｉＯＣＨ膜１５）の光学的膜厚測定の結果を示している。平均的な膜厚が約１０ｎｍのＳｉＯＣＨ膜１５を形成できたことを確認した。
このような構成並びに製造方法であっても、層間絶縁膜にＬｏｗ−ｋ膜を用いた半導体装置において、配線溝の形成時のＬｏｗ−ｋ膜へのダメージを軽減してアンダーカットを抑制し、配線金属の埋め込み不良を低減できる。
上述したように、本発明の第１乃至第３の実施形態に係る半導体装置及びその製造方法よれば、比誘電率の低い層間絶縁膜を用いた半導体装置において、プラズマ処理時の層間絶縁膜へのダメージを軽減でき、ダメージ層を除去する際に形成されるアンダーカットを抑制できる。
以上、第１乃至第３の実施形態を用いて本発明の説明を行ったが、本発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
１…下層絶縁膜、２…下層配線層、３…Ｃｕ拡散バリア層（またはエッチングストッパー絶縁膜）、４…上層絶縁膜、５…ＳｉＯＣＨ膜、６…ＳｉＯ２膜、７…ヴィアパターン、８…配線溝パターン、９…Ｃｕバリア層、１０…Ｃｕ膜、１１…Ｃｕ拡散バリア層（またはエッチングストッパー絶縁膜）、１２…上層配線層、１３…ＳｉＯ２膜、１４…上層絶縁膜、１５…ＳｉＯＣＨ膜（緻密層）、１６…ハードマスク。

Claims (5)

  1. 基板上に比誘電率の低い材料からなる絶縁膜を形成する工程と、
    前記絶縁膜上にチャンバ内でＳｉＯＣＨ膜を形成する工程と、
    前記チャンバ内にプラズマを発生させた状態で徐々に膜中のカーボン濃度を減らし、前記ＳｉＯＣＨ膜上に連続的にＳｉＯ２膜を形成する工程と、
    前記ＳｉＯＣＨ膜と前記ＳｉＯ２膜をハードマスクに用いて前記絶縁膜をプラズマ処理し、前記絶縁膜に溝を形成する工程と、
    前記絶縁膜に形成した溝のエッチング表面をウェットエッチングし、プラズマ処理によるダメージ層と加工残渣物を除去する工程と
    を具備することを特徴とする半導体装置の製造方法。
  2. 基板上にチャンバ内でＳｉＯＣＨ膜を形成する工程と、
    前記チャンバ内にプラズマを発生させた状態で徐々に膜中のカーボン濃度を減らし、前記ＳｉＯＣＨ膜上に連続的にＳｉＯ２膜を形成する工程と、
    前記ＳｉＯ２膜をハードマスクに用いて前記絶縁膜をプラズマ処理し、前記ＳｉＯＣＨ膜に溝を形成する工程と、
    前記ＳｉＯＣＨ膜に形成した溝のエッチング表面をウェットエッチングし、プラズマ処理によるダメージ層と加工残渣物を除去する工程と
    を具備することを特徴とする半導体装置の製造方法。
  3. 基板上にＳｉＯＣＨ膜を形成する工程と、
    前記ＳｉＯＣＨ膜上に、前記ＳｉＯＣＨ膜よりも密度が高く且つ膜中のカーボン濃度が高い緻密層を形成する工程と、
    前記緻密層上にハードマスクを形成する工程と、
    前記ハードマスクを用いて前記緻密層及び前記ＳｉＯＣＨ膜をプラズマ処理し、前記緻密層及び前記ＳｉＯＣＨ膜に溝を形成する工程と、
    前記ＳｉＯＣＨ膜に形成した溝のエッチング表面をウェットエッチングし、プラズマ処理によるダメージ層と加工残渣物を除去する工程と
    を具備することを特徴とする半導体装置の製造方法。
  4. 比誘電率の低い材料からなる絶縁膜と、
    前記絶縁膜上に形成され、前記絶縁膜よりもカーボン濃度が高いＳｉＯＣＨ膜と、
    前記ＳｉＯＣＨ膜及び前記絶縁膜に形成された溝と、
    前記溝の内面に形成された第１のバリア層と、
    前記溝内に埋め込み形成された導電層と、
    前記ＳｉＯＣＨ膜上及び前記導電層上に形成された第２のバリア層と
    を具備することを特徴とする半導体装置。
  5. 絶縁膜上に形成されたＳｉＯＣＨ膜と、
    前記ＳｉＯＣＨ膜上に形成され、前記ＳｉＯＣＨ膜よりも密度が高く且つ膜中のカーボン濃度が高い緻密層と、
    前記緻密層及び前記ＳｉＯＣＨ膜に形成された溝と、
    前記溝の内面に形成された第１のバリア層と、
    前記溝内に埋め込み形成された導電層と、
    前記緻密層上及び前記導電層上に形成された第２のバリア層と
    を具備することを特徴とする半導体装置。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006137237A1 (ja) * 2005-06-22 2006-12-28 Nec Corporation 半導体装置及びその製造方法
CN102384865A (zh) * 2010-09-03 2012-03-21 中芯国际集成电路制造(上海)有限公司 制备半导体样品的方法
DE102010063887B4 (de) * 2010-12-22 2012-07-19 BSH Bosch und Siemens Hausgeräte GmbH Verfahren zum Herstellen eines pyrolysetauglichen Bauteils eines Gargeräts sowie pyrolysetaugliches Bauteil für ein Gargerät
US9252019B2 (en) 2011-08-31 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for forming the same
WO2013101028A1 (en) * 2011-12-29 2013-07-04 Intel Corporation Avd hardmask for damascene patterning
US9105570B2 (en) * 2012-07-13 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for introducing carbon to a semiconductor structure
US9006101B2 (en) 2012-08-31 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method
US20140253137A1 (en) * 2013-03-08 2014-09-11 Macronix International Co., Ltd. Test pattern design for semiconductor devices and method of utilizing thereof
CN104979269A (zh) * 2014-04-03 2015-10-14 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制作方法
CN105097657B (zh) * 2014-05-09 2018-06-29 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN105304554B (zh) * 2014-07-28 2018-06-29 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
US9679807B1 (en) * 2015-11-20 2017-06-13 Globalfoundries Inc. Method, apparatus, and system for MOL interconnects without titanium liner
US9859154B2 (en) * 2016-03-11 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of interconnect structure of semiconductor device
US10453740B2 (en) * 2017-06-29 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure without barrier layer on bottom surface of via
US10643892B2 (en) * 2018-05-31 2020-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Metal loss prevention using implantation
US10998191B2 (en) * 2018-11-13 2021-05-04 International Business Machines Corporation Graded hardmask interlayer for enhanced extreme ultraviolet performance
CN115775768B (zh) * 2023-02-13 2023-07-04 长鑫存储技术有限公司 半导体结构及其制作方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007173795A (ja) * 2005-12-22 2007-07-05 Internatl Business Mach Corp <Ibm> 相互接続構造体を形成する方法
WO2007099428A1 (en) * 2006-02-28 2007-09-07 Stmicroelectronics (Crolles 2) Sas Metal interconnects in a dielectric material
WO2007142172A1 (ja) * 2006-06-09 2007-12-13 Nec Corporation 多層配線製造方法と多層配線構造と多層配線製造装置
JP2008529296A (ja) * 2005-01-27 2008-07-31 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 半導体デバイスの製造方法
JP2008186849A (ja) * 2007-01-26 2008-08-14 Toshiba Corp 半導体装置の製造方法
JP2008193038A (ja) * 2007-02-07 2008-08-21 United Microelectronics Corp 多孔質低誘電率層の製造方法及び構造、相互接続処理方法及び相互接続構造
JP2009004633A (ja) * 2007-06-22 2009-01-08 Fujitsu Microelectronics Ltd 多層配線構造および製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030134495A1 (en) * 2002-01-15 2003-07-17 International Business Machines Corporation Integration scheme for advanced BEOL metallization including low-k cap layer and method thereof
US7030468B2 (en) 2004-01-16 2006-04-18 International Business Machines Corporation Low k and ultra low k SiCOH dielectric films and methods to form the same
US7335980B2 (en) 2004-11-04 2008-02-26 International Business Machines Corporation Hardmask for reliability of silicon based dielectrics
JP4476171B2 (ja) * 2005-05-30 2010-06-09 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
US7601607B2 (en) 2006-05-15 2009-10-13 Chartered Semiconductor Manufacturing, Ltd. Protruded contact and insertion of inter-layer-dielectric material to match damascene hardmask to improve undercut for low-k interconnects

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008529296A (ja) * 2005-01-27 2008-07-31 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 半導体デバイスの製造方法
JP2007173795A (ja) * 2005-12-22 2007-07-05 Internatl Business Mach Corp <Ibm> 相互接続構造体を形成する方法
WO2007099428A1 (en) * 2006-02-28 2007-09-07 Stmicroelectronics (Crolles 2) Sas Metal interconnects in a dielectric material
WO2007142172A1 (ja) * 2006-06-09 2007-12-13 Nec Corporation 多層配線製造方法と多層配線構造と多層配線製造装置
JP2008186849A (ja) * 2007-01-26 2008-08-14 Toshiba Corp 半導体装置の製造方法
JP2008193038A (ja) * 2007-02-07 2008-08-21 United Microelectronics Corp 多孔質低誘電率層の製造方法及び構造、相互接続処理方法及び相互接続構造
JP2009004633A (ja) * 2007-06-22 2009-01-08 Fujitsu Microelectronics Ltd 多層配線構造および製造方法

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