CN104979269A

CN104979269A - 一种半导体器件的制作方法

Info

Publication number: CN104979269A
Application number: CN201410133081.2A
Authority: CN
Inventors: 邓浩
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2014-04-03
Filing date: 2014-04-03
Publication date: 2015-10-14

Abstract

本发明提供一种半导体器件的制作方法，所述方法包括：提供半导体衬底，在所述半导体衬底上形成低k介电层；采用含碳化合物对所述低k介电层表面进行处理，以形成富碳层；在所述富碳层上沉积氧化物硬掩膜层；在所述低k介电层中形成铜互连结构。根据本发明，可以有效避免低k介电层和硬掩膜层之间底切现象的出现，进而改善铜金属在沟槽内的填充，提高器件的性能和良品率。

Description

一种半导体器件的制作方法

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种半导体器件的制作方法。

背景技术

随着半导体技术的发展，集成电路向着高集成度的方向发展。高集成度的要求使半导体器件的线宽越来越小，线宽的减小对集成电路的形成工艺提出了更高的要求。

半导体器件通常由多层金属层、多层介质层形成，随着线宽的减小，现在介质层多采用介电常数小于3的低介电常数的介质材料。现有技术在形成低k介质层之后，还会在低k介质层上形成硬掩膜层，防止低k介质层与化学溶液发生反应。

具体地，参考图1A-1D示出了现有技术半导体器件制造方法形成的半导体器件一实施例的示意图。

如图1A所示，首先提供已经制成的半导体器件100，如MOS晶体管，在半导体器件100表面依次沉积刻蚀阻挡层101、层间介电层102和TEOS硬掩膜层103。之后，如图1B所示，利用图形化的光刻胶对TEOS硬掩膜层103和部分层间介电层102进行刻蚀，形成沟槽104。随后，如图1C所示,在沟槽104中继续刻蚀部分层间介电层102以及下部的刻蚀阻挡层101直到露出半导体器件100表面，以形成通孔105。之后，通过稀释的氢氟酸对半导体结构进行清洗。而在清洗步骤中，低k层间介电层102和TEOS硬掩膜层103交界面的端部会产生侧向侵蚀现象106，称为底切现象（undercut）。

在TEOS硬掩膜层沉积时，氧等离子体轰击低k层间介电层102的表面，造成表面碳原子的流失形成了二氧化硅，而在清洗过程中，由于清洗溶液对二氧化硅的腐蚀速率远大于其对TEOS层的腐蚀速率，因此低k介电层与TEOS交界面端部的二氧化硅被很快地腐蚀，从而在低k介电层表面和TEOS层之间形成缺口，进而造成了底切现象。

由于底切现象的存在，会导致硬掩膜层的脱落，以及影响接下来制程中铜阻挡层和铜种子层的覆盖效果，进而影响半导体器件的性能，降低半导体器件的良率。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制作方法，包括下列步骤：提供半导体衬底，在所述半导体衬底上形成低k介电层；采用含碳化合物对所述低k介电层表面进行处理，以形成富碳层；在所述富碳层上沉积氧化物硬掩膜层；在所述低k介电层中形成铜互连结构。

优选地，沉积所述氧化物硬掩膜层的源气体为二氧化碳、所述含碳化合物和硅烷。

优选地，所述含碳化合物选自烷烃、烯烃、炔烃或其组合。

优选地，在沉积所述氧化物硬掩膜层的过程中，所述含碳化合物的流量从预定值逐渐线性减小至零。

优选地，所述氧化物硬掩膜层的碳含量从下层部分的最大值逐渐减小至上层部分的零。

优选地，还包括在形成所述铜互连结构之后进行清洗的步骤。

优选地，所述进行清洗的步骤包括：通过稀释的氢氟酸对所述氧化物硬掩膜层进行清洗，以在所述铜互连结构的沟槽的顶部形成具有上宽下窄的锥形轮廓的开口。

优选地，所述低k层间介电层和所述半导体衬底之间形成有刻蚀停止层。

优选地，还包括在所述氧化物硬掩膜层上沉积形成金属硬掩膜层。

综上所示，根据本发明的制造工艺增加富碳层以及具有梯度含碳量的氧化物硬掩膜层，可以有效避免低k介电层和硬掩膜层之间底切现象的出现，进而改善铜金属在沟槽内的填充，提高器件的性能和良品率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-1C示出了根据现有技术形成铜互连结构的沟槽和通孔的步骤所分别获得的器件的示意性剖面图；

图1D示出了低k介电层和硬掩膜层交界面的端部底切现象的示意性剖面图；

图2A-图2H为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；

图3为根据本发明示例性实施例的方法依次实施的步骤的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的实施铜互连结构工艺时在低k介电层表面形成富碳层和沉积具有梯度碳含量的氧化物硬掩膜层的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

[示例性实施例]

参照图2A-图2H，其中示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。

如图2A所示，首先，提供半导体衬底200，采用化学气相沉积工艺在半导体衬底200上依次形成刻蚀停止层201和低k介电层202。

在半导体衬底200上形成有前端器件，为了简化，图例中未予示出。所述前端器件是指实施半导体器件的后端制造工艺（BEOL）之前形成的器件，在此并不对前端器件的具体结构进行限定。所述前端器件包括栅极结构，作为一个示例，栅极结构包括自下而上依次层叠的栅极介电层和栅极材料层。在栅极结构的两侧形成有侧壁结构，在侧壁结构两侧的半导体衬底200中形成有源/漏区，在源/漏区之间是沟道区；在栅极结构的顶部以及源/漏区上形成有自对准硅化物。

刻蚀停止层201的材料优选SiCN、SiC或SiN，厚度可以为200-500埃，采用等离子体增强化学气相沉积（PECVD,PlasmaEnhanced Chemical Vapor Deposition）等方式形成。

低k介电层202的构成材料可以选自本领域常见的介电常数（k值）小于4.0的材料，包括但不限于k值为2.5-2.9的硅酸盐化合物(Hydrogen Silsesquioxane，简称为HSQ)、k值为2.2的甲基硅酸盐化合物(Methyl Silsesquioxane，简称MSQ)等。通常，采用紫外辐照或者加热等方法使形成的低k介电层202多孔化，以进一步降低低k介电层202的介电常数。之后，通过氧等离子体对低k介质层表面进行轰击，以去除低k介质层表面的杂质，以获得平整洁净的低k介电层表面。

使用含碳化合物处理低k介电层202的表面，形成富碳层203。含碳化合物选自烷烃、烯烃、炔烃或其组合。优选乙炔(C₂H₂)/丙烯(C₃H₆)。作为一个实例，向反应腔内通入C₂H₂/C₃H₆，电离形成含碳离子的等离子体，碳离子注入到低k介电层202的表面形成富碳层203。

接下来，如图2B所示，在富碳层203上依次沉积氧化物硬掩膜层204和金属硬掩膜层205。可采用等离子体气相法沉积所述氧化物硬掩膜层204，采用的气体源为：硅烷、二氧化碳和含碳化合物。所述含碳化合物选自烷烃、烯烃、炔烃或其组合。优选乙炔(C₂H₂)或者丙烯(C₃H₆)。作为一个实例，采用气体源为硅烷、二氧化碳和乙炔(C₂H₂)/丙烯(C₃H₆)，所述硅烷的流量为200-5000sccm，所述二氧化碳的流量为200-5000sccm，所述乙炔/丙烯的流量为500-10000sccm中的任意值起逐渐减小至零。高频功率为300-3000W，低频功率为300-3000W，压力为1mTorr-100Torr，温度为200-450℃。由于乙炔/丙烯的流量是从预定值逐步变化为零的，所以通过上述方法沉积的氧化物硬掩膜层204的碳含量是自下部的最大值逐渐减小到上部的零。

在氧化物硬掩膜层204上沉积金属掩膜层205，金属掩膜层205的材料为TaN或者TiN。采用化学气相沉积或者物理气相沉积形成金属掩膜层205。

接着，如图2C所示，在金属硬掩膜层205中形成第一开口206，以露出下方的氧化物硬掩膜层204，所述第一开口206用作铜互连结构中的沟槽的图案。

接着，如图2D所示，在金属硬掩膜层205和氧化物硬掩膜层204上涂覆光刻胶207，并通过光刻在氧化物硬掩膜层204、富碳层203和低k介电层202中形成第二开口208，所述第二开口208用作所述铜互连结构中的通孔的图案。

接着，如图2E所示，去除光刻胶207，去除光刻胶207的方法可选用湿法去胶或者灰化工艺去胶。

接着，如图2F所示，以金属硬掩膜层205为掩膜，采用一体化蚀刻（All-in-one Etch）的方法蚀刻氧化物硬掩膜层204、富碳层203和低k介电层202，以在低k介电层202中形成所述铜互连结构209，即同步形成所述铜互连结构209中的沟槽和通孔,所述一体化蚀刻于露出刻蚀停止层201时终止。采用干法蚀刻工艺蚀刻通过铜互连结构露出的刻蚀停止层201，以使铜互连结构209与形成于半导体衬底200上的前端器件连通。

接着，如图2G所示，对沟槽侧壁的金属硬掩膜层205进行回刻，从而沟槽的开口增大，使得沟槽内暴露氧化物硬掩膜层204的部分上表面。可采用本领域技术人员熟知的方法进行回刻，可以为干法刻蚀或湿法刻蚀。在本实施例中，采用干法刻蚀，优选的，所采用的刻蚀气体为Cl₂（氯气），即采用氯等离子体进行干法刻蚀。由于Cl₂相对于TaN或者TiN金属掩膜材料与氧化物掩膜的材料，具有较高的刻蚀选择比，因而可以保证在回蚀刻金属硬掩膜层205时不会损害到氧化物硬掩膜层204。

上述形成所述铜互连结构的工艺过程仅是双大马士革工艺中的一种，本领域技术人员应当知晓的是，采用双大马士革工艺中的其它实施方式同样可以形成所述铜互连结构，例如先形成所述铜互连结构的通孔部分再形成所述铜互连结构的沟槽部分，在此不再赘述其详细的实施步骤。

如图2H所示，执行蚀刻后清洗处理过程，以扩大所述沟槽顶部的关键尺寸，形成上宽下窄的结构，以更加便于后续导电材料的填充。本实施例中，通过稀释的氢氟酸对所述半导体器件进行清洗，作为一个实例，选用水和氢氟酸的体积比为300:1的稀释了的氢氟酸为清洗液。在清洗过程中，由于氧化物硬掩膜层204的碳含量从下层部分的最大值逐渐减小至上层部分的零，而稀释的氢氟酸对碳含量越高的掩膜层腐蚀速率越小，因此在沟槽209开口处形成了锥形轮廓。清洗后未观察到低k介电层202和氧化物硬掩膜层204交界处出现底切现象。

随后便可继续进行后续的如电化学镀铜的方式形成内连线等半导体制程过程，在此不做赘述。

参照图3，其中示出了根据本发明示例性实施例的方法依次实施的步骤的流程图，用于简要示出整个制造工艺的流程。

在步骤301中，提供半导体衬底，在半导体衬底上形成低k介电层。

在步骤302中，采用含碳化合物对低k介电层表面进行处理，以形成富碳层。

在步骤303中，在富碳层上沉积氧化物硬掩膜层。

在步骤304中，在低k介电层中形成铜互连结构。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种半导体器件的制作方法，包括：

提供半导体衬底，在所述半导体衬底上形成低k介电层；

采用含碳化合物对所述低k介电层表面进行处理，以形成富碳层；

在所述富碳层上沉积氧化物硬掩膜层；

在所述低k介电层中形成铜互连结构。

2.根据权利要求1所述的方法，其特征在于，沉积所述氧化物硬掩膜层的源气体为二氧化碳、所述含碳化合物和硅烷。

3.根据权利要求1或2所述的方法，其特征在于，所述含碳化合物选自烷烃、烯烃、炔烃或其组合。

4.根据权利要求2所述的方法，其特征在于，在沉积所述氧化物硬掩膜层的过程中，所述含碳化合物的流量从预定值逐渐线性减小至零。

5.根据权利要求1所述的方法，其特征在于，所述氧化物硬掩膜层的碳含量从下层部分的最大值逐渐减小至上层部分的零。

6.根据权利要求1所述的方法，其特征在于，还包括在形成所述铜互连结构之后进行清洗的步骤。

7.根据权利要求6所述的方法，其特征在于，所述进行清洗的步骤包括：通过稀释的氢氟酸对所述氧化物硬掩膜层进行清洗，以在所述铜互连结构的沟槽的顶部形成具有上宽下窄的锥形轮廓的开口。

8.根据权利要求1所述的方法，其特征在于，所述低k介电层和所述半导体衬底之间形成有刻蚀停止层。

9.根据权利要求1所述的方法，其特征在于，还包括在所述氧化物硬掩膜层上沉积形成金属硬掩膜层的步骤。