CN105448814A - 半导体结构的形成方法 - Google Patents

Abstract

本发明提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底表面形成有晶体管；形成覆盖所述半导体衬底和晶体管的第一层间介质层；在所述第一层间介质层中形成插塞；形成覆盖所述第一层间介质层及插塞的牺牲层；刻蚀所述牺牲层，在牺牲层中形成第一沟槽；形成填充满所述第一沟槽的第二层间介质层；去除剩余牺牲层，形成第二沟槽，所述第二沟槽暴露出插塞的表面；形成填充满所述第二沟槽的连线层，所述连线层底部与插塞电连接，且所述连线层顶部尺寸小于或等于底部尺寸。增加连线层与插塞的有效接触面积，改善金属互连结构电阻值漂移的现象；避免刻蚀工艺对层间介质层造成损伤，降低寄生电容，优化器件电学性能。

Description

半导体结构的形成方法

技术领域

本发明涉及半导体制造领域，特别是涉及一种半导体结构的形成方法。

背景技术

随着半导体集成电路的日益发展，半导体集成电路内部的电路密度越来越大，所包含的元件数量也越来越多。在半导体集成电路中，金属氧化物半导体(MetalOxideSemiconductor，MOS)晶体管是其中最为重要的元件之一，随着市场对半导体器件性能要求的日益提高，半导体器件的尺寸变得越来越小，对半导体器件的制造工艺带来了许多改进与挑战，微小的工艺偏差都会导致半导体器件电学性能的变化。

金属互连结构作为半导体器件不可或缺的组成部分，包括连线层以及将其连接的插塞，所述连线层及插塞均包埋于介质层中。随着半导体器件的尺寸变得越来越小，金属互连结构的特征尺寸必须随之减小，这就对金属互连的结构及形成工艺提出了更高的要求，需要在多层以及复杂的连线层中进行高性能、高密度的插塞连接。在金属互连结构特征尺寸缩小之前，当前工艺技术对金属互连结构并无明显不良影响，而特征尺寸的不断缩小对工艺技术带来了很大的挑战，容易出现金属互连结构电阻值漂移以及金属互连结构寄生电容增加的问题，这些问题都会降低半导体器件电学性能。

发明内容

本发明解决的问题是：提供一种改善金属互连结构电阻值漂移和寄生电容增加问题的半导体结构的形成方法。

为解决上述问题，本发明提供了一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底表面形成有晶体管，所述晶体管具有金属硅化物层；形成覆盖所述半导体衬底和晶体管的第一层间介质层；在所述第一层间介质层中形成插塞，所述插塞与所述金属硅化物层连接；；形成覆盖所述第一层间介质层及插塞的牺牲层；刻蚀所述牺牲层，在牺牲层中形成第一沟槽，所述第一沟槽暴露出第一层间介质层的表面，所述第一沟槽顶部尺寸大于或等于底部尺寸；形成填充满所述第一沟槽的第二层间介质层；去除剩余牺牲层，形成第二沟槽，所述第二沟槽暴露出插塞的表面，且所述第二沟槽顶部尺寸小于或等于底部尺寸；形成填充满所述第二沟槽的连线层，所述连线层底部与插塞电连接，且所述连线层顶部尺寸小于或等于底部尺寸。

可选的，所述牺牲层材料为无定形碳或者旋转式涂布玻璃溶液。

可选的，所述牺牲层的厚度为

可选的，形成第一沟槽的方法为干法刻蚀。

可选的，所述形成第一沟槽的干法刻蚀方法，刻蚀气体包含CF₄、CH₃F、CH₂F₂、CHF₃、SF₆、NF₃、SO₂、H₂、O₂、N₂、Ar和He中一种或几种，刻蚀气体的流量为10标况毫升每分～400标况毫升每分，偏压为50V～500V，功率为100W～600W，温度为30℃～70℃。

可选的，所述第二层间介质层材料为介电常数2.0～4.0的低k值材料或介电常数<2.0的超低k值材料。

可选的，去除剩余牺牲层的方法为灰化工艺或者湿法清洗工艺。

可选的，去除剩余牺牲层的灰化工艺，采用N₂和H₂的混合气体，混合气体的流量为500标况毫升每分～3000标况毫升每分，功率为1000W～5000W，温度为50℃～400℃。

可选的，去除剩余牺牲层的湿法清洗工艺，采用去光阻剂，质量百分比浓度为30％～80％，温度为50℃～70℃。

可选的，填充满第二沟槽形成连线层的填充方法为物理气相沉积法或者电化学沉积法。

本发明还提供了一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底表面上具有第一层间介质层，所述第一层间介质层中具有插塞，所述插塞和第一层间介质层顶部齐平；形成覆盖所述插塞和第一层间介质层的牺牲层；刻蚀所述牺牲层，在所述牺牲层中形成第一沟槽，所述第一沟槽暴露出所述第一层间介质层表面，所述第一沟槽顶部尺寸大于或等于底部尺寸；形成填充满所述第一沟槽的第二层间介质层；去除剩余牺牲层，形成第二沟槽，第二沟槽暴露出插塞表面，且所述第二沟槽顶部尺寸小于或等于底部尺寸；形成填充满所述第二沟槽的连线层，所述连线层与插塞电连接，所述连线层顶部尺寸小于或等于底部尺寸。

可选的，所述牺牲层材料为无定形碳或者旋转式涂布玻璃溶液。

可选的，所述牺牲层的厚度为

可选的，形成第一沟槽的方法为干法刻蚀。

可选的，形成第一沟槽的干法刻蚀方法，刻蚀气体包含CF₄、CH₃F、CH₂F₂、CHF₃、SF₆、NF₃、SO₂、H₂、O₂、N₂、Ar和He中一种或几种，刻蚀气体的流量为10标况毫升每分～400标况毫升每分，偏压为50V～500V，功率为100W～600W，温度为30℃～70℃。

可选的，所述第二层间介质层材料为介电常数2.0～4.0的低k值材料或介电常数<2.0的超低k值材料。

可选的，去除剩余牺牲层的方法为灰化工艺或者湿法清洗工艺。

可选的，去除剩余牺牲层的灰化工艺，采用N₂和H₂的混合气体，混合气体的流量为500标况毫升每分～3000标况毫升每分，功率为1000W～5000W，温度为50℃～400℃。

可选的，去除剩余牺牲层的湿法清洗工艺，采用去光阻剂，质量百分比浓度为30％～80％，温度为50℃～70℃。

可选的，填充满第二沟槽形成连线层的填充方法为物理气相沉积法或者电化学沉积法。

与现有技术相比，本发明的技术方案具有以下优点：

本发明形成半导体结构的方法，通过在牺牲层中刻蚀形成第一沟槽，获得顶部尺寸大于或等于底部尺寸的沟槽剖面形状，所述第一沟槽与后续形成的连线层剖面形状互补，因此最终能够获得顶部尺寸小于或等于底部尺寸的连线层剖面形状，所述剖面形状在增加了连线层底部面积的同时，也扩大了光刻套刻对准的工艺窗口，增加了连线层与插塞的有效接触面积，改善了金属互连结构电阻值漂移的现象，优化了器件电学性能。

另外，本发明中通过对牺牲层进行刻蚀形成第一沟槽，然后先以第二层间介质层材料填充满所述第一沟槽，再去除剩余牺牲层材料以形成第二沟槽并以金属填充满所述第二沟槽形成连线层，所述工艺过程中没有对第二层间介质层进行干法刻蚀的工艺步骤，从而避免了干法刻蚀对第二层间介质层造成的损伤，极大改善了金属互连结构寄生电容增加的现象。

进一步地，去除剩余牺牲层材料采用的灰化工艺或者湿法清洗工艺，其中，所述灰化工艺采用了N₂和H₂的混合气体，所述湿法清洗工艺采用了去光阻剂溶液，都对第二层间介质层材料有较高的选择比，在去除剩余牺牲层材料的同时，不会对第二层间介质层造成损伤，从而改善金属互连结构寄生电容增加的现象。

附图说明

图1至图11为本发明实施例的半导体结构形成过程的结构示意图。

具体实施方式

由背景技术可知，随着半导体特征尺寸的不断减小，金属互连结构需要在多层、复杂的连线层中进行高性能、高密度的连接，给金属互连结构的制造工艺带来了不小的挑战，出现了电阻值漂移以及寄生电容增加的问题，降低了器件电学性能。

对现有技术的所述金属互连结构的及其制造工艺进行研究发现：形成用以填充金属获得连线层的沟槽时，现有干法刻蚀工艺在较小的掩模开口下容易形成侧壁较大倾斜的沟槽剖面形貌，所述沟槽形貌会造成连线层底部尺寸严重缩小，造成连线层与插塞的有效接触面积下降，同时相邻两层连线层及插塞的光刻套刻对准能力也随特征尺寸的减小而下降，导致了连线层与插塞的对准偏差增大，进一步减小了连线层与插塞的有效接触面积，这就导致了严重的电阻值漂移，降低了器件的电学性能。在研究中还发现，现有形成连线层的方法包括有在层间介质层中形成沟槽和对所述沟槽进行金属填充这两个工艺步骤，所述形成沟槽采用的干法刻蚀方法会对层间介质层造成损伤，在金属互连结构特征尺寸不断缩小的情况下，严重增加了寄生电容，大大降低了器件的电学性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，通过对牺牲层进行刻蚀形成第一沟槽，然后先以第二层间介质层材料填充满所述第一沟槽，再去除剩余牺牲层材料以形成第二沟槽并以金属填充满所述第二沟槽形成连线层，不仅能够获得顶部尺寸小于或者等于底部尺寸的连线层剖面形状，增加了连线层与插塞有效接触面积从而改善电阻值漂移现象，还避免了干法刻蚀工艺对第二层间介质层造成的损伤，改善金属互连结构寄生电容增加的现象，提升了器件的电学性能。

为使本方法的上述目的、特征和优点能够更为明显易懂，下面结合附图对本方法的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

图1～图8为本发明一实施例半导体结构的形成过程的剖面结构示意图。

参考图1，提供半导体衬底100，所述半导体衬底100表面形成有晶体管，所述晶体管具有金属硅化物层104。

所述晶体管包括位于半导体衬底100表面上的栅介质层101、位于所述栅介质层101表面上的栅极层102、位于所述栅介质层101和栅极层102两侧侧壁上的侧墙103及位于所栅极层102顶部和所述侧墙103两侧半导体衬底100表面的金属硅化物层104。

所述半导体衬底100为硅衬底、或者绝缘体上硅(SOI)衬底。

所述栅介质层101材料为氧化硅、碳氧化硅、氧化铪、氮氧化铪、氧化锆或者氮氧化锆：氧化硅或者碳氧化硅采用热氧化法、化学气相沉积法或者原子层沉积法形成；氧化铪、氮氧化铪、氧化锆或者氮氧化锆采用化学气相沉积法、物理气相沉积法或者原子层沉积法形成。

所述栅极层102材料为多晶硅，多晶硅的栅极层102采用低压化学气相沉积(LPCVD)法形成，反应温度为600℃～800℃，压力为50Torr～300Torr，硅烷流量50标况毫升每分～300标况毫升每分。作为一实施例，所述栅极层102厚度为

所述侧墙103材料为氮化硅、氮氧化硅或者氧化硅，采用化学气相沉积法、热扩散沉积法或者原子层沉积法形成。

所述金属硅化物层104的材料为硅化镍、硅化钛或者硅化钴。

参考图2，形成覆盖所述半导体衬底100和晶体管的第一层间介质层105。

所述第一层间介质层105为氧化硅，采用化学气相沉积法(CVD)或原子层沉积法(ALD)形成。

参考图3，在所述第一层间介质层105中形成插塞106，所述插塞106与所述金属硅化物层104连接。

形成插塞106的方法包括：干法刻蚀形成插塞接触孔120；沉积金属以填充满所述插塞接触孔120；进行化学机械抛光，直至露出所述第一层间介质层105顶面。

所述插塞106的材料为钨或者铜。

参考图4，形成覆盖所述第一层间介质层105及插塞106的牺牲层107。

所述牺牲层107的材料为无定形碳或者旋转式涂布玻璃溶液。所述旋转式涂布玻璃溶液，在常温下为粘稠液体，可以采用旋转式涂覆的方法形成于第一层间介质层105及插塞106表面，然后通过高温处理使其发生化学反应，交联为固态结构，该反应不可逆。

所述牺牲层107的刻蚀工艺简单，容易获得后续的第一沟槽尺寸及形状；后续的剩余牺牲层材料去除工艺简单，不易对暴露在外的其他层材料产生损伤。

形成所述牺牲层107的方法，作为一个实施例，当牺牲层107的材料为无定形碳时，所述方法为化学气相沉积法；作为另一个实施例，当牺牲层107的材料为旋转式涂布玻璃溶液时，所述方法为先旋转涂覆再加热固化的方法。

所述牺牲层107厚度为

参考图5，刻蚀所述牺牲层107，在牺牲层107中形成第一沟槽109，所述第一沟槽109暴露出第一层间介质层105的表面，所述第一沟槽109顶部尺寸大于或等于底部尺寸。

形成所述第一沟槽109的方法包括：在所述牺牲层107表面形成掩模108；刻蚀所述牺牲层107；去除所述掩模108。

所述掩模108，作为一个实施例，采用光阻(PR)作为掩模108的材料，所述掩模108的厚度为

刻蚀所述牺牲层107的的方法为干法刻蚀，作为一个实施例，所述干法刻蚀的气体包含CF₄、CH₃F、CH₂F₂、CHF₃、SF₆、NF₃、SO₂、H₂、O₂、N₂、Ar和He中一种或几种，刻蚀气体的流量为10标况毫升每分～400标况毫升每分，偏压为50V～500V，功率为100W～600W，温度为30℃～70℃。

所述第一沟槽109顶部尺寸大于或等于底部尺寸，相对应的，剩余牺牲层的顶部尺寸就小于或等于底部尺寸。

所述第一沟槽109后续会被填充满第二层间介质层材料，然后去除剩余牺牲层材料形成顶部尺寸小于或等于底部尺寸的第二沟槽，所述第二沟槽是为了后续形成顶部尺寸小于或等于底部尺寸的连线层。

参考图6，形成填充满所述第一沟槽的第二层间介质层110。

所述第二层间介质层110的材料为介电常数2.0～4.0的低k值材料或介电常数<2.0的超低k值材料，作为一个实施例，所述介电常数2.0～4.0的低k值材料为有机聚合物、无定形氯化碳、包含有机聚合物的硅基绝缘体、掺杂了碳的硅氧化物或者掺杂了氯的硅氧化物。

形成所述第二层间介质层110的方法包括：以所述第二层间介质层材料填充满第一沟槽；进行化学机械抛光，直至露出所述剩余牺牲层顶面。

所述以第二层间介质层材料填充满第一沟槽的方法为物理气相沉积法(PVD)或者化学气相沉积法(CVD)。

所述第二层间介质层110的顶部尺寸大于或等于底部尺寸。

传统连线层的形成方法，包括：沉积形成层间介质层；在层间介质层表面形成图案化的掩模并以此对层间介质层进行刻蚀，形成沟槽；形成填充满所述沟槽的金属连线层。由于所述层间介质层的材料为介电常数2.0～4.0的低k值材料或介电常数<2.0的超低k值材料，材质松软且机械强度差，在刻蚀形成沟槽时,作为反应物的高速等离子体极易对沟槽侧壁区域的层间介质层材料产生损伤，造成金属互连结构寄生电容增大，降低半导体器件电学性能。

本发明中，先对牺牲层107进行刻蚀以形成第一沟槽109，然后沉积第二层间介质层材料以填充满所述沟槽，接下来通过化学机械抛光工艺获得所需求的第二层间介质层110，没有对第二层间介质层的刻蚀步骤，避免了高速等离子体对层间介质层材料造成的损伤，改善了金属互连结构寄生电容增大的现象。

参考图7，去除剩余牺牲层，形成第二沟槽111，所述第二沟槽111暴露出插塞106的表面，且所述第二沟槽111顶部尺寸小于或等于底部尺寸。

去除剩余牺牲层的方法为灰化工艺或者湿法清洗工艺。

所述去除剩余牺牲层的灰化工艺，作为一个实施例，采用N₂和H₂的混合气体，混合气体的流量为500标况毫升每分～3000标况毫升每分，功率为1000W～5000W，温度为50℃～400℃。

所述去除剩余牺牲层的湿法清洗工艺，作为一个实施例，采用去光阻剂，质量百分比浓度为30％～80％，温度为50℃～70℃。

所述去除剩余牺牲层采用的灰化工艺或者湿法清洗工艺，对第二层间介质层110材料有较高的选择比，因此在有效去除剩余牺牲层的同时，不会对第二层间介质层110造成损伤，从而也改善了金属互连结构寄生电容增加的现象。

所述第二沟槽111是在去除剩余牺牲层之后形成的，其剖面形状与第二层间介质层110互补，所述第二沟槽111顶部尺寸小于或等于底部尺寸。后续将会以金属填充满所述第二沟槽111形成连线层，得到需要的连线层剖面形状。

参考图8，形成填充满所述第二沟槽的连线层112，所述连线层112底部与插塞106电连接，且所述连线层112顶部尺寸小于或等于底部尺寸。

形成所述连线层112的方法包括：沉积所述连线层112材料以填充满所述第二沟槽；进行抛光处理，直至露出第二层间介质层110顶面。

所述连线层112的材料为铜、铝或者镍。

沉积所述连线层112材料的工艺为物理气相沉积法或者电化学沉积法。

所述连线层112剖面形状与第二沟槽相同，顶部尺寸小于或等于底部尺寸，该形状的连线层112带来了较大的底部尺寸，不仅能增加所述连线层112与插塞106的有效接触面积，在光刻套刻对准偏差无法完全避免的情况下还扩大了光刻的套刻对准工艺窗口，大大改善金属互连结构电阻值漂移的现象。

图9～图11为本发明另一实施例半导体结构的形成过程的剖面结构示意图。

参考图9，提供半导体衬底，所述半导体衬底表面上具有第一层间介质层201，所述第一层间介质层中具有插塞202，所述插塞202和第一层间介质层201顶部齐平。

所述插塞202的材料为铜、铝或者镍。

所述第一层间介质层201的材料为为介电常数2.0～4.0的低k值材料或介电常数<2.0的超低k值材料。

参考图10，形成覆盖所述插塞202和第一层间介质层201的牺牲层；刻蚀所述牺牲层，在所述牺牲层中形成第一沟槽，所述第一沟槽暴露出所述第一层间介质层表面，所述第一沟槽顶部尺寸大于或等于底部尺寸；形成填充满所述第一沟槽的第二层间介质层203。

所述牺牲层的材料为无定形碳或者旋转式涂布玻璃溶液。所述旋转式涂布玻璃溶液，在常温下为粘稠液体，可以采用旋转式涂覆的方法形成于第一层间介质层201及插塞202表面，然后通过高温处理使其发生化学反应，交联为固态结构，该反应不可逆。

所述牺牲层的刻蚀工艺简单，容易获得后续的第一沟槽尺寸及形状；后续的剩余牺牲层材料去除工艺简单，不易对暴露在外的其他层材料产生损伤。

所述第二层间介质层203材料与所述第一层间介质层201的材料相同。所述第二层间介质层203的形成过程中，由于没有对第二层间介质层203的刻蚀步骤，避免了高速等离子体对层间介质层203材料造成的损伤，改善了金属互连结构寄生电容增大的现象。

所述第二层间介质层203顶部尺寸大于或等于底部尺寸，其剖面形状与剩余牺牲层204互补。

参考图11，去除所述剩余牺牲层，形成第二沟槽，第二沟槽暴露出插塞表面，且所述第二沟槽顶部尺寸小于或等于底部尺寸；形成填充满所述第二沟槽的连线层205，所述连线层205与插塞202电连接，所述连线层205顶部尺寸小于或等于底部尺寸。

所述连线层205剖面形状与第二沟槽相同，顶部尺寸小于或等于底部尺寸，该形状的连线层205带来了较大的底部尺寸，不仅能增加所述连线层205与插塞202的有效接触面积，在光刻套刻对准偏差无法完全避免的情况下还扩大了光刻的套刻对准工艺窗口，大大改善金属互连结构电阻值漂移的现象。

综上，本发明形成半导体结构的方法，通过对牺牲层进行刻蚀形成第一沟槽，然后先以第二层间介质层材料填充满所述第一沟槽，再去除剩余牺牲层材料以形成第二沟槽并以金属填充满所述第二沟槽形成连线层，不仅能够获得顶部尺寸小于或者等于底部尺寸的连线层剖面形状，增加了连线层与插塞有效接触面积从而改善电阻值漂移现象，还避免了干法刻蚀工艺对第二层间介质层造成的损伤，改善金属互连结构寄生电容增加的现象，提升了器件的电学性能。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底表面形成有晶体管，所述晶体管具有金属硅化物层；

形成覆盖所述半导体衬底和晶体管的第一层间介质层；

在所述第一层间介质层中形成插塞，所述插塞与所述金属硅化物层连接；

形成覆盖所述第一层间介质层及插塞的牺牲层；

刻蚀所述牺牲层，在牺牲层中形成第一沟槽，所述第一沟槽暴露出第一层间介质层的表面，所述第一沟槽顶部尺寸大于或等于底部尺寸；

形成填充满所述第一沟槽的第二层间介质层；

去除剩余牺牲层，形成第二沟槽，所述第二沟槽暴露出插塞的表面，且所述第二沟槽顶部尺寸小于或等于底部尺寸；

形成填充满所述第二沟槽的连线层，所述连线层底部与插塞电连接，且所述连线层顶部尺寸小于或等于底部尺寸。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲层材料为无定形碳或者旋转式涂布玻璃溶液。

3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述牺牲层的厚度为

4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成第一沟槽的方法为干法刻蚀。

5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述形成第一沟槽的干法刻蚀方法，刻蚀气体包含CF₄、CH₃F、CH₂F₂、CHF₃、SF₆、NF₃、SO₂、H₂、O₂、N₂、Ar和He中一种或几种，刻蚀气体的流量为10标况毫升每分～400标况毫升每分，偏压为50V～500V，功率为100W～600W，温度为30℃～70℃。

6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二层间介质层材料为介电常数2.0～4.0的低k值材料或介电常数<2.0的超低k值材料。

7.如权利要求1所述的半导体结构的形成方法，其特征在于，去除剩余牺牲层的方法为灰化工艺或者湿法清洗工艺。

8.如权利要求7所述的半导体结构的形成方法，其特征在于，去除剩余牺牲层的灰化工艺，采用N₂和H₂的混合气体，混合气体的流量为500标况毫升每分～3000标况毫升每分，功率为1000W～5000W，温度为50℃～400℃。

9.如权利要求7所述的半导体结构的形成方法，其特征在于，去除剩余牺牲层的湿法清洗工艺，采用去光阻剂，质量百分比浓度为30％～80％，温度为50℃～70℃。

10.如权利要求1所述的半导体结构的形成方法，其特征在于，填充满第二沟槽形成连线层的填充方法为物理气相沉积法或者电化学沉积法。

11.一种半导体结构的形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底表面上具有第一层间介质层，所述第一层间介质层中具有插塞，所述插塞和第一层间介质层顶部齐平；

形成覆盖所述插塞和第一层间介质层的牺牲层；

刻蚀所述牺牲层，在所述牺牲层中形成第一沟槽，所述第一沟槽暴露出所述第一层间介质层表面，所述第一沟槽顶部尺寸大于或等于底部尺寸；

形成填充满所述第一沟槽的第二层间介质层；

去除剩余牺牲层，形成第二沟槽，第二沟槽暴露出插塞表面，且所述第二沟槽顶部尺寸小于或等于底部尺寸；

形成填充满所述第二沟槽的连线层，所述连线层与插塞电连接，所述连线层顶部尺寸小于或等于底部尺寸。

12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述牺牲层材料为无定形碳或者旋转式涂布玻璃溶液。

13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述牺牲层的厚度为

14.如权利要求11所述的半导体结构的形成方法，其特征在于，形成第一沟槽的方法为干法刻蚀。

15.如权利要求14所述的半导体结构的形成方法，其特征在于，形成第一沟槽的干法刻蚀方法，刻蚀气体包含CF₄、CH₃F、CH₂F₂、CHF₃、SF₆、NF₃、SO₂、H₂、O₂、N₂、Ar和He中一种或几种，刻蚀气体的流量为10标况毫升每分～400标况毫升每分，偏压为50V～500V，功率为100W～600W，温度为30℃～70℃。

16.如权利要求11所述的半导体结构的形成方法，其特征在于，所述第二层间介质层材料为介电常数2.0～4.0的低k值材料或介电常数<2.0的超低k值材料。

17.如权利要求11所述的半导体结构的形成方法，其特征在于，去除剩余牺牲层的方法为灰化工艺或者湿法清洗工艺。

18.如权利要求17所述的半导体结构的形成方法，其特征在于，去除剩余牺牲层的灰化工艺，采用N₂和H₂的混合气体，混合气体的流量为500标况毫升每分～3000标况毫升每分，功率为1000W～5000W，温度为50℃～400℃。

19.如权利要求17所述的半导体结构的形成方法，其特征在于，去除剩余牺牲层的湿法清洗工艺，采用去光阻剂，质量百分比浓度为30％～80％，温度为50℃～70℃。

20.如权利要求11所述的半导体结构的形成方法，其特征在于，填充满第二沟槽形成连线层的填充方法为物理气相沉积法或者电化学沉积法。