JP2002324837A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 ＳｉＯＣ膜の比誘電率を上昇させることな
く、銅ダマシン配線を形成することのできる技術を提供
する。 【解決手段】 配線形成用の絶縁膜２２を構成するＳｉ
ＯＣ膜の表面に１０〜５０ｎｍ程度の厚さのシリコン酸
化膜２３を形成した後、絶縁膜２２に配線溝を形成する
ためのフォトレジスト膜２４をシリコン酸化膜２３上に
形成することによって、ＳｉＯＣ膜の比誘電率の上昇を
抑える。
く、銅ダマシン配線を形成することのできる技術を提供
する。 【解決手段】 配線形成用の絶縁膜２２を構成するＳｉ
ＯＣ膜の表面に１０〜５０ｎｍ程度の厚さのシリコン酸
化膜２３を形成した後、絶縁膜２２に配線溝を形成する
ためのフォトレジスト膜２４をシリコン酸化膜２３上に
形成することによって、ＳｉＯＣ膜の比誘電率の上昇を
抑える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、いわゆるダマシン（damascene）法
を用いて形成された配線構造、およびそのような配線構
造を有する半導体装置に適用して有効な技術に関する。
技術に関し、特に、いわゆるダマシン（damascene）法
を用いて形成された配線構造、およびそのような配線構
造を有する半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】半導体装置の微細化に伴う配線遅延を抑
制するために、配線抵抗および配線容量の低減が図られ
ている。配線抵抗に関しては、設計技術による対応と、
銅を主導体層とした配線の採用が検討されている。
制するために、配線抵抗および配線容量の低減が図られ
ている。配線抵抗に関しては、設計技術による対応と、
銅を主導体層とした配線の採用が検討されている。
【０００３】銅配線の形成には、層間絶縁層に形成した
溝の内部を含む基板上に銅を主導体層とする配線用金属
を埋め込んだ後、溝以外の領域の余分な金属をＣＭＰ
（chemical mechanical polishing）法を用いて除去す
ることにより、溝の内部に配線パターンを形成する方
法、いわゆるダマシン法が用いられる。
溝の内部を含む基板上に銅を主導体層とする配線用金属
を埋め込んだ後、溝以外の領域の余分な金属をＣＭＰ
（chemical mechanical polishing）法を用いて除去す
ることにより、溝の内部に配線パターンを形成する方
法、いわゆるダマシン法が用いられる。
【０００４】一方、配線容量に関しては、比誘電率が２
〜３程度と相対的に低い低誘電率材料の採用が検討され
ている。なかでも、ダマシン配線に採用する配線形成用
の低誘電率材料としては、たとえば機械的強度に優れた
カーボンを含有するシリコン酸化膜（silicon-oxycarbi
te：以下、ＳｉＯＣ膜と記す）が有望視されている。
〜３程度と相対的に低い低誘電率材料の採用が検討され
ている。なかでも、ダマシン配線に採用する配線形成用
の低誘電率材料としては、たとえば機械的強度に優れた
カーボンを含有するシリコン酸化膜（silicon-oxycarbi
te：以下、ＳｉＯＣ膜と記す）が有望視されている。
【０００５】なお、低誘電率材料に関しては、たとえば
日経ＢＰ社発行「日経マイクロデバイス」２０００年８
月号、Ｐ１７２〜Ｐ１８０に記載されている。
日経ＢＰ社発行「日経マイクロデバイス」２０００年８
月号、Ｐ１７２〜Ｐ１８０に記載されている。
【０００６】
【発明が解決しようとする課題】しかしながら、本発明
者が検討したところ、低誘電率材料であるＳｉＯＣ膜に
は、以下の問題点があることが明らかとなった。
者が検討したところ、低誘電率材料であるＳｉＯＣ膜に
は、以下の問題点があることが明らかとなった。
【０００７】すなわち、ＳｉＯＣ膜上にレジストを塗布
すると、レジストがはじく現象が発生する。このため、
まず、プラズマ処理を施してＳｉＯＣ膜の表面を酸化
（ＳｉＯ化）した後、レジストの塗布前処理を行ってい
る。しかし、プラズマ処理を行うとＳｉＯＣ膜の比誘電
率が１０〜２０％程度上昇し、ＳｉＯＣ膜を採用したこ
とによる配線容量の低減効果が抑制される。
すると、レジストがはじく現象が発生する。このため、
まず、プラズマ処理を施してＳｉＯＣ膜の表面を酸化
（ＳｉＯ化）した後、レジストの塗布前処理を行ってい
る。しかし、プラズマ処理を行うとＳｉＯＣ膜の比誘電
率が１０〜２０％程度上昇し、ＳｉＯＣ膜を採用したこ
とによる配線容量の低減効果が抑制される。
【０００８】本発明の目的は、ＳｉＯＣ膜の比誘電率を
上昇させることなく、銅ダマシン配線を形成することの
できる技術を提供することにある。
上昇させることなく、銅ダマシン配線を形成することの
できる技術を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１１】本発明は、ＳｉＯＣ膜の表面に１０〜５０
ｎｍ程度のシリコン酸化膜を形成した後、シリコン酸化
膜上にレジストを塗布することによって、ＳｉＯＣ膜の
比誘電率の上昇を防ぐものである。
ｎｍ程度のシリコン酸化膜を形成した後、シリコン酸化
膜上にレジストを塗布することによって、ＳｉＯＣ膜の
比誘電率の上昇を防ぐものである。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１３】本発明の一実施の形態であるＣＭＯＳＦＥ
Ｔ（complementary metal oxide semiconductor field
effect transistor）の製造方法の一例を図１〜図１０
に示した半導体基板の要部断面図を用いて工程順に説明
する。
Ｔ（complementary metal oxide semiconductor field
effect transistor）の製造方法の一例を図１〜図１０
に示した半導体基板の要部断面図を用いて工程順に説明
する。
【００１４】まず、図１に示すように、たとえばｐ-型
の単結晶シリコンからなる半導体基板１を用意し、半導
体基板１の主面に素子分離領域を２を形成する。次に、
パターニングされたフォトレジスト膜をマスクとして不
純物をイオン注入し、ｐウェル３およびｎウェル４を形
成する。ｐウェル３にはｐ型の導電型を示す不純物、た
とえばボロン（Ｂ）をイオン注入し、ｎウェル４にはｎ
型の導電型を示す不純物、たとえばリン（Ｐ）をイオン
注入する。この後、各ウェル領域にＭＩＳＦＥＴ（meta
l insulator semiconductor FET）のしきい値を制御す
るための不純物をイオン注入してもよい。
の単結晶シリコンからなる半導体基板１を用意し、半導
体基板１の主面に素子分離領域を２を形成する。次に、
パターニングされたフォトレジスト膜をマスクとして不
純物をイオン注入し、ｐウェル３およびｎウェル４を形
成する。ｐウェル３にはｐ型の導電型を示す不純物、た
とえばボロン（Ｂ）をイオン注入し、ｎウェル４にはｎ
型の導電型を示す不純物、たとえばリン（Ｐ）をイオン
注入する。この後、各ウェル領域にＭＩＳＦＥＴ（meta
l insulator semiconductor FET）のしきい値を制御す
るための不純物をイオン注入してもよい。
【００１５】次に、ゲート絶縁膜５となるシリコン酸化
膜、ゲート電極６となる多結晶シリコン膜およびキャッ
プ絶縁膜７となるシリコン酸化膜を順次堆積して積層膜
を形成し、パターニングされたフォトレジスト膜をマス
クとして上記積層膜をエッチングする。これにより、ゲ
ート絶縁膜５、ゲート電極６およびキャップ絶縁膜７を
形成する。ゲート絶縁膜５は、たとえば熱ＣＶＤ（chem
ical vapor deposition）法により形成することがで
き、ゲート電極６は、たとえばＣＶＤ法により形成する
ことができる。
膜、ゲート電極６となる多結晶シリコン膜およびキャッ
プ絶縁膜７となるシリコン酸化膜を順次堆積して積層膜
を形成し、パターニングされたフォトレジスト膜をマス
クとして上記積層膜をエッチングする。これにより、ゲ
ート絶縁膜５、ゲート電極６およびキャップ絶縁膜７を
形成する。ゲート絶縁膜５は、たとえば熱ＣＶＤ（chem
ical vapor deposition）法により形成することがで
き、ゲート電極６は、たとえばＣＶＤ法により形成する
ことができる。
【００１６】次に、半導体基板１上に、たとえばＣＶＤ
法でシリコン酸化膜を堆積した後、このシリコン酸化膜
を異方性エッチングすることにより、ゲート電極６の側
壁にサイドウォールスペーサ８を形成する。その後、フ
ォトレジスト膜をマスクとして、ｐウェル３にｎ型不純
物（たとえばリン、ヒ素（Ａｓ））をイオン注入し、ｐ
ウェル３上のゲート電極６の両側にｎ型半導体領域９を
形成する。ｎ型半導体領域９は、ゲート電極６およびサ
イドウォールスペーサ８に対して自己整合的に形成さ
れ、ｎチャネルＭＩＳＦＥＴのソース、ドレインとして
機能する。同様に、フォトレジスト膜をマスクとして、
ｎウェル４にｐ型不純物（たとえばフッ化ボロン（ＢＦ
2））をイオン注入し、ｎウェル４上のゲート電極６の
両側にｐ型半導体領域１０を形成する。ｐ型半導体領域
１０は、ゲート電極６およびサイドウォールスペーサ８
に対して自己整合的に形成され、ｐチャネルＭＩＳＦＥ
Ｔのソース、ドレインとして機能する。
法でシリコン酸化膜を堆積した後、このシリコン酸化膜
を異方性エッチングすることにより、ゲート電極６の側
壁にサイドウォールスペーサ８を形成する。その後、フ
ォトレジスト膜をマスクとして、ｐウェル３にｎ型不純
物（たとえばリン、ヒ素（Ａｓ））をイオン注入し、ｐ
ウェル３上のゲート電極６の両側にｎ型半導体領域９を
形成する。ｎ型半導体領域９は、ゲート電極６およびサ
イドウォールスペーサ８に対して自己整合的に形成さ
れ、ｎチャネルＭＩＳＦＥＴのソース、ドレインとして
機能する。同様に、フォトレジスト膜をマスクとして、
ｎウェル４にｐ型不純物（たとえばフッ化ボロン（ＢＦ
2））をイオン注入し、ｎウェル４上のゲート電極６の
両側にｐ型半導体領域１０を形成する。ｐ型半導体領域
１０は、ゲート電極６およびサイドウォールスペーサ８
に対して自己整合的に形成され、ｐチャネルＭＩＳＦＥ
Ｔのソース、ドレインとして機能する。
【００１７】次に、図２に示すように、半導体基板１上
にスパッタ法またはＣＶＤ法でシリコン酸化膜を堆積し
た後、そのシリコン酸化膜を、たとえばＣＭＰ法で研磨
することにより、表面が平坦化された層間絶縁膜１１を
形成する。次いで、パターニングされたフォトレジスト
膜をマスクとしたエッチングによって層間絶縁膜１１に
接続孔１２を形成する。この接続孔１２は、ｎ型半導体
領域９またはｐ型半導体領域１０上などの必要部分に形
成する。
にスパッタ法またはＣＶＤ法でシリコン酸化膜を堆積し
た後、そのシリコン酸化膜を、たとえばＣＭＰ法で研磨
することにより、表面が平坦化された層間絶縁膜１１を
形成する。次いで、パターニングされたフォトレジスト
膜をマスクとしたエッチングによって層間絶縁膜１１に
接続孔１２を形成する。この接続孔１２は、ｎ型半導体
領域９またはｐ型半導体領域１０上などの必要部分に形
成する。
【００１８】次に、接続孔１２の内部を含む半導体基板
１の全面に窒化チタン膜を、たとえばＣＶＤ法で形成
し、さらに接続孔１２を埋め込むタングステン膜を、た
とえばＣＶＤ法で形成する。その後、接続孔１２以外の
領域の窒化チタン膜およびタングステン膜を、たとえば
ＣＭＰ法により除去して接続孔１２の内部にプラグ１３
を形成する。
１の全面に窒化チタン膜を、たとえばＣＶＤ法で形成
し、さらに接続孔１２を埋め込むタングステン膜を、た
とえばＣＶＤ法で形成する。その後、接続孔１２以外の
領域の窒化チタン膜およびタングステン膜を、たとえば
ＣＭＰ法により除去して接続孔１２の内部にプラグ１３
を形成する。
【００１９】続いて、層間絶縁膜１１およびプラグ１３
上にストッパ絶縁膜１４を形成し、さらに配線形成用の
絶縁膜１５を形成する。ストッパ絶縁膜１４は、絶縁膜
１５への溝加工の際にエッチングストッパとなる膜であ
り、絶縁膜１５に対してエッチング選択比を有する材料
を用いる。ストッパ絶縁膜１４は、たとえばシリコン窒
化膜とし、絶縁膜１５は、たとえばシリコン酸化膜とす
る。なお、ストッパ絶縁膜１４と絶縁膜１５とには次に
説明する第１配線層が形成される。このため、その合計
膜厚は第１配線層に必要な設計膜厚で決められる。次い
で、パターニングされたフォトレジスト膜をマスクとし
たエッチングによってストッパ絶縁膜１４および絶縁膜
１５の所定の領域に配線溝１６を形成する。
上にストッパ絶縁膜１４を形成し、さらに配線形成用の
絶縁膜１５を形成する。ストッパ絶縁膜１４は、絶縁膜
１５への溝加工の際にエッチングストッパとなる膜であ
り、絶縁膜１５に対してエッチング選択比を有する材料
を用いる。ストッパ絶縁膜１４は、たとえばシリコン窒
化膜とし、絶縁膜１５は、たとえばシリコン酸化膜とす
る。なお、ストッパ絶縁膜１４と絶縁膜１５とには次に
説明する第１配線層が形成される。このため、その合計
膜厚は第１配線層に必要な設計膜厚で決められる。次い
で、パターニングされたフォトレジスト膜をマスクとし
たエッチングによってストッパ絶縁膜１４および絶縁膜
１５の所定の領域に配線溝１６を形成する。
【００２０】次に、配線溝１６の内部に第１配線層の配
線を形成する。まず、配線溝１６の内部を含む半導体基
板１の全面に、たとえばタングステン膜を形成する。タ
ングステン膜の形成には、たとえばＣＶＤ法を用いる。
その後、配線溝１６以外の領域のタングステン膜を、た
とえばＣＭＰ法により除去して、第１配線層の配線１７
を形成する。
線を形成する。まず、配線溝１６の内部を含む半導体基
板１の全面に、たとえばタングステン膜を形成する。タ
ングステン膜の形成には、たとえばＣＶＤ法を用いる。
その後、配線溝１６以外の領域のタングステン膜を、た
とえばＣＭＰ法により除去して、第１配線層の配線１７
を形成する。
【００２１】次に、デュアルダマシン法により第２配線
層を形成する。まず、図３に示すように、第１配線層の
配線１７上にキャップ絶縁膜１８、層間絶縁膜１９およ
び配線形成用のストッパ絶縁膜（第１絶縁膜）２０を順
次形成する。
層を形成する。まず、図３に示すように、第１配線層の
配線１７上にキャップ絶縁膜１８、層間絶縁膜１９およ
び配線形成用のストッパ絶縁膜（第１絶縁膜）２０を順
次形成する。
【００２２】キャップ絶縁膜１８および層間絶縁膜１９
には、後に説明するように接続孔が形成される。キャッ
プ絶縁膜１８は、層間絶縁膜１９に対してエッチング選
択比を有する材料で構成され、たとえばシリコン窒化膜
またはシリコン炭化膜とすることができる。シリコン窒
化膜またはシリコン炭化膜は、たとえばプラズマＣＶＤ
法によって形成され、その膜厚は、たとえば５０ｎｍ程
度とすることができる。
には、後に説明するように接続孔が形成される。キャッ
プ絶縁膜１８は、層間絶縁膜１９に対してエッチング選
択比を有する材料で構成され、たとえばシリコン窒化膜
またはシリコン炭化膜とすることができる。シリコン窒
化膜またはシリコン炭化膜は、たとえばプラズマＣＶＤ
法によって形成され、その膜厚は、たとえば５０ｎｍ程
度とすることができる。
【００２３】層間絶縁膜１９は、ＳｉＯＣ膜からなり、
比誘電率は３.３程度である。ＳｉＯＣ膜は、たとえば
プラズマＣＶＤ法で形成され、その膜厚は、たとえば４
５０ｎｍ程度とすることができる。また、ＳｉＯＣ膜
は、化学量論的組成からずれているものも含まれ、本発
明者によって行われたオージェ電子分光法（Auger elec
tron spectroscopy）による分析では、たとえばＯ／Ｓ
ｉ＝１.８、Ｃ／Ｓｉ＝１.６またはＯ／Ｓｉ＝１.５
５、Ｃ／Ｓｉ＝１.４が得られている。
比誘電率は３.３程度である。ＳｉＯＣ膜は、たとえば
プラズマＣＶＤ法で形成され、その膜厚は、たとえば４
５０ｎｍ程度とすることができる。また、ＳｉＯＣ膜
は、化学量論的組成からずれているものも含まれ、本発
明者によって行われたオージェ電子分光法（Auger elec
tron spectroscopy）による分析では、たとえばＯ／Ｓ
ｉ＝１.８、Ｃ／Ｓｉ＝１.６またはＯ／Ｓｉ＝１.５
５、Ｃ／Ｓｉ＝１.４が得られている。
【００２４】ストッパ絶縁膜２０は、層間絶縁膜１９お
よび後にストッパ絶縁膜２０の上層に堆積される配線形
成用の絶縁膜に対してエッチング選択比を有する絶縁材
料で構成され、たとえばシリコン窒化膜またはシリコン
炭化膜とすることができる。シリコン窒化膜またはシリ
コン炭化膜は、たとえばプラズマＣＶＤ法によって形成
され、その膜厚は、たとえば５０ｎｍ程度とすることが
できる。
よび後にストッパ絶縁膜２０の上層に堆積される配線形
成用の絶縁膜に対してエッチング選択比を有する絶縁材
料で構成され、たとえばシリコン窒化膜またはシリコン
炭化膜とすることができる。シリコン窒化膜またはシリ
コン炭化膜は、たとえばプラズマＣＶＤ法によって形成
され、その膜厚は、たとえば５０ｎｍ程度とすることが
できる。
【００２５】次に、孔パターンにパターニングされたフ
ォトレジスト膜２１をストッパ絶縁膜２０上に形成し、
このフォトレジスト膜２１をマスクとして、たとえばド
ライエッチング法によりストッパ絶縁膜２０をエッチン
グする。
ォトレジスト膜２１をストッパ絶縁膜２０上に形成し、
このフォトレジスト膜２１をマスクとして、たとえばド
ライエッチング法によりストッパ絶縁膜２０をエッチン
グする。
【００２６】次いで、フォトレジスト膜２１を除去した
後、図４に示すように、ストッパ絶縁膜２０上に配線形
成用の絶縁膜（第２絶縁膜）２２を形成する。絶縁膜２
２は、ＳｉＯＣ膜からなり、その膜厚は、たとえば４０
０ｎｍ程度とすることができる。ＳｉＯＣ膜は、たとえ
ばプラズマＣＶＤ法で形成され、上記層間絶縁膜１９を
構成するＳｉＯＣ膜と同様に、化学量論的組成からずれ
ているものも含まれる。なお、ストッパ絶縁膜２０およ
び絶縁膜２２には次に説明する第２配線層が埋め込まれ
る配線溝が形成されるため、その合計膜厚は第２配線層
に必要な設計膜厚で決められる。
後、図４に示すように、ストッパ絶縁膜２０上に配線形
成用の絶縁膜（第２絶縁膜）２２を形成する。絶縁膜２
２は、ＳｉＯＣ膜からなり、その膜厚は、たとえば４０
０ｎｍ程度とすることができる。ＳｉＯＣ膜は、たとえ
ばプラズマＣＶＤ法で形成され、上記層間絶縁膜１９を
構成するＳｉＯＣ膜と同様に、化学量論的組成からずれ
ているものも含まれる。なお、ストッパ絶縁膜２０およ
び絶縁膜２２には次に説明する第２配線層が埋め込まれ
る配線溝が形成されるため、その合計膜厚は第２配線層
に必要な設計膜厚で決められる。
【００２７】その後、絶縁膜２２の表面に、１０〜５０
ｎｍ程度の膜厚の相対的に薄いシリコン酸化膜２３を形
成する。シリコン酸化膜２３は、たとえばＴＥＯＳ（te
traethyl ortho silicate : Si(OC2H5)）とオゾンとを
ソースガスに用いたプラズマＣＶＤ法で形成されたＴＥ
ＯＳ酸化膜で構成される。
ｎｍ程度の膜厚の相対的に薄いシリコン酸化膜２３を形
成する。シリコン酸化膜２３は、たとえばＴＥＯＳ（te
traethyl ortho silicate : Si(OC2H5)）とオゾンとを
ソースガスに用いたプラズマＣＶＤ法で形成されたＴＥ
ＯＳ酸化膜で構成される。
【００２８】次に、図５に示すように、溝パターンにパ
ターニングされたフォトレジスト膜２４をシリコン酸化
膜２３上に形成する。絶縁膜２２を構成するＳｉＯＣ膜
の表面にはシリコン酸化膜２３が形成されているので、
フォトレジスト膜２４ははじくことなく塗布される。次
いで、このフォトレジスト膜２４をマスクとして、たと
えばドライエッチング法によりシリコン酸化膜２３およ
び絶縁膜２２を順次エッチングする。この際、ストッパ
絶縁膜２０がエッチングストッパ層として機能する。
ターニングされたフォトレジスト膜２４をシリコン酸化
膜２３上に形成する。絶縁膜２２を構成するＳｉＯＣ膜
の表面にはシリコン酸化膜２３が形成されているので、
フォトレジスト膜２４ははじくことなく塗布される。次
いで、このフォトレジスト膜２４をマスクとして、たと
えばドライエッチング法によりシリコン酸化膜２３およ
び絶縁膜２２を順次エッチングする。この際、ストッパ
絶縁膜２０がエッチングストッパ層として機能する。
【００２９】続いて、ストッパ絶縁膜２０およびフォト
レジスト膜２４をマスクとして、たとえばドライエッチ
ング法により層間絶縁膜１９をエッチングする。この
際、キャップ絶縁膜１８がエッチングストッパ層として
機能する。
レジスト膜２４をマスクとして、たとえばドライエッチ
ング法により層間絶縁膜１９をエッチングする。この
際、キャップ絶縁膜１８がエッチングストッパ層として
機能する。
【００３０】次いで、フォトレジスト膜２４を除去した
後、図６に示すように、露出したキャップ絶縁膜１８
を、たとえばドライエッチング法により除去する。キャ
ップ絶縁膜１８を除去すると同時にストッパ絶縁膜２０
が除去されて、キャップ絶縁膜１８および層間絶縁膜１
９に接続孔２５が形成され、ストッパ絶縁膜２０および
絶縁膜２２に配線溝２６が形成される。
後、図６に示すように、露出したキャップ絶縁膜１８
を、たとえばドライエッチング法により除去する。キャ
ップ絶縁膜１８を除去すると同時にストッパ絶縁膜２０
が除去されて、キャップ絶縁膜１８および層間絶縁膜１
９に接続孔２５が形成され、ストッパ絶縁膜２０および
絶縁膜２２に配線溝２６が形成される。
【００３１】次に、接続孔２５および配線溝２６の内部
に第２配線層の配線を形成する。第２配線層の配線は、
バリアメタル層および主導電層である銅膜からなり、こ
の配線と下層配線である第１配線層の配線１７とを接続
する接続部材は第２配線層の配線と一体に形成される。
第２配線層の配線の形成方法は、たとえば以下のように
行う。
に第２配線層の配線を形成する。第２配線層の配線は、
バリアメタル層および主導電層である銅膜からなり、こ
の配線と下層配線である第１配線層の配線１７とを接続
する接続部材は第２配線層の配線と一体に形成される。
第２配線層の配線の形成方法は、たとえば以下のように
行う。
【００３２】まず、図７に示すように、接続孔２５およ
び配線溝２６の内部を含む半導体基板１の全面にバリア
メタル層２７を形成する。バリアメタル層２７は、たと
えばタンタル膜からなり、その膜厚は、たとえば基板平
面上で５０ｎｍ程度とすることができる。上記タンタル
膜は、たとえばスパッタ法で形成される。バリアメタル
層２７は、窒化チタン、窒化タンタル等で構成してもよ
い。
び配線溝２６の内部を含む半導体基板１の全面にバリア
メタル層２７を形成する。バリアメタル層２７は、たと
えばタンタル膜からなり、その膜厚は、たとえば基板平
面上で５０ｎｍ程度とすることができる。上記タンタル
膜は、たとえばスパッタ法で形成される。バリアメタル
層２７は、窒化チタン、窒化タンタル等で構成してもよ
い。
【００３３】次に、図８に示すように、バリアメタル層
２７上に銅のシード層２８を形成する。シード層２８
は、たとえばＣＶＤ法またはスパッタ法で形成され、そ
の膜厚は、たとえば基板平面上で１００ｎｍ程度であ
る。次いで、電解めっき法を用いてシード層２８上に銅
のめっき層２９を形成する。めっき層２９の膜厚は、た
とえば基板平面上で６００ｎｍ程度とする。これにより
接続孔２５および配線溝２６を同時に埋め込む。
２７上に銅のシード層２８を形成する。シード層２８
は、たとえばＣＶＤ法またはスパッタ法で形成され、そ
の膜厚は、たとえば基板平面上で１００ｎｍ程度であ
る。次いで、電解めっき法を用いてシード層２８上に銅
のめっき層２９を形成する。めっき層２９の膜厚は、た
とえば基板平面上で６００ｎｍ程度とする。これにより
接続孔２５および配線溝２６を同時に埋め込む。
【００３４】次に、図９に示すように、ＣＭＰ法を用い
てめっき層２９およびシード層２８を研磨する。銅は研
磨速度が大きいので、まず先に銅の部分が除去される。
さらに、研磨を継続し、絶縁膜２２上のバリアメタル層
２７を除去する。これにより配線溝２６以外の領域の銅
膜（めっき層２９およびシード層２８）およびバリアメ
タル層２７が除去されて、接続部材と一体に形成された
配線３０が形成される。シリコン酸化膜２３は、ＣＭＰ
工程におけるオーバ研磨の段階で生ずるエロージョン
（約０.１μｍ）によって除去することができる。
てめっき層２９およびシード層２８を研磨する。銅は研
磨速度が大きいので、まず先に銅の部分が除去される。
さらに、研磨を継続し、絶縁膜２２上のバリアメタル層
２７を除去する。これにより配線溝２６以外の領域の銅
膜（めっき層２９およびシード層２８）およびバリアメ
タル層２７が除去されて、接続部材と一体に形成された
配線３０が形成される。シリコン酸化膜２３は、ＣＭＰ
工程におけるオーバ研磨の段階で生ずるエロージョン
（約０.１μｍ）によって除去することができる。
【００３５】その後、図１０に示すように、第２配線層
の配線３０上にキャップ絶縁膜３１を形成し、図示はし
ないが、さらに上層の配線を形成した後、パッシベーシ
ョン膜で半導体基板１の全面を覆うことにより、ＣＭＯ
ＳＦＥＴが略完成する。
の配線３０上にキャップ絶縁膜３１を形成し、図示はし
ないが、さらに上層の配線を形成した後、パッシベーシ
ョン膜で半導体基板１の全面を覆うことにより、ＣＭＯ
ＳＦＥＴが略完成する。
【００３６】なお、本実施の形態では、半導体基板１の
主面上に形成される半導体素子としてＣＭＯＳＦＥＴを
例示したが、これに限定されるものではない。
主面上に形成される半導体素子としてＣＭＯＳＦＥＴを
例示したが、これに限定されるものではない。
【００３７】このように、本実施の形態によれば、配線
形成用の絶縁膜２２を構成するＳｉＯＣ膜の表面に１０
〜５０ｎｍ程度の厚さの相対的に薄いシリコン酸化膜２
３を形成することにより、ＳｉＯＣ膜の比誘電率を上昇
させることなく、ＳｉＯＣ膜を加工するためのフォトレ
ジスト膜２４を塗布することができる。さらに、配線溝
２６以外の領域の銅膜を除去するＣＭＰ工程においてシ
リコン酸化膜２３は研磨除去されるので、シリコン酸化
膜２３の残渣による配線間容量の増加を防ぐことができ
る。
形成用の絶縁膜２２を構成するＳｉＯＣ膜の表面に１０
〜５０ｎｍ程度の厚さの相対的に薄いシリコン酸化膜２
３を形成することにより、ＳｉＯＣ膜の比誘電率を上昇
させることなく、ＳｉＯＣ膜を加工するためのフォトレ
ジスト膜２４を塗布することができる。さらに、配線溝
２６以外の領域の銅膜を除去するＣＭＰ工程においてシ
リコン酸化膜２３は研磨除去されるので、シリコン酸化
膜２３の残渣による配線間容量の増加を防ぐことができ
る。
【００３８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００３９】たとえば、前記実施の形態では、デュアル
ダマシン配線の製造工程に適用した場合について説明し
たが、レジストパターンをマスクとしてＳｉＯＣ膜を加
工するいかなる工程にも適用することが可能であり、同
様の効果を得ることができる。
ダマシン配線の製造工程に適用した場合について説明し
たが、レジストパターンをマスクとしてＳｉＯＣ膜を加
工するいかなる工程にも適用することが可能であり、同
様の効果を得ることができる。
【００４０】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００４１】ＳｉＯＣ膜の表面に１０〜５０ｎｍ程度の
厚さのシリコン酸化膜を形成することにより、ＳｉＯＣ
膜の比誘電率を上昇させることなく、ＳｉＯＣ膜を加工
するためのレジスト膜を塗布することができる。
厚さのシリコン酸化膜を形成することにより、ＳｉＯＣ
膜の比誘電率を上昇させることなく、ＳｉＯＣ膜を加工
するためのレジスト膜を塗布することができる。
【図１】本発明の一実施の形態であるＣＭＯＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＣＭＯＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＣＭＯＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＣＭＯＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＣＭＯＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＣＭＯＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＣＭＯＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＣＭＯＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＣＭＯＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＣＭＯＳＦＥＴ
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
１ 半導体基板 ２ 素子分離領域 ３ ｐウェル ４ ｎウェル ５ ゲート絶縁膜 ６ ゲート電極 ７ キャップ絶縁膜 ８ サイドウォールスペーサ ９ ｎ型半導体領域 １０ ｐ型半導体領域 １１ 層間絶縁膜 １２ 接続孔 １３ プラグ １４ ストッパ絶縁膜 １５ 絶縁膜 １６ 配線溝 １７ 配線 １８ キャップ絶縁膜 １９ 層間絶縁膜 ２０ ストッパ絶縁膜 ２１ フォトレジスト膜 ２２ 絶縁膜 ２３ シリコン酸化膜 ２４ フォトレジスト膜 ２５ 接続孔 ２６ 配線溝 ２７ バリアメタル層 ２８ シード層 ２９ めっき層 ３０ 配線 ３１ キャップ絶縁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 丸山 裕之 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F033 HH19 HH21 HH32 HH33 JJ19 JJ21 JJ32 JJ33 KK01 KK19 MM02 MM12 MM13 NN06 NN07 PP06 PP15 PP27 QQ09 QQ11 QQ25 QQ37 QQ48 RR01 RR04 RR06 SS01 SS04 SS08 SS11 SS15 TT02 XX24
Claims (5)
- 【請求項１】 カーボンを含有するシリコン酸化膜の表
面に１０〜５０ｎｍ程度のシリコン酸化膜を形成した
後、前記シリコン酸化膜上にレジストを塗布することを
特徴とする半導体装置の製造方法。 - 【請求項２】 カーボンを含有するシリコン酸化膜の表
面に１０〜５０ｎｍ程度のシリコン酸化膜を形成した
後、前記シリコン酸化膜上にレジストを塗布することに
よって、前記カーボンを含有するシリコン酸化膜の比誘
電率の上昇を防ぐことを特徴とする半導体装置の製造方
法。 - 【請求項３】 カーボンを含有するシリコン酸化膜の表
面に１０〜５０ｎｍ程度のシリコン酸化膜を形成した
後、前記シリコン酸化膜上にレジストを塗布することを
特徴とする半導体装置の製造方法であって、 前記カーボンを含有するシリコン酸化膜の比誘電率は
２.５〜３.５程度であることを特徴とする半導体装置の
製造方法。 - 【請求項４】 配線溝の内部に配線を形成する半導体装
置の製造方法であって、 カーボンを含有するシリコン酸化膜の表面に１０〜５０
ｎｍ程度のシリコン酸化膜を形成した後、前記配線溝を
形成するためのレジストパターンを前記シリコン酸化膜
上に形成することを特徴とする半導体装置の製造方法。 - 【請求項５】 相対的に薄い第１絶縁膜と相対的に厚い
第２絶縁膜とが下層から順に堆積された積層膜に形成さ
れた配線溝の内部に配線を形成する半導体装置の製造方
法であって、 前記第１絶縁膜は、シリコン窒化膜またはシリコン炭化
膜で構成され、前記第２絶縁膜は、カーボンを含有する
シリコン膜で構成され、 前記第２絶縁膜の表面に１０〜５０ｎｍ程度のシリコン
酸化膜を形成した後、前記配線溝を形成するためのレジ
ストパターンを前記シリコン酸化膜上に形成することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001126995A JP2002324837A (ja) | 2001-04-25 | 2001-04-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001126995A JP2002324837A (ja) | 2001-04-25 | 2001-04-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002324837A true JP2002324837A (ja) | 2002-11-08 |
| JP2002324837A5 JP2002324837A5 (ja) | 2008-06-19 |
Family
ID=18975946
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001126995A Pending JP2002324837A (ja) | 2001-04-25 | 2001-04-25 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2002324837A (ja) |
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| US7176121B2 (en) | 2002-10-17 | 2007-02-13 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
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| US7723849B2 (en) | 2002-10-17 | 2010-05-25 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
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| JP2019008133A (ja) * | 2017-06-23 | 2019-01-17 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
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-
2001
- 2001-04-25 JP JP2001126995A patent/JP2002324837A/ja active Pending
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