JP2019008133A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】半導体装置の製造コストを低減する。
【解決手段】半導体装置ＳＤ１は、半導体層ＳＬからなる光導波路ＯＬが形成されたＳＯＩ基板１０を含んでいる。光導波路ＯＬは、層間絶縁膜１１に覆われている。層間絶縁膜１１には、配線部Ｍ１Ａ，Ｍ１Ｂが形成されている。そして、光導波路ＯＬの上方には、配線部Ｍ１Ａ，Ｍ１Ｂよりも薄い薄膜部ＨＴ１が形成され、薄膜部ＨＴ１は、配線部Ｍ１Ａ，Ｍ１Ｂと一体に形成されている。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、例えば半導体チップ内に光デバイスを有する半導体装置およびその製造方法に好適に利用できるものである。

近年、半導体基板の一部にシリコン（Ｓｉ）を材料とする光信号用の伝送線路を形成し、この伝送線路で構成した光デバイスと電子デバイスとを集積して光通信用モジュールとしての半導体基板を実現する、いわゆるシリコンフォトニクス技術の開発が積極的に行われている。

このような半導体装置の中には、光信号用の伝送線路として、基体上に絶縁層を介して形成された半導体層からなる光導波路と、絶縁層上に光導波路を覆うように形成された絶縁膜と、を有するものがある。絶縁層および絶縁膜は、半導体層よりも屈折率の低い材料からなる。そのため、半導体層は、コア層として機能し、絶縁層および絶縁膜は、クラッド層として機能する。半導体基板の一部にシリコンを材料とする光導波路を形成した半導体装置は、消費電力が極めて小さく、また、シリコン集積回路と光導波路とを同一シリコン基板に形成することで小型の光通信用モジュールを実現できるなどの優れた利点を有する。

非特許文献１には、半導体基板の一部に形成した光導波路の上方において、光導波路を覆う絶縁膜に窒化チタン（ＴｉＮ）膜からなるヒータを形成した半導体装置が記載されている。

Andy Eu-Jin Lim et al., "Review of Silicon Photonics Foundry Efforts" IEEE Journal of selected Topics in Quantum Electronics Vol. 20. No.4 July/August 2014

本願発明者は、光導波路が形成された半導体基板を備える半導体装置およびその製造方法において、ヒータを形成する工程を短縮することを検討している。

前記半導体装置およびその製造方法を工夫することにより、半導体装置の製造コストの低減が望まれる。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態による半導体装置は、基体に形成された光導波路と、前記光導波路を覆う絶縁膜と、前記絶縁膜に形成された配線部と、を有し、前記光導波路の上方には、前記配線部よりも薄い薄膜部が設けられ、前記薄膜部は、前記配線部と一体に形成されている。

一実施の形態によれば、半導体装置の製造コストを低減することができる。

実施の形態１の半導体装置の要部断面図である。 実施の形態１の半導体装置の平面図である。 実施の形態１の半導体装置において、光変調器を示す平面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 図４および図５に続く、実施の形態１の半導体装置の製造工程を示す要部断面図である。 図４および図５に続く、実施の形態１の半導体装置の製造工程を示す平面図である。 図６および図７に続く、実施の形態１の半導体装置の製造工程を示す要部断面図である。 図８に続く、実施の形態１の半導体装置の製造工程を示す要部断面図である。 図８に続く、実施の形態１の半導体装置の製造工程を示す平面図である。 図９および図１０に続く、実施の形態１の半導体装置の製造工程を示す要部断面図である。 図９および図１０に続く、実施の形態１の半導体装置の製造工程を示す平面図である。 図１１および図１２に続く、実施の形態１の半導体装置の製造工程を示す要部断面図である。 図１３に続く、実施の形態１の半導体装置の製造工程を示す要部断面図である。 図１３に続く、実施の形態１の半導体装置の製造工程を示す平面図である。 検討例の半導体装置の要部断面図である。 検討例の半導体装置の製造工程を示す要部断面図である。 図１７に続く、検討例の半導体装置の製造工程を示す要部断面図である。 図１８に続く、検討例の半導体装置の製造工程を示す要部断面図である。 図１９に続く、検討例の半導体装置の製造工程を示す要部断面図である。 図２０に続く、検討例の半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図である。 図２３に続く、実施の形態２の半導体装置の製造工程を示す要部断面図である。 図２３に続く、実施の形態２の半導体装置の製造工程を示す平面図である。 図２４および図２５に続く、実施の形態２の半導体装置の製造工程を示す要部断面図である。 図２６に続く、実施の形態２の半導体装置の製造工程を示す要部断面図である。 図２６に続く、実施の形態２の半導体装置の製造工程を示す平面図である。 図２７および図２８に続く、実施の形態２の半導体装置の製造工程を示す要部断面図である。 図２９に続く、実施の形態２の半導体装置の製造工程を示す要部断面図である。 図３０に続く実施の形態２の半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図である。 図３３に続く、実施の形態３の半導体装置の製造工程を示す要部断面図である。 図３４に続く、実施の形態３の半導体装置の製造工程を示す要部断面図である。 図３４に続く、実施の形態３の半導体装置の製造工程を示す平面図である。

（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。

同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。例えば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。例えば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。

さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。

また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。

また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。

（実施の形態１）
＜半導体装置＞
一実施の形態による半導体装置の構成を、図１および図２を用いて説明する。図１は、実施の形態１の半導体装置ＳＤ１の要部断面図である。図２は、実施の形態１の半導体装置ＳＤ１の平面図である。なお、半導体装置ＳＤ１の平面構造の理解を簡単にするため、図２は、光導波路ＯＬ、薄膜部ＨＴ１、配線部Ｍ１Ａ，Ｍ１Ｂ，Ｍ１Ｃおよび保護膜１４のみを示している。

以下では、ＳＯＩ（Silicon on Insulator）基板上に集積された光デバイスのうち、主に光信号用の伝送線路および光変調器について説明する。なお、図示しないが、シリコン電子回路と、光変調器とは、夫々、異なる半導体チップに形成され、これらの半導体チップおよび光源は、例えば、一つのインターポーザ基板（配線基板）上に搭載されて、一つの半導体装置を構成している。図１および図２に示す実施の形態１の半導体装置ＳＤ１は、後述の図３に示す光変調器ＰＣの一部を示すものである。

図１に示すように、実施の形態１の半導体装置ＳＤ１は、基体ＳＵＢと、基体ＳＵＢ上に形成された絶縁層（第１絶縁膜）ＣＬと、絶縁層ＣＬ上に形成された半導体層ＳＬと、を有する。基体ＳＵＢと、絶縁層ＣＬと、半導体層ＳＬと、により、ＳＯＩ基板としての半導体基板１０が構成されている。基体ＳＵＢは、例えば面方位が（１００）、抵抗率が５〜５０Ωｃｍ程度のｐ型のシリコン（Ｓｉ）単結晶基板からなる。絶縁層ＣＬは、ＢＯＸ（Buried Oxide）層とも称され、例えば酸化シリコン（ＳｉＯ_２）膜からなる。半導体層ＳＬは、ＳＯＩ層とも称され、例えば面方位が（１００）、抵抗率が５〜５０Ωｃｍ程度のｐ型のシリコン単結晶基板が薄化されたものである。ＳＯＩ基板１０は、例えばＳＩＭＯＸ（Separation by Implantation of Oxygen）法、貼り合わせ法またはスマートカット（Smart-Cut）法などにより形成することができる。基体ＳＵＢの膜厚は、例えば７５０ｎｍ程度である。絶縁層ＣＬの膜厚は、例えば２〜３μｍ程度である。半導体層ＳＬの膜厚は、例えば１８０〜２５０ｎｍ程度である。以下、断面図においては、理解を簡単にするために、半導体層ＳＬの厚さ寸法を誇張して示している。

絶縁層ＣＬ上には、半導体層ＳＬの一部をパターニングして形成した光信号伝送用の光導波路ＯＬが形成されている。図１に示す光導波路ＯＬは、光信号の進行方向（ここでは紙面に垂直な方向）と直交する方向の断面が長方形状の矩形導波路であるが、これに限定されるものではなく、例えば光信号の進行方向と直交する方向の断面を凸形状にして横方向の光を閉じ込める効果を持たせたリブ（rib）型導波路などであってもよい。また、図１には絶縁層ＣＬ上に１本の光導波路ＯＬが示されているが、光導波路は複数あってもよい。

半導体層ＳＬの図示しない領域には、シリコン集積回路を構成する複数のＭＯＳＦＥＴ（半導体素子）が形成されている。一例として、このＭＯＳＦＥＴは、半導体層ＳＬからなる空乏層を挟んでその両側の半導体層ＳＬに高不純物濃度のソース、ドレインを形成し、空乏層上にゲート絶縁膜を介してゲート電極を形成した完全空乏型ＭＯＳＦＥＴである。

光導波路ＯＬ上には、層間絶縁膜（第２絶縁膜）１１が形成されている。光導波路ＯＬは、その両側面および上面が層間絶縁膜１１によって覆われている。層間絶縁膜１１は、酸化シリコンからなる。層間絶縁膜１１の膜厚は、例えば２〜３μｍ程度である。

図１および図２に示すように、光導波路ＯＬの上方には、光導波路ＯＬの一部に平面的に重なるように、平面長方形状の薄膜部ＨＴ１が形成されている。また、薄膜部ＨＴ１の長さ方向両端部において、一対の配線部Ｍ１Ａ，Ｍ１Ｂが形成されている。一対の配線部Ｍ１Ａ，Ｍ１Ｂと薄膜部ＨＴ１とは、一体に形成されている。そのため、一対の配線部Ｍ１Ａ，Ｍ１Ｂと薄膜部ＨＴ１とは、電気的に接続されている。

図１に示すように、実施の形態１において、薄膜部ＨＴ１の膜厚ＴＨＴ１は、一対の配線部Ｍ１Ａ，Ｍ１Ｂの膜厚ＴＨＭ１よりも小さい。薄膜部ＨＴ１の膜厚ＴＨＴ１は１０ｎｍ〜２００ｎｍであることが好適である。すなわち、薄膜部ＨＴ１は、一対の配線部Ｍ１Ａ，Ｍ１Ｂよりも抵抗が大きい。配線部Ｍ１Ａ，Ｍ１Ｂを介して薄膜部ＨＴ１に通電すると、一対の配線部Ｍ１Ａ，Ｍ１Ｂよりも抵抗が大きい薄膜部ＨＴ１が発熱し、その熱が層間絶縁膜１１を介して光導波路ＯＬに伝わる。このように、薄膜部ＨＴ１は、光導波路ＯＬの温度を変えることによって光導波路ＯＬを伝送する光信号の位相を変化させるヒータである。

また、層間絶縁膜１１上には、薄膜部ＨＴ１および一対の配線部Ｍ１Ａ，Ｍ１Ｂと共に、配線部Ｍ１Ｃが形成されている。配線部Ｍ１Ｃは、例えば、前述の半導体層ＳＬの図示しない領域に形成されたシリコン集積回路を構成する複数のＭＯＳＦＥＴ同士を電気的に接続するための配線部である。

図１に示すように、配線部Ｍ１Ａ，Ｍ１Ｂ，Ｍ１Ｃは、夫々、バリア膜１２と導電膜１３との積層膜で構成されている。導電膜１３は、例えば銅からなる。バリア膜１２は、導電膜１３に含まれる銅の拡散を防止するための導電膜であり、例えば窒化タンタル（ＴａＮ）膜とタンタル（Ｔａ）膜との積層膜からなる。また、実施の形態１の薄膜部ＨＴ１は、バリア膜１２からなる。配線部Ｍ１Ａ，Ｍ１Ｂ，Ｍ１Ｃのバリア膜１２と、薄膜部ＨＴ１のバリア膜１２とは、一体に形成されている。すなわち、バリア膜１２は、配線部Ｍ１Ａ，Ｍ１Ｂ，Ｍ１Ｃの一部を構成する導電膜であると共に、薄膜部ＨＴ１を構成する導電膜でもある。

なお、図１に示すように、薄膜部ＨＴ１は、層間絶縁膜１１に形成された配線溝（第１溝）Ｄ１に埋め込まれている。配線部Ｍ１Ａ，Ｍ１Ｂ，Ｍ１Ｃは、層間絶縁膜１１に形成された配線溝（第２溝）Ｄ２Ａ，Ｄ２Ｂ，Ｄ２Ｃに、夫々、埋め込まれている。配線部Ｍ１Ａ，Ｍ１Ｂ，Ｍ１Ｃは、ダマシン法により形成されたダマシン配線（ダマシン埋込配線）である。

また、図１に示すように、配線部Ｍ１Ａ，Ｍ１Ｂ，Ｍ１Ｃおよび薄膜部ＨＴ１は、保護膜１４によって覆われている。保護膜１４は、導電膜１３に含まれる銅の拡散を防止するための絶縁膜であり、例えばＣＶＤ（Chemical Vapor Deposition）法で堆積した酸窒化シリコン（ＳｉＯＮ）、ＰＳＧ（Phosphorous Silicate Glass）膜または窒化シリコン（Ｓｉ_３Ｎ_４）膜などからなる。

また、図１に示すように、配線部Ｍ１Ａ，Ｍ１Ｂ，Ｍ１Ｃおよび薄膜部ＨＴ１を覆う保護膜１４上には、層間絶縁膜１５が形成されている。層間絶縁膜１５は、酸化シリコンよりも比誘電率が低い材料、いわゆるｌｏｗ−ｋ材からなり、例えば、水素化酸炭化シリコン（ＳｉＣＯＨ）からなる。

また、配線部Ｍ１Ａ，Ｍ１Ｂ，Ｍ１Ｃおよび薄膜部ＨＴ１を覆う保護膜１４上には、配線部Ｍ２Ａ，Ｍ２Ｂ，Ｍ２Ｃが形成されている。配線部Ｍ２Ａ，Ｍ２Ｂ，Ｍ２Ｃは、例えば、図示しない領域に形成された素子を電気的に接続するための配線部である。配線部Ｍ２Ａ，Ｍ２Ｂ，Ｍ２Ｃは、層間絶縁膜１５に形成された配線溝Ｄ７Ａ，Ｄ７Ｂ，Ｄ７Ｃに、夫々、埋め込まれている。配線部Ｍ２Ａ，Ｍ２Ｂ，Ｍ２Ｃは、ダマシン法により形成されたダマシン配線（ダマシン埋込配線）である。特に、配線部Ｍ２Ｂは、デュアルダマシン法により形成されたデュアルダマシン配線である。デュアルダマシン法とは、例えば、層間絶縁膜を貫通するビアホールを形成した後、当該ビアホールよりも浅い配線溝を当該層間絶縁膜の上面に形成し、その後ビアホールおよび配線溝内に金属を埋め込むことで、ビアホール内のビアと、その上の配線溝内の配線とを同時に形成する方法である。図１に示すように、配線部Ｍ２Ｂは、配線部Ｍ１Ｂと接続されている。

また、図１に示すように、配線部Ｍ２Ａ，Ｍ２Ｂ，Ｍ２Ｃは、保護膜１４によって覆われている。特に図示しないが、配線部Ｍ２Ａ，Ｍ２Ｂ，Ｍ２Ｃ上に形成された保護膜１４上には、他の配線部を形成してもよく、また、その上層においてパッド電極やパッシベーション膜を形成してもよい。

＜光変調器＞
実施の形態１の半導体装置ＳＤ１を構成する光変調器ＰＣについて、図３を用いて説明する。図３は、実施の形態１の光変調器ＰＣを示す平面図である。

まず、実施の形態１の光変調器ＰＣの構成について説明する。図３に示すように、実施の形態１の半導体装置ＳＤ１を構成する光変調器ＰＣは、光導波路ＯＬｏ，ＯＬ，ＯＬａ，ＯＬｅと、光導波路ＯＬの上方に形成された薄膜部ＨＴ１と、薄膜部ＨＴ１に電源を供給する配線部Ｍ１Ａ，Ｍ１Ｂと、光導波路ＯＬａの上方に形成されたヒータＨＴと、ヒータＨＴに電源を供給する配線部Ｍ１，Ｍ１とを有する。光導波路ＯＬ，ＯＬａは、光導波路ＯＬｏから２つに分岐した光導波路である。光導波路ＯＬｅは、光導波路ＯＬ，ＯＬａが再び合流した光導波路である。

以下、実施の形態１の光変調器ＰＣの動作について説明する。光源（図示せず）から光導波路ＯＬｏを介して光変調器ＰＣに入力された光は、光導波路ＯＬｏを通過した後に、光導波路ＯＬ，ＯＬａによって２つに分かれる。

ここで、配線部Ｍ１，Ｍ１を介してヒータＨＴに通電すると、ヒータＨＴが発熱する。また、前述の通り、配線部Ｍ１Ａ，Ｍ１Ｂを介して薄膜部ＨＴ１に通電すると、薄膜部ＨＴ１が発熱する。薄膜部ＨＴ１およびヒータＨＴが発熱すると、その熱が光導波路ＯＬ，ＯＬａに伝わる。光導波路ＯＬ，ＯＬａが加熱されると、光導波路ＯＬ，ＯＬａの加熱された領域において、光導波路ＯＬ，ＯＬａを構成するシリコンの屈折率が変化する。これにより、光導波路ＯＬ，ＯＬａの加熱された領域を通過する光に対する実効的な屈折率が変化する。

そのため、光導波路ＯＬ，ＯＬａを通る光は、光導波路ＯＬ，ＯＬａの加熱された領域を通過する際に、位相が変化する。その後、光導波路ＯＬ，ＯＬａを通過した光は、光導波路ＯＬｅによって再び合流する。この際に、光導波路ＯＬ，ＯＬａを通過した光が、互いに干渉する。ここで、薄膜部ＨＴ１から発生する熱量とヒータＨＴから発生する熱量とを変化させることにより、光導波路ＯＬの屈折率の変化量と光導波路ＯＬａの屈折率の変化量とを変えることができる。以上より、光変調器ＰＣは、薄膜部ＨＴ１およびヒータＨＴによって、光導波路ＯＬｅから出力される光の強度や位相を、光導波路ＯＬｏに入力した光の強度や位相から変化させることができる。

＜半導体装置の製造方法＞
実施の形態１の半導体装置ＳＤ１の製造方法について、図４〜図１５を用いて工程順に説明する。図４、図６、図８、図９、図１１、図１３および図１４は、実施の形態１の半導体装置ＳＤ１の製造工程中の要部断面図である。図５、図７、図１０、図１２および図１５は、実施の形態１の半導体装置ＳＤ１の製造工程中の平面図である。

まず、図示しないが、基体ＳＵＢと絶縁層ＣＬと半導体層ＳＬとにより構成されたＳＯＩ基板１０を用意する。ＳＯＩ基板１０は、平面形状が略円形のＳＯＩウエハである。次に、半導体層ＳＬ上に形成したフォトレジスト膜をマスクにしたドライエッチングで半導体層ＳＬをパターニングすることにより、ＳＯＩ基板１０の一部に半導体層ＳＬからなる光導波路ＯＬを形成する。次に、フォトレジスト膜をマスクにしたイオン注入法を用いて、光導波路ＯＬに１×１０^１５ｃｍ^−３程度のｐ型不純物を導入する。次に、このフォトレジスト膜を除去した後、ｐ型不純物を活性化するためにＳＯＩ基板１０をアニールする。また、図示しないが、半導体層ＳＬの別の領域には、シリコン集積回路を構成する複数のＭＯＳＦＥＴを形成する。

次に、図４および図５に示すように、絶縁膜ＣＬ上に光導波路ＯＬを覆うようにＣＶＤ法で層間絶縁膜１１を堆積する。

次に、図６および図７に示すように、層間絶縁膜１１上に反射防止膜ＡＦをコーティングし、反射防止膜ＡＦ上にフォトレジスト膜ＰＲ１を形成する。フォトレジスト膜ＰＲ１をマスクにして、フォトレジスト膜ＰＲ１の開口部ＰＲＯ１を介して層間絶縁膜１１をドライエッチングし、層間絶縁膜１１をパターニングする。その後、有機溶剤によるエッチングまたは酸素アッシングにより、フォトレジスト膜ＰＲ１を除去する。これにより、図８に示すように、光導波路ＯＬと平面的に重なるように、光導波路ＯＬの上方の層間絶縁膜１１に配線溝Ｄ１を形成する。

次に、図９および図１０に示すように、配線溝Ｄ１が形成された層間絶縁膜１１上に反射防止膜ＡＦをコーティングし、層間絶縁膜１１の上面を反射防止膜ＡＦにより平坦にする。なお、図１０中の２点鎖線は、反射防止膜ＡＦの下の配線溝Ｄ１を表している。その後、反射防止膜ＡＦ上にフォトレジスト膜ＰＲ２を形成する。フォトレジスト膜ＰＲ２をマスクにして、フォトレジスト膜ＰＲ２の開口部ＰＲＯ２を介して層間絶縁膜１１をドライエッチングし、層間絶縁膜１１をパターニングする。その後、有機溶剤によるエッチングまたは酸素アッシングにより、フォトレジスト膜ＰＲ２を除去する。これにより、図１１および図１２に示すように、層間絶縁膜１１に配線溝Ｄ２Ａ，Ｄ２Ｂ，Ｄ２Ｃを形成する。

ここで、図１１に示すように、配線溝Ｄ２Ａ，Ｄ２Ｂ，Ｄ２Ｃは、パターニング前の層間絶縁膜１１の上面を基準にしたとき（以下、深さは特に断りがない場合、パターニング前の層間絶縁膜１１の上面を基準にして表す）、夫々、同一の深さＤｄ２を有している。そして、配線溝Ｄ２Ａ，Ｄ２Ｂ，Ｄ２Ｃの深さＤｄ２は、配線溝Ｄ１の深さＤｄ１よりも大きい。

また、図９および図１０に示すように、フォトレジスト膜ＰＲ２の開口部ＰＲＯ２は、配線溝Ｄ１の長さ方向両端部の一部に重なっている。これにより、図１１および図１２に示すように、配線溝Ｄ１の長さ方向両端部が、配線溝Ｄ２Ａ，Ｄ２Ｂに貫通する。すなわち、配線溝Ｄ１の長さ方向の一方の端部は、配線溝Ｄ２Ａにつながっており、かつ、他方の端部は、配線溝Ｄ２Ｂにつながっている。

次に、図１３に示すように、スパッタリング法により、層間絶縁膜１１上にバリア膜１２を形成する。さらに、スパッタリング法により、バリア膜１２の上に、銅からなるシード膜（図示せず）を形成する。その後、電解メッキ法により、シード膜（図示せず）の上に導電膜１３を形成する。ここで、図１３に示すように、バリア膜１２は、配線溝Ｄ１の深さＤｄ１と同じ膜厚となるように形成する。

次に、図１４および図１５に示すように、ＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）法により、配線溝Ｄ１，Ｄ２Ａ，Ｄ２Ｂ，Ｄ２Ｃの外部のバリア膜１２および導電膜１３を除去する。前述のように、バリア膜１２は、配線溝Ｄ１の深さＤｄ１と同じ膜厚を有しているので、配線溝Ｄ１の外部のバリア膜１２および導電膜１３を除去すると、配線溝Ｄ１にバリア膜１２のみが残る。また、配線溝Ｄ２Ａ，Ｄ２Ｂ，Ｄ２Ｃの深さＤｄ２は、配線溝Ｄ１の深さＤｄ１よりも大きいので、配線溝Ｄ２Ａ，Ｄ２Ｂ，Ｄ２Ｃの外部のバリア膜１２および導電膜１３を除去すると、配線溝Ｄ２Ａ，Ｄ２Ｂ，Ｄ２Ｃに、夫々、バリア膜１２および導電膜１３の両方が残る。その結果、配線溝Ｄ２Ａ，Ｄ２Ｂ，Ｄ２Ｃには、バリア膜１２および導電膜１３からなる配線部Ｍ１Ａ，Ｍ１Ｂ，Ｍ１Ｃが形成される。そして、配線溝Ｄ１には、バリア膜１２からなり、配線部Ｍ１Ａ，Ｍ１Ｂ，Ｍ１Ｃよりも薄い薄膜部ＨＴ１が、配線部Ｍ１Ａ，Ｍ１Ｂ，Ｍ１Ｃと同時に形成される。

また、図１１に示すように、配線溝Ｄ１の長さ方向両端部が、配線溝Ｄ２Ａ，Ｄ２Ｂに貫通しているので、図１４および図１５に示すように、バリア膜１２が配線溝Ｄ１および配線溝Ｄ２Ａ，Ｄ２Ｂに一体的に残る。その結果、図１４および図１５に示すように、薄膜部ＨＴ１のバリア膜１２と、配線部Ｍ１Ａ，Ｍ１Ｂのバリア膜１２とが、一体的に形成される。

図１および図１４に示すように、配線部Ｍ１Ａ，Ｍ１Ｂ，Ｍ１Ｃを構成するバリア膜１２の膜厚ＴＨＢ１は、薄膜部ＨＴ１の膜厚ＴＨＴ１と同じである。ここで、導電膜１３に含まれる銅の拡散を確実に防止するためには、バリア膜１２は厚い方が好ましい。一方で、図１に示すように、薄膜部ＨＴ１のバリア膜１２を厚くしすぎると、薄膜部ＨＴ１の抵抗が小さくなり、薄膜部ＨＴ１がヒータとして機能しなくなる。そのため、薄膜部ＨＴ１を構成するバリア膜１２は厚くしすぎない方が好ましい。以上より、バリア膜１２の膜厚ＴＨＢ１、すなわち、薄膜部ＨＴ１の膜厚ＴＨＴ１は、５０μｍ〜１００μｍであることが好適である。

なお、実際には、図１３および図１４に示すように、ＣＭＰ法により、配線溝Ｄ１の導電膜１３を除去する際に、配線溝Ｄ１のバリア膜１２の一部も研磨される。その結果、薄膜部ＨＴ１を構成するバリア膜１２の膜厚は、バリア膜１２の形成時よりも小さくなる。そのため、バリア膜１２の形成時の膜厚を薄膜部ＨＴ１を構成するバリア膜１２の膜厚よりも厚く設定しておくことで、配線部Ｍ１Ａ，Ｍ１Ｂ，Ｍ１Ｃを構成するバリア膜１２を厚く形成しつつ、薄膜部ＨＴ１を構成するバリア膜１２を薄く形成し、前記要請を満たすことができる。

また、図１４に示すように、薄膜部ＨＴ１は、配線部Ｍ１Ａ，Ｍ１Ｂ，Ｍ１Ｃよりも薄い。また、薄膜部ＨＴ１の膜厚ＴＨＴ１は、図１１に示す配線溝Ｄ１の深さＤｄ１と同じである。また、配線部Ｍ１Ａ，Ｍ１Ｂ，Ｍ１Ｃの膜厚ＴＨＭ１は、配線部Ｍ１Ａ，Ｍ１Ｂ，Ｍ１Ｃを構成するバリア膜１２の膜厚ＴＨＢ１と、配線部Ｍ１Ａ，Ｍ１Ｂ，Ｍ１Ｃを構成する導電膜１３の膜厚ＴＨＣ１との合計であって、図１１に示す配線溝Ｄ２Ａ，Ｄ２Ｂ，Ｄ２Ｃの深さＤｄ２と同じである。また、配線部Ｍ１Ａ，Ｍ１Ｂ，Ｍ１Ｃを構成するバリア膜１２の膜厚ＴＨＢ１は、薄膜部ＨＴ１の膜厚ＴＨＴ１と同じである。従って、図１４に示すように、薄膜部ＨＴ１の膜厚ＴＨＴ１は、配線部Ｍ１Ａ，Ｍ１Ｂ，Ｍ１Ｃの膜厚ＴＨＭ１よりも、配線部Ｍ１Ａ，Ｍ１Ｂ，Ｍ１Ｃを構成する導電膜１３の膜厚ＴＨＣ１分だけ小さい。

その後、図１に示すように、層間絶縁膜１１上にＣＶＤ法により炭窒化シリコン（ＳｉＣＮ）または窒化シリコン（Ｓｉ_３Ｎ_４）からなる保護膜１４を形成し、配線部Ｍ１Ａ，Ｍ１Ｂ，Ｍ１Ｃおよび薄膜部ＨＴ１を保護膜１４で覆う。続いて、配線部Ｍ１Ａ，Ｍ１Ｂ，Ｍ１Ｃおよび薄膜部ＨＴ１を覆う保護膜１４上にＣＶＤ法により水素化酸炭化シリコン（ＳｉＣＯＨ）からなる層間絶縁膜１５を形成する。続いて、図示しないが、層間絶縁膜１５上にフォトレジスト膜を形成し、このフォトレジスト膜をマスクにして、層間絶縁膜１５および保護膜１４をドライエッチングし、層間絶縁膜１５および保護膜１４をパターニングする。これにより、図１に示すように、層間絶縁膜１５および保護膜１４に配線溝Ｄ７Ａ，Ｄ７Ｂ，Ｄ７Ｃを形成する。配線溝Ｄ７Ｂは、層間絶縁膜１５および保護膜１４を貫通して配線部Ｍ１Ｂに開口している。

次に、スパッタリング法により、層間絶縁膜１５上にバリア膜１２を形成する。さらに、スパッタリング法により、バリア膜１２の上に、銅からなるシード膜（図示せず）を形成する。その後、電解メッキ法により、シード膜（図示せず）の上に導電膜１３を形成する。

次に、ＣＭＰ法により、配線溝Ｄ７Ａ，Ｄ７Ｂ，Ｄ７Ｃの外部のバリア膜１２および導電膜１３を除去することにより、配線溝Ｄ７Ａ，Ｄ７Ｂ，Ｄ７Ｃに残ったバリア膜１２および導電膜１３からなる配線部Ｍ２Ａ，Ｍ２Ｂ，Ｍ２Ｃが形成される。

その後、図１に示すように、層間絶縁膜１５上にＣＶＤ法により炭窒化シリコン（ＳｉＣＮ）または窒化シリコン（Ｓｉ_３Ｎ_４）からなる保護膜１４を形成し、配線部Ｍ２Ａ，Ｍ２Ｂ，Ｍ２Ｃを保護膜１４で覆う。その後、ＳＯＩ基板（ＳＯＩウェハ）１０をダイシングして複数のチップに分割することにより、図１に示す実施の形態１の半導体装置ＳＤ１が完成する。

なお、特に図示しないが、前述の通り、配線部Ｍ２Ａ，Ｍ２Ｂ，Ｍ２Ｃ上に形成された保護膜１４上に他の配線部を形成する工程や、さらにその上層においてパッド電極やパッシベーション膜を形成する工程を有していてもよい。

＜検討例の説明＞
本願発明者が検討した検討例の半導体装置の構成、および、その製造方法を、図１６〜図２１を用いて説明する。図１６は、検討例の半導体装置ＳＤ１００の要部断面図である。図１７〜図２１は、検討例の半導体装置ＳＤ１００の製造工程中の要部断面図である。

図１６に示すように、検討例の半導体装置ＳＤ１００は、厚さ方向において、基体ＳＵＢから層間絶縁膜１１までの構成が、図１に示す実施の形態１の半導体装置ＳＤ１と同じである。すなわち、検討例の半導体装置ＳＤ１００は、基体ＳＵＢと、基体ＳＵＢ上に形成された絶縁層ＣＬと、絶縁層ＣＬ上に形成された半導体層ＳＬと、を有する。基体ＳＵＢと、絶縁層ＣＬと、半導体層ＳＬと、により、ＳＯＩ基板としての半導体基板１０が形成されている。絶縁層ＣＬ上には、半導体層ＳＬの一部をパターニングして形成した光信号伝送用の光導波路ＯＬが形成されている。光導波路ＯＬ上には、層間絶縁膜１１が形成されている。層間絶縁膜１１上には、層間絶縁膜１７が形成されている。

図１６に示すように、光導波路ＯＬの上方には、ヒータＨＴ１００が形成されている。また、層間絶縁膜１７には、一対の配線部Ｍ１００Ａ，Ｍ１００Ｂが埋め込まれ、一対の配線部Ｍ１００Ａ，Ｍ１００Ｂは、ヒータＨＴ１００に電気的に接続されている。ヒータＨＴ１００に通電すると、ヒータＨＴ１００が発熱し、その熱が層間絶縁膜１１を介して光導波路ＯＬに伝わる。このように、ヒータＨＴ１００は、実施の形態１の薄膜部ＨＴ１と同様、光導波路ＯＬの温度を変えることによって光導波路ＯＬを伝送する光信号の位相を変化させるヒータである。また、層間絶縁膜１７には、ヒータＨＴ１００および一対の配線部Ｍ１００Ａ，Ｍ１００Ｂと共に、配線部Ｍ１００Ｃが埋め込まれている。

図１６に示すように、配線部Ｍ１００Ａ，Ｍ１００Ｂ，Ｍ１００Ｃは、夫々、バリア膜１２と導電膜１３との積層膜で構成されている。また、検討例のヒータＨＴ１００は、窒化チタン膜１６からなる。配線部Ｍ１００Ａ，Ｍ１００Ｂ，Ｍ１００Ｃは、層間絶縁膜１７に形成された配線溝Ｄ１００Ａ，Ｄ１００Ｂ，Ｄ１００Ｃに、夫々、埋め込まれている。また、図１６に示すように、配線部Ｍ１００Ａ，Ｍ１００Ｂ，Ｍ１００Ｃは、保護膜１４によって覆われている。

以上より、図１６に示すように、ＳＯＩ基板１０の一部に形成した光導波路ＯＬの上方の絶縁膜１７にヒータＨＴ１００を有する半導体装置ＳＤ１００は、ヒータＨＴ１００と、ヒータＨＴ１００に接続された一対の配線部Ｍ１００Ａ，Ｍ１００Ｂとが別体に形成されている。

次に、検討例の半導体装置ＳＤ１００の製造方法について、図１７〜図２１を用いて工程順に説明する。

図１６に示す検討例の半導体装置ＳＤ１００は、前述の通り、基体ＳＵＢから層間絶縁膜１１までの構成が、実施の形態１の半導体装置ＳＤ１と同じである。従って、検討例の半導体装置ＳＤ１００の製造方法において、ＳＯＩ基板１０の用意から、層間絶縁膜１１の堆積までは、実施の形態１の半導体装置ＳＤ１の製造方法と同じである。

その後、図１７に示すように、スパッタリング法により、層間絶縁膜１１上に窒化チタン膜１６を形成する。図示しないが、窒化チタン膜１６の上にフォトレジスト膜を形成し、このフォトレジスト膜をマスクにしたドライエッチングにより、窒化チタン膜１６をパターニングする。その後、有機溶剤によるエッチングまたは酸素アッシングにより、フォトレジスト膜を除去する。これにより、ヒータＨＴ１００が形成される。

次に、図１８に示すように、ヒータＨＴ１００を覆うように、ＣＶＤ法により層間絶縁膜１７を堆積する。層間絶縁膜１７は、例えば酸化シリコンからなる。その後、図１８に示すように、ＣＭＰ法により層間絶縁膜１７の上面を平坦化する。

次に、図示しないが、層間絶縁膜１７上に反射防止膜をコーティングし、この反射防止膜上にフォトレジスト膜を形成する。このフォトレジスト膜をマスクにして、層間絶縁膜１７をドライエッチングし、層間絶縁膜１７をパターニングする。その後、有機溶剤によるエッチングまたは酸素アッシングにより、フォトレジスト膜を除去する。これにより、図１９に示すように、層間絶縁膜１７に配線溝Ｄ１００Ａ，Ｄ１００Ｂ，Ｄ１００Ｃを形成する。

次に、図２０に示すように、スパッタリング法により、層間絶縁膜１７およびヒータＨＴ１００上にバリア膜１２を形成する。さらに、スパッタリング法により、バリア膜１２の上に、銅からなるシード膜（図示せず）を形成する。その後、電解メッキ法により、シード膜（図示せず）の上に導電膜１３を形成する。

次に、図２１に示すように、ＣＭＰ法により、配線溝Ｄ１００Ａ，Ｄ１００Ｂ，Ｄ１００Ｃの外部のバリア膜１２および導電膜１３を除去することにより、配線溝Ｄ１００Ａ，Ｄ１００Ｂ，Ｄ１００Ｃに残ったバリア膜１２および導電膜１３からなる配線部Ｍ１００Ａ，Ｍ１００Ｂ，Ｍ１００Ｃが形成される。特に、配線部Ｍ１００Ａ，Ｍ１００Ｂは、ヒータＨＴ１００に電源を供給するための配線であり、ヒータＨＴ１００に電気的に接続されている。

その後、図１６に示すように、層間絶縁膜１７上にＣＶＤ法により炭窒化シリコン（ＳｉＣＮ）または窒化シリコン（Ｓｉ_３Ｎ_４）からなる保護膜１４を形成し、配線部Ｍ１００Ａ，Ｍ１００Ｂ，Ｍ１００Ｃを保護膜１４で覆う。その後、ＳＯＩ基板（ＳＯＩウェハ）１０をダイシングして複数のチップに分割することにより、図１６に示す検討例の半導体装置ＳＤ１００が完成する。

まとめると、ＳＯＩ基板１０の一部に形成した光導波路ＯＬの上方の絶縁膜１７にヒータＨＴ１００を形成するには、以下の工程を経る必要がある。光導波路ＯＬを覆う層間絶縁膜１１に窒化チタン膜１６を堆積する（工程１０１）。窒化チタン膜１６をパターニングしてヒータＨＴ１００を形成する（工程１０２）。ヒータＨＴ１００上に層間絶縁膜１７を堆積する（工程１０３）。層間絶縁膜１７を平坦化する（工程１０４）。層間絶縁膜１７をエッチングしてヒータＨＴ１００に達する配線溝Ｄ１００Ａ，Ｄ１００Ｂを形成する（工程１０５）。層間絶縁膜１７およびヒータＨＴ１００上にバリア膜１２および導電膜１３を形成する（工程１０６）。配線溝Ｄ１００Ａ，Ｄ１００Ｂの外部のバリア膜１２および導電膜１３を除去し、配線部Ｍ１００Ａ，Ｍ１００Ｂを形成する（工程１０７）。すなわち、工程１０１〜工程１０４が、ヒータ形成工程であり、工程１０５〜工程１０７が、配線部形成工程である。

以上より、ＳＯＩ基板１０の一部に形成した光導波路ＯＬの上方の絶縁膜１７にヒータＨＴ１００を有する半導体装置ＳＤ１００は、ヒータＨＴ１００と、ヒータＨＴ１００に電源を供給する配線部Ｍ１００Ａ，Ｍ１００Ｂとを別々の工程で形成する必要がある。

特に、ＳＯＩ基板１０の一部に形成した光導波路ＯＬの上方の絶縁膜１７にヒータＨＴ１００を有する半導体装置ＳＤ１００の製造方法としては、ヒータＨＴ１００および配線部Ｍ１００Ａ，Ｍ１００Ｂを形成するために、前述の通り、多くの工程を必要とする。そのため、ヒータ形成工程および配線部形成工程を短縮して、半導体装置の製造コストを低減させることが望まれる。

＜実施の形態の主な特徴＞
図１に示すように、実施の形態１の半導体装置ＳＤ１において、薄膜部ＨＴ１の膜厚ＴＨＴ１は、一対の配線部Ｍ１Ａ，Ｍ１Ｂの膜厚ＴＨＭ１よりも小さい。すなわち、薄膜部ＨＴ１は、一対の配線部Ｍ１Ａ，Ｍ１Ｂよりも抵抗が大きい。これにより、薄膜部ＨＴ１を光導波路ＯＬの温度を変えるためのヒータとして使用することができる。

また、実施の形態１の半導体装置ＳＤ１の製造方法において、ＳＯＩ基板１０の一部に形成した光導波路ＯＬの上方に薄膜部ＨＴ１を形成するには、以下の工程を経る。光導波路ＯＬを覆う層間絶縁膜１１をパターニングして配線溝Ｄ１を形成する（工程１１）。層間絶縁膜１１をパターニングして配線溝Ｄ２Ａ，Ｄ２Ｂを形成する（工程１２）。層間絶縁膜１１上にバリア膜１２および導電膜１３を形成する（工程１３）。配線溝Ｄ１，Ｄ２Ａ，Ｄ２Ｂの外部のバリア膜１２および導電膜１３を除去し、薄膜部ＨＴ１および配線部Ｍ１Ａ，Ｍ１Ｂを形成する（工程１４）。すなわち、実施の形態１の工程１１〜工程１４は、薄膜部形成工程および配線部形成工程である。

特に、図１１に示すように、工程１１において形成する配線溝Ｄ１の深さＤｄ１は、工程１２において形成する配線溝Ｄ２Ａ，Ｄ２Ｂ，Ｄ２Ｃの深さＤｄ２よりも小さい。そして、図１１に示すように、配線溝Ｄ１の長さ方向両端部が、配線溝Ｄ２Ａ，Ｄ２Ｂに貫通している。そのため、図１４および図１５に示すように、バリア膜１２は、配線溝Ｄ１および配線溝Ｄ２Ａ，Ｄ２Ｂに一体的に残る。その結果、図１４および図１５に示すように、薄膜部ＨＴ１のバリア膜１２と、配線部Ｍ１Ａ，Ｍ１Ｂのバリア膜１２とが、一体的に形成される。

以上より、実施の形態１の半導体装置ＳＤ１の製法方法では、配線溝Ｄ２Ａ，Ｄ２Ｂを形成する工程（工程１２）の前に、配線溝Ｄ２Ａ，Ｄ２Ｂよりも浅い配線溝Ｄ１を形成する工程（工程１１）を有しているので、配線部Ｍ１Ａ，Ｍ１Ｂと薄膜部ＨＴ１とを一体に形成することができる。その結果、実施の形態１の半導体装置ＳＤ１の製造方法では、配線部Ｍ１Ａ，Ｍ１Ｂと薄膜部ＨＴ１とを、前述した検討例の半導体装置ＳＤ１００の製造方法のように、ヒータ形成工程（工程１０１〜工程１０４）および配線部形成工程（工程１０５〜工程１０７）からなる別々の工程で形成する必要がない。特に、実施の形態１では、配線溝Ｄ１を利用して薄膜部ＨＴ１を形成するので、検討例のように、窒化チタン膜１６をエッチングによりパターニングしてヒータＨＴ１００を形成する工程（工程１０２）が不要になる。

また、一対の配線部Ｍ１Ａ，Ｍ１Ｂと薄膜部ＨＴ１とを同一の配線部層（層間絶縁膜１１上）に形成するので、薄膜部ＨＴ１上に別の層間絶縁膜を形成し、前記別の層間絶縁膜に一対の配線部Ｍ１Ａ，Ｍ１Ｂを形成し、前記別の層間絶縁膜に開口したコンタクトホールを通じて一対の配線部Ｍ１Ａ，Ｍ１Ｂと薄膜部ＨＴ１とを接続プラグにて電気的に接続する工程も不要である。

またさらに、検討例の半導体装置ＳＤ１００の製造方法では、工程１０２でヒータＨＴ１００を形成した後に、工程１０５で配線溝Ｄ１００Ａ，Ｄ１００Ｂを形成するために、ヒータＨＴ１００上に層間絶縁膜１７を堆積し（工程１０３）、層間絶縁膜１７の上面を平坦化した（工程１０４）後に、層間絶縁膜１７をエッチングする必要があった。

それに対して、実施の形態１の半導体装置ＳＤ１の製造方法では、配線溝Ｄ１を形成する工程（工程１１）と、配線溝Ｄ２Ａ，Ｄ２Ｂを形成する工程（工程１２）とを連続で行っているので、層間絶縁膜を新たに形成する必要がない。また、図９に示すように、工程２において、配線溝Ｄ１が形成された層間絶縁膜１１上に反射防止膜ＡＦをコーティングすることによって、層間絶縁膜１１の上面を平坦化することができる。そのため、層間絶縁膜１１上にフォトレジスト膜ＰＲ２を形成する際に、層間絶縁膜１１の上面を平坦化する工程が実質的に不要である。

以上より、実施の形態１の半導体装置ＳＤ１の製造方法は、検討例の半導体装置ＳＤ１００の製造方法と比べて、工程を大幅に短縮することができる。その結果、実施の形態１の半導体装置の製造方法にあっては、半導体装置の製造コストを低減することができる。

（実施の形態２）
実施の形態２の半導体装置ＳＤ２の構成を、図２２を用いて説明する。図２２は、実施の形態２の半導体装置ＳＤ２の要部断面図である。

図２２に示すように、実施の形態２の半導体装置ＳＤ２は、厚さ方向において、基体ＳＵＢから層間絶縁膜１１までの構成が、図１に示す実施の形態１の半導体装置ＳＤ１と同じである。すなわち、実施の形態２の半導体装置ＳＤ２は、基体ＳＵＢと、基体ＳＵＢ上に形成された絶縁層ＣＬと、絶縁層ＣＬ上に形成された半導体層ＳＬと、を有する。基体ＳＵＢと、絶縁層ＣＬと、半導体層ＳＬと、により、ＳＯＩ基板としての半導体基板１０が形成されている。絶縁層ＣＬ上には、半導体層ＳＬの一部をパターニングして形成した光信号伝送用の光導波路ＯＬが形成されている。光導波路ＯＬ上には、層間絶縁膜１１が形成されている。

一方、図２２に示す実施の形態２の半導体装置ＳＤ２では、実施の形態１の半導体装置ＳＤ１と異なり、層間絶縁膜（第３絶縁膜）１１上には、層間絶縁膜（第４絶縁膜）２０が形成されている。層間絶縁膜２０は、酸化シリコンよりも比誘電率が低い材料、いわゆるｌｏｗ−ｋ材からなり、例えば、水素化酸炭化シリコン（ＳｉＣＯＨ）からなる。

図２２に示すように、光導波路ＯＬの上方の層間絶縁膜２０において、光導波路ＯＬの一部に平面的に重なるように、平面長方形状の薄膜部ＨＴ２が形成されている。また、薄膜部ＨＴ２の長さ方向両端部において、一対の配線部Ｍ３Ａ，Ｍ３Ｂが形成されている。一対の配線部Ｍ３Ａ，Ｍ３Ｂと薄膜部ＨＴ２とは、一体に形成されている。そのため、一対の配線部Ｍ３Ａ，Ｍ３Ｂと薄膜部ＨＴ２とは、電気的に接続されている。また、層間絶縁膜２０上には、薄膜部ＨＴ２および一対の配線部Ｍ３Ａ，Ｍ３Ｂと共に、配線部Ｍ３Ｃが形成されている。実施の形態２の配線部Ｍ３Ａ，Ｍ３Ｂ，Ｍ３Ｃおよび薄膜部ＨＴ２の構成材料および膜厚は、夫々、実施の形態１の配線部Ｍ１Ａ，Ｍ１Ｂ，Ｍ１Ｃおよび薄膜部ＨＴ１の構成材料および膜厚と同じである。

なお、図２２に示すように、薄膜部ＨＴ２は、層間絶縁膜２０に形成された配線溝（第２溝）Ｄ４に埋め込まれている。配線部Ｍ３Ａ，Ｍ３Ｂ，Ｍ３Ｃは、層間絶縁膜２０に形成された配線溝（第１溝）Ｄ３Ａ，Ｄ３Ｂ，Ｄ３Ｃに、夫々、埋め込まれている。

また、図２２に示すように、配線部Ｍ３Ａ，Ｍ３Ｂ，Ｍ３Ｃおよび薄膜部ＨＴ２は、保護膜１４によって覆われている。図２２に示すように、配線部Ｍ３Ａ，Ｍ３Ｂ，Ｍ３Ｃおよび薄膜部ＨＴ２を覆う保護膜１４よりも上層の構成は、図１に示す実施の形態１の半導体装置ＳＤ１と同じである。

以上より、実施の形態２の半導体装置ＳＤ２は、層間絶縁膜１１上に層間絶縁膜２０を形成し、配線部Ｍ３Ａ，Ｍ３Ｂ，Ｍ３Ｃおよび薄膜部ＨＴ２をｌｏｗ−ｋ材からなる層間絶縁膜２０に埋め込んでいる。

半導体装置の動作速度や消費電力を改善するためには、配線の抵抗や容量を低減することが欠かせない。例えば，動作速度に大きな影響を与える信号遅延は抵抗と容量との積で決まる。抵抗や容量を減らすためには、抵抗の低い銅配線と、比誘電率の低い低誘電率（ｌｏｗ−ｋ）膜を使うことが望ましい。一方で、光導波路ＯＬの光学特性に生じる損失を低減するためには、光導波路ＯＬの周囲を同一の屈折率を有する同一の材料で囲むことが望ましい。すなわち、光導波路ＯＬの下面に存在する絶縁層ＣＬは、酸化シリコンからなるため、光導波路ＯＬの両側面および上面も酸化シリコンによって覆われることが望ましい。

そこで、実施の形態２の半導体装置ＳＤ２では、光導波路ＯＬを覆い、かつ、薄膜部ＨＴ２および配線部Ｍ３Ａ，Ｍ３Ｂ，Ｍ３Ｃが埋め込まれた層間絶縁膜を、酸化シリコンからなる層間絶縁膜１１と、酸化シリコンよりも比誘電率が低い材料からなる層間絶縁膜２０との２層構造にしている。こうすることで、光導波路ＯＬの周囲の層間絶縁膜１１を酸化シリコンにより構成しつつも、配線部Ｍ３Ａ，Ｍ３Ｂ，Ｍ３Ｃおよび薄膜部ＨＴ２の周囲の層間絶縁膜２０を酸化シリコンよりも比誘電率が低い材料により構成することができる。

そのため、実施の形態１の半導体装置ＳＤ１のように、酸化シリコンからなる層間絶縁膜１１に配線部Ｍ１Ａ，Ｍ１Ｂ，Ｍ１Ｃおよび薄膜部ＨＴ１を形成する場合に比べて、実施の形態２の半導体装置ＳＤ２では、光導波路ＯＬの光学特性の損失を防止しつつ、配線部Ｍ３Ａ，Ｍ３Ｂ，Ｍ３Ｃおよび薄膜部ＨＴ２に関する配線遅延を低減することができる。

実施の形態２の半導体装置ＳＤ２の層間絶縁膜１１および層間絶縁膜２０の構成以外に関しては、前記実施の形態１の構成と同様であり、前記した実施の形態１の半導体装置ＳＤ１と同様の効果を有している。

次に、実施の形態２の半導体装置ＳＤ２の製造方法について、図２３〜図３１を用いて工程順に説明する。図２３、図２４、図２６、図２７および図２９〜図３１は、実施の形態２の半導体装置ＳＤ２の製造工程中の要部断面図である。図２５および図２８は、実施の形態２の半導体装置ＳＤ２の製造工程中の平面図である。

図２２に示す実施の形態２の半導体装置ＳＤ２は、前述の通り、基体ＳＵＢから層間絶縁膜１１までの構成が、図１に示す実施の形態１の半導体装置ＳＤ１と同じである。従って、実施の形態２の半導体装置ＳＤ２の製造方法において、ＳＯＩ基板１０の用意から、層間絶縁膜１１の堆積までは、実施の形態１の半導体装置ＳＤ１の製造方法と同じである。

その後、図２３に示すように、層間絶縁膜１１上にｌｏｗ−ｋ材である水素化酸炭化シリコン（ＳｉＣＯＨ）からなる層間絶縁膜２０をＣＶＤ法により堆積する。続いて、層間絶縁膜２０上に酸化シリコンからなる層間絶縁膜（第５絶縁膜）２１をＣＶＤ法により堆積する。水素化酸炭化シリコン（ＳｉＣＯＨ）からなる層間絶縁膜２０は、アルキル基からなる疎水基を有しているため、フォトレジスト膜がはじかれて定着しにくい。また、水素化酸炭化シリコン（ＳｉＣＯＨ）からなる層間絶縁膜２０は、フォトレジスト膜の剥離に用いる有機溶剤によるエッチングまたは酸素アッシングによって侵されやすい。そのため、層間絶縁膜２０上に酸化シリコンからなる層間絶縁膜２１を形成することによって、層間絶縁膜２０上にフォトレジスト膜を形成することができると共に、層間絶縁膜２０を有機溶剤によるエッチングまたは酸素アッシングから保護することができる。なお、層間絶縁膜２１上に反射防止膜を形成してもよい。

次に、図２４および図２５に示すように、層間絶縁膜２１上にフォトレジスト膜ＰＲ３を形成する。フォトレジスト膜ＰＲ３をマスクにして、フォトレジスト膜ＰＲ３の開口部ＰＲＯ３を介して層間絶縁膜２１および層間絶縁膜２０をドライエッチングし、層間絶縁膜２０をパターニングする。これにより、図２６に示すように、層間絶縁膜２０に配線溝Ｄ３Ａ，Ｄ３Ｂ，Ｄ３Ｃを形成する。

次に、図２７に示すように、フォトレジスト膜ＰＲ３を除去した後に、配線溝Ｄ３Ａ，Ｄ３Ｂ，Ｄ３Ｃが形成された層間絶縁膜２０および層間絶縁膜２１上に、フォトレジスト膜２２を形成し、層間絶縁膜２０の配線溝Ｄ３Ａ，Ｄ３Ｂ，Ｄ３Ｃをフォトレジスト膜２２によって埋めて平坦にする。ここで、フォトレジスト膜２２は、層間絶縁膜２０の配線溝Ｄ３Ａ，Ｄ３Ｂ，Ｄ３Ｃに埋め込まれて層間絶縁膜２０を保護するため、埋設性および耐熱性に優れたフォトレジスト膜を用いることが好ましい。

その後、フォトレジスト膜２２上に、ＬＴＯ（Low Temperature Oxide）膜２３をプラズマＣＶＤ法により堆積する。ここで、層間絶縁膜２０を構成する水素化酸炭化シリコン（ＳｉＣＯＨ）は、種々の物質を吸収しやすい。そのため、フォトレジスト膜２２上にＬＴＯ膜２３を形成することで、フォトレジスト膜２２の下部に存在する層間絶縁膜２０から放出される物質が、後述のＬＴＯ膜２３上に形成するフォトレジスト膜ＰＲ４と反応してドライエッチングの解像度が低下するといった事態を防止することができる。

続いて、ＬＴＯ膜２３の上面に反射防止膜ＡＦをコーティングする。さらに、図２７および図２８に示すように、反射防止膜ＡＦ上にフォトレジスト膜ＰＲ４を形成する。フォトレジスト膜ＰＲ４をマスクにして、フォトレジスト膜ＰＲ４の開口部ＰＲＯ４を介して反射防止膜ＡＦ、ＬＴＯ膜２３、層間絶縁膜２１および層間絶縁膜２０をドライエッチングし、層間絶縁膜２０をパターニングする。これにより、図２９に示すように、光導波路ＯＬと平面的に重なるように、光導波路ＯＬの上方の層間絶縁膜２０に配線溝Ｄ４（第１溝）を形成する。

ここで、図２９に示すように、配線溝Ｄ３Ａ，Ｄ３Ｂ，Ｄ３Ｃは、パターニング前の層間絶縁膜２０の上面を基準にしたとき、夫々、同一の深さＤｄ３を有している。そして、パターニング前の層間絶縁膜２０の上面を基準にしたとき、配線溝Ｄ４の深さＤｄ４は、配線溝Ｄ３Ａ，Ｄ３Ｂ，Ｄ３Ｃの深さＤｄ３よりも小さい。

また、図２７に示すように、フォトレジスト膜ＰＲ４の開口部ＰＲＯ４は、配線溝Ｄ３Ａ，Ｄ３Ｂの一部に平面的に重なっている。これにより、図２９に示すように、配線溝Ｄ４の長さ方向両端部が、配線溝Ｄ３Ａ，Ｄ３Ｂに貫通する。

次に、図３０に示すように、スパッタリング法により、層間絶縁膜２０および層間絶縁膜２１上にバリア膜１２を形成する。さらに、スパッタリング法により、バリア膜１２の上に、銅からなるシード膜（図示せず）を形成する。その後、電解メッキ法により、シード膜（図示せず）の上に導電膜１３を形成する。ここで、図３０に示すように、バリア膜１２は、配線溝Ｄ４の深さＤｄ４と同じ膜厚となるように形成する。

次に、図３１に示すように、ＣＭＰ法により、配線溝Ｄ３Ａ，Ｄ３Ｂ，Ｄ３Ｃ，Ｄ４の外部のバリア膜１２および導電膜１３を除去する。前述のように、バリア膜１２は、配線溝Ｄ４の深さＤｄ４と同じ膜厚を有しているので、配線溝Ｄ４の外部のバリア膜１２および導電膜１３を除去すると、配線溝Ｄ４にバリア膜１２のみが残る。また、配線溝Ｄ３Ａ，Ｄ３Ｂ，Ｄ３Ｃの深さＤｄ３は、配線溝Ｄ４の深さＤｄ４よりも大きいので、配線溝Ｄ３Ａ，Ｄ３Ｂ，Ｄ３Ｃの外部のバリア膜１２および導電膜１３を除去すると、配線溝Ｄ３Ａ，Ｄ３Ｂ，Ｄ３Ｃに、夫々、バリア膜１２および導電膜１３の両方が残る。その結果、配線溝Ｄ３Ａ，Ｄ３Ｂ，Ｄ３Ｃには、バリア膜１２および導電膜１３からなる配線部Ｍ３Ａ，Ｍ３Ｂ，Ｍ３Ｃが形成される。そして、配線溝Ｄ４には、バリア膜１２からなり、配線部Ｍ３Ａ，Ｍ３Ｂ，Ｍ３Ｃよりも薄い薄膜部ＨＴ２が、配線部Ｍ３Ａ，Ｍ３Ｂ，Ｍ３Ｃと同時に形成される。

また、図２９に示すように、配線溝Ｄ４の長さ方向両端部が、配線溝Ｄ３Ａ，Ｄ３Ｂに貫通しているので、図３１に示すように、バリア膜１２が配線溝Ｄ４および配線溝Ｄ３Ａ，Ｄ３Ｂに一体的に残る。その結果、図３１に示すように、薄膜部ＨＴ２のバリア膜１２と、配線部Ｍ３Ａ，Ｍ３Ｂのバリア膜１２とが、一体的に形成される。

また、図３０および図３１に示すように、ＣＭＰ法により、配線溝Ｄ３Ａ，Ｄ３Ｂ，Ｄ３Ｃ，Ｄ４の外部のバリア膜１２および導電膜１３を除去する際には、パターニング前の層間絶縁膜２０の上面まで研磨されるので、一部残存していた層間絶縁膜２１も同時に除去される。なお、ＣＭＰ法による研磨量、配線溝Ｄ４の深さＤｄ４、または、形成するバリア膜１２の膜厚を変更することにより、層間絶縁膜２１を除去することなく、層間絶縁膜２１上に形成された導電膜１３およびバリア膜１２のみを除去することもできる。

また、図３１に示すように、薄膜部ＨＴ２は、配線部Ｍ３Ａ，Ｍ３Ｂ，Ｍ３Ｃよりも薄い。また、薄膜部ＨＴ２の膜厚ＴＨＴ２は、配線溝Ｄ４の深さＤｄ４と同じである。また、配線部Ｍ３Ａ，Ｍ３Ｂ，Ｍ３Ｃの膜厚ＴＨＭ３は、配線部Ｍ３Ａ，Ｍ３Ｂ，Ｍ３Ｃを構成するバリア膜１２の膜厚ＴＨＢ３と、配線部Ｍ３Ａ，Ｍ３Ｂ，Ｍ３Ｃを構成する導電膜１３の膜厚ＴＨＣ３との合計であって、配線溝Ｄ３Ａ，Ｄ３Ｂ，Ｄ３Ｃの深さＤｄ３と同じである。また、配線部Ｍ３Ａ，Ｍ３Ｂ，Ｍ３Ｃを構成するバリア膜１２の膜厚ＴＨＢ３は、薄膜部ＨＴ２の膜厚ＴＨＴ２と同じである。従って、図３１に示すように、薄膜部ＨＴ２の膜厚ＴＨＴ２は、配線部Ｍ３Ａ，Ｍ３Ｂ，Ｍ３Ｃの膜厚ＴＨＭ３よりも、配線部Ｍ３Ａ，Ｍ３Ｂ，Ｍ３Ｃを構成する導電膜１３の膜厚ＴＨＣ３分だけ小さい。

その後、図２２に示すように、層間絶縁膜２０上にＣＶＤ法により炭窒化シリコン（ＳｉＣＮ）または窒化シリコン（Ｓｉ_３Ｎ_４）からなる保護膜１４を形成し、配線部Ｍ３Ａ，Ｍ３Ｂ，Ｍ３Ｃおよび薄膜部ＨＴ２を保護膜１４で覆う。

図２２に示すように、実施の形態２の半導体装置ＳＤ２は、前述の通り、配線部Ｍ３Ａ，Ｍ３Ｂ，Ｍ３Ｃおよび薄膜部ＨＴ２を覆う保護膜１４よりも上層の構成は、図１に示す実施の形態１の半導体装置ＳＤ１と同じである。従って、実施の形態２の半導体装置ＳＤ２の製造方法において、層間絶縁膜１５の堆積から、配線部Ｍ２Ａ，Ｍ２Ｂ，Ｍ２Ｃ上の保護膜１４の形成までは、実施の形態１の半導体装置ＳＤ１の製造方法と同じである。

ここで、実施の形態２の半導体装置ＳＤ２の製造方法と実施の形態１の半導体装置ＳＤ１の製造方法との違いについて説明する。

実施の形態１の半導体装置ＳＤ１の製造方法において、ＳＯＩ基板１０の一部に形成した光導波路ＯＬの上方に薄膜部ＨＴ１を形成するには、以下の工程を経る。光導波路ＯＬを覆う層間絶縁膜１１をパターニングして配線溝Ｄ１を形成する（工程１１）。層間絶縁膜１１をパターニングして配線溝Ｄ２Ａ，Ｄ２Ｂ，Ｄ２Ｃを形成する（工程１２）。層間絶縁膜１１上にバリア膜１２および導電膜１３を形成する（工程１３）。配線溝Ｄ１，Ｄ２Ａ，Ｄ２Ｂ，Ｄ２Ｃの外部のバリア膜１２および導電膜１３を除去し、薄膜部ＨＴ１および配線部Ｍ１Ａ，Ｍ１Ｂ，Ｍ１Ｃを形成する（工程１４）。

一方、実施の形態２の半導体装置ＳＤ２の製造方法において、ＳＯＩ基板１０の一部に形成した光導波路ＯＬの上方に薄膜部ＨＴ２を形成するには、以下の工程を経る。光導波路ＯＬを覆う層間絶縁膜２０をパターニングして配線溝Ｄ３Ａ，Ｄ３Ｂ，Ｄ３Ｃを形成する（工程２１）。層間絶縁膜２０をパターニングして配線溝Ｄ４を形成する（工程２２）。層間絶縁膜２０上にバリア膜１２および導電膜１３を形成する（工程２３）。配線溝Ｄ４，Ｄ３Ａ，Ｄ３Ｂ，Ｄ３Ｃの外部のバリア膜１２および導電膜１３を除去し、薄膜部ＨＴ２および配線部Ｍ３Ａ，Ｍ３Ｂ，Ｍ３Ｃを形成する（工程２４）。

すなわち、実施の形態１の半導体装置ＳＤ１の製造方法では、配線溝Ｄ１を形成する工程（工程１１）の後に、配線溝Ｄ２Ａ，Ｄ２Ｂ，Ｄ２Ｃを形成する工程（工程１２）を有している。従って、図９および図１１に示すように、配線溝Ｄ１は、工程１１のフォトレジスト膜ＰＲ１の除去の際に加えて、工程１２のフォトレジスト膜ＰＲ２の除去の際に、有機溶剤によるエッチングまたは酸素アッシングに晒される。そのため、有機溶剤によるエッチングまたは酸素アッシングに晒される回数を比較すると、配線溝Ｄ２Ａ，Ｄ２Ｂ，Ｄ２Ｃは１回であり、配線溝Ｄ１は２回である。

それに対して、実施の形態２の半導体装置ＳＤ２の製造方法では、配線溝Ｄ３Ａ，Ｄ３Ｂ，Ｄ３Ｃを形成する工程（工程２１）の後に、配線溝Ｄ４を形成する工程（工程２２）を有している。従って、図２７および図２９に示すように、配線溝Ｄ３Ａ，Ｄ３Ｂ，Ｄ３Ｃは、工程２１のフォトレジスト膜ＰＲ３の除去の際に加えて、工程２２のフォトレジスト膜ＰＲ４の除去の際に、有機溶剤によるエッチングまたは酸素アッシングに晒される。そのため、有機溶剤によるエッチングまたは酸素アッシングに晒される回数を比較すると、配線溝Ｄ４は１回であり、配線溝Ｄ３Ａ，Ｄ３Ｂ，Ｄ３Ｃは２回である。

実施の形態２の半導体装置ＳＤ２では、配線部Ｍ３Ａ，Ｍ３Ｂ，Ｍ３Ｃが形成される配線溝Ｄ３Ａ，Ｄ３Ｂ，Ｄ３Ｃおよび薄膜部ＨＴ２が形成される配線溝Ｄ４が、ｌｏｗ−ｋ材である水素化酸炭化シリコン（ＳｉＣＯＨ）からなる層間絶縁膜２０に形成されている。前述の通り、水素化酸炭化シリコン（ＳｉＣＯＨ）からなる層間絶縁膜２０は、フォトレジスト膜の剥離に用いる有機溶剤または酸素プラズマによって侵されやすい。具体的には、有機溶剤または酸素プラズマによって、水素化酸炭化シリコン（ＳｉＣＯＨ）に含まれる炭化水素基が脱離し、シリコンのダングリングボンドが生じる。このダングリングボンドは、水と反応しやすく、反応後は水酸基が結合する。この水酸基の存在によって、ダメージを受けた層間絶縁膜２０は、吸湿しやすくなる。

図２２および図３１に示すように、配線溝Ｄ４には、薄膜部ＨＴ２を構成するバリア膜１２が接する。そのため、層間絶縁膜２０の配線溝Ｄ４の部分が吸湿した場合には、層間絶縁膜２０に含まれる水分によってバリア膜１２が酸化される可能性がある。薄膜部ＨＴ２を構成するバリア膜１２が酸化された場合には、薄膜部ＨＴ２の抵抗値が変化し、ヒータとしての特性が変化し、設計した性能を発揮できない可能性がある。そのため、配線溝Ｄ４に対する有機溶剤によるエッチングまたは酸素アッシングによって生じる配線溝Ｄ４へのダメージをできるだけ小さくすることが望まれる。

そこで、実施の形態２の半導体装置ＳＤ２の製造方法では、配線溝Ｄ３Ａ，Ｄ３Ｂ，Ｄ３Ｃを形成（工程２１）した後に、配線溝Ｄ４を形成（工程２２）している。そのため、配線溝Ｄ４が有機溶剤によるエッチングまたは酸素アッシングに晒される回数を１回で済ませ、配線溝Ｄ４に対する有機溶剤によるエッチングまたは酸素アッシングによる影響をできるだけ小さくすることができる。これにより、薄膜部ＨＴ２を構成するバリア膜１２の酸化を防止して、薄膜部ＨＴ２のヒータとしての性能の劣化を防止することができる。

（実施の形態３）
実施の形態３の半導体装置ＳＤ３の構成を、図３２を用いて説明する。図３２は、実施の形態３の半導体装置ＳＤ３の要部断面図である。

図３２に示すように、実施の形態３の半導体装置ＳＤ３は、厚さ方向において、基体ＳＵＢから層間絶縁膜１１までの構成が、図１に示す実施の形態１の半導体装置ＳＤ１と同じである。すなわち、実施の形態３の半導体装置ＳＤ３は、基体ＳＵＢと、基体ＳＵＢ上に形成された絶縁層ＣＬと、絶縁層ＣＬ上に形成された半導体層ＳＬと、を有する。基体ＳＵＢと、絶縁層ＣＬと、半導体層ＳＬと、により、ＳＯＩ基板としての半導体基板１０が形成されている。絶縁層ＣＬ上には、半導体層ＳＬの一部をパターニングして形成した光信号伝送用の光導波路ＯＬが形成されている。光導波路ＯＬ上には、層間絶縁膜１１が形成されている。

図３２に示すように、光導波路ＯＬの上方の層間絶縁膜１１において、光導波路ＯＬの一部に平面的に重なるように、平面長方形状の薄膜部ＨＴ３が形成されている。また、薄膜部ＨＴ３の長さ方向両端部において、一対の配線部Ｍ４Ａ，Ｍ４Ｂが形成されている。一対の配線部Ｍ４Ａ，Ｍ４Ｂと薄膜部ＨＴ３とは、一体に形成されている。そのため、一対の配線部Ｍ４Ａ，Ｍ４Ｂと薄膜部ＨＴ３とは、電気的に接続されている。また、層間絶縁膜１１上には、薄膜部ＨＴ３および一対の配線部Ｍ４Ａ，Ｍ４Ｂと共に、配線部Ｍ４Ｃが形成されている。実施の形態３の配線部Ｍ４Ａ，Ｍ４Ｂ，Ｍ４Ｃの構成材料および膜厚は、夫々、実施の形態１の配線部Ｍ１Ａ，Ｍ１Ｂ，Ｍ１Ｃの構成材料および膜厚と同じである。また、図３２に示すように、薄膜部ＨＴ３は、配線部Ｍ４Ａ，Ｍ４Ｂ，Ｍ４Ｃよりも薄い。

図３２に示す実施の形態３の半導体装置ＳＤ３では、配線部Ｍ４Ａ，Ｍ４Ｂ，Ｍ４Ｃは、夫々、バリア膜１２と導電膜１３との積層膜で構成されており、この点は実施の形態１の半導体装置ＳＤ１と同様である。一方、図３２に示す実施の形態３の半導体装置ＳＤ３では、実施の形態１の半導体装置ＳＤ１と異なり、薄膜部ＨＴ３は、バリア膜１２と導電膜１３との積層膜で構成されている。そして、配線部Ｍ４Ａ，Ｍ４Ｂ，Ｍ４Ｃのバリア膜１２と、薄膜部ＨＴ３のバリア膜１２とは、一体に形成され、かつ、配線部Ｍ４Ａ，Ｍ４Ｂ，Ｍ４Ｃの導電膜１３と、薄膜部ＨＴ３の導電膜１３とは、一体に形成されている。すなわち、バリア膜１２および導電膜１３は、配線部Ｍ４Ａ，Ｍ４Ｂ，Ｍ４Ｃの一部を構成する導電膜であると共に、光導波路ＯＬを加熱する薄膜部ＨＴ３を構成する導電膜でもある。

なお、図３２に示すように、薄膜部ＨＴ３は、層間絶縁膜１１に形成された配線溝（第１溝）Ｄ５に埋め込まれている。配線部Ｍ４Ａ，Ｍ４Ｂ，Ｍ４Ｃは、層間絶縁膜１１に形成された配線溝（第２溝）Ｄ６Ａ，Ｄ６Ｂ，Ｄ６Ｃに、夫々、埋め込まれている。

また、図３２に示すように、薄膜部ＨＴ３は、配線部Ｍ４Ａ，Ｍ４Ｂ，Ｍ４Ｃよりも薄い。また、薄膜部ＨＴ３の膜厚ＴＨＴ３は、薄膜部ＨＴ３を構成するバリア膜１２の膜厚ＴＨＢ５と、薄膜部ＨＴ３を構成する導電膜１３の膜厚ＴＨＣ５との合計であって、図３３に示す配線溝Ｄ５の深さＤｄ５と同じである。また、配線部Ｍ４Ａ，Ｍ４Ｂ，Ｍ４Ｃの膜厚ＴＨＭ４は、配線部Ｍ４Ａ，Ｍ４Ｂ，Ｍ４Ｃを構成するバリア膜１２の膜厚ＴＨＢ４と、配線部Ｍ４Ａ，Ｍ４Ｂ，Ｍ４Ｃを構成する導電膜１３の膜厚ＴＨＣ４との合計であって、図３３に示す配線溝Ｄ６Ａ，Ｄ６Ｂ，Ｄ６Ｃの深さＤｄ６と同じである。また、配線部Ｍ４Ａ，Ｍ４Ｂ，Ｍ４Ｃを構成するバリア膜１２の膜厚ＴＨＢ４は、薄膜部ＨＴ３を構成するバリア膜１２の膜厚ＴＨＢ５と同じである。従って、図３２に示すように、薄膜部ＨＴ３を構成する導電膜１３は、配線部Ｍ４Ａ，Ｍ４Ｂ，Ｍ４Ｃを構成する導電膜１３よりも薄い。

また、図３２に示すように、配線部Ｍ４Ａ，Ｍ４Ｂ，Ｍ４Ｃおよび薄膜部ＨＴ３は、保護膜１４によって覆われている。図３２に示すように、配線部Ｍ４Ａ，Ｍ４Ｂ，Ｍ４Ｃおよび薄膜部ＨＴ３を覆う保護膜１４よりも上層の構成は、図１に示す実施の形態１の半導体装置ＳＤ１の構成と同じである。

以上より、図３２に示すように、実施の形態３の半導体装置ＳＤ３において、薄膜部ＨＴ３の膜厚ＴＨＴ３は、一対の配線部Ｍ４Ａ，Ｍ４Ｂの膜厚ＴＨＭ４よりも小さい。具体的には、配線部Ｍ４Ａ，Ｍ４Ｂ，Ｍ４Ｃを構成するバリア膜１２の膜厚ＴＨＢ４は、薄膜部ＨＴ３を構成するバリア膜１２の膜厚ＴＨＢ５と同じである。一方で、図３２に示すように、薄膜部ＨＴ３を構成する導電膜１３の膜厚ＴＨＣ５は、配線部Ｍ４Ａ，Ｍ４Ｂ，Ｍ４Ｃを構成する導電膜１３の膜厚ＴＨＣ４よりも小さい。

すなわち、薄膜部ＨＴ３は、一対の配線部Ｍ４Ａ，Ｍ４Ｂよりも抵抗が大きい。これにより、実施の形態１の薄膜部ＨＴ１と同様に、薄膜部ＨＴ３を光導波路ＯＬの温度を変えるためのヒータとして使用することができる。

実施の形態３の半導体装置ＳＤ３の薄膜部ＨＴ３の構成以外に関しては、前記実施の形態１の構成と同様であり、前記で説明した実施の形態１の半導体装置ＳＤ１と同様の効果を有している。

次に、実施の形態３の半導体装置ＳＤ３の製造方法について、図３３〜図３６を用いて工程順に説明する。図３３〜図３５は、実施の形態３の半導体装置ＳＤ３の製造工程中の要部断面図である。図３６は、実施の形態３の半導体装置ＳＤ３の製造工程中の平面図である。

図３２に示す実施の形態３の半導体装置ＳＤ３は、前述の通り、基体ＳＵＢから層間絶縁膜１１までの構成が、図１に示す実施の形態１の半導体装置ＳＤ１の構成と同じである。従って、実施の形態３の半導体装置ＳＤ３の製造方法において、ＳＯＩ基板１０の用意から、層間絶縁膜１１の堆積までは、実施の形態１の半導体装置ＳＤ１の製造方法の工程と同じである。

また、図３３に示すように、層間絶縁膜１１をパターニングして、光導波路ＯＬと平面的に重なるように、光導波路ＯＬの上方の層間絶縁膜１１に配線溝Ｄ５を形成する工程は、図６〜図８に示す実施の形態１の配線溝Ｄ１を形成する工程と同じである。さらに、図３３に示すように、層間絶縁膜１１をパターニングして、配線溝Ｄ６Ａ，Ｄ６Ｂ，Ｄ６Ｃを形成する工程は、図９〜図１２に示す実施の形態１の配線溝Ｄ２Ａ，Ｄ２Ｂ，Ｄ２Ｃを形成する工程と同じである。

ここで、図３３に示すように、配線溝Ｄ６Ａ，Ｄ６Ｂ，Ｄ６Ｃは、パターニング前の層間絶縁膜１１の上面を基準にしたとき、夫々、同一の深さＤｄ６を有している。そして、配線溝Ｄ６Ａ，Ｄ６Ｂ，Ｄ６Ｃの深さＤｄ６は、配線溝Ｄ５の深さＤｄ５よりも大きい。そして、図３３に示すように、配線溝Ｄ５の長さ方向両端部が、配線溝Ｄ６Ａ，Ｄ６Ｂに貫通する。なお、図３３に示す実施の形態３の配線溝Ｄ５の深さＤｄ５は、図１に示す実施の形態１の配線溝Ｄ１の深さＤｄ１よりも大きい。

次に、図３４に示すように、スパッタリング法により、層間絶縁膜１１上にバリア膜１２を形成する。さらに、スパッタリング法により、バリア膜１２の上に、銅からなるシード膜（図示せず）を形成する。その後、電解メッキ法により、シード膜（図示せず）の上に導電膜１３を形成する。

ここで、図３４に示すように、実施の形態３のバリア膜１２の膜厚ＴＨＢ５は、配線溝Ｄ５の深さＤｄ５よりも小さくなるように形成する。なお、前述の通り、図３３に示す実施の形態３の配線溝Ｄ５の深さＤｄ５は、図１に示す実施の形態１の配線溝Ｄ１の深さＤｄ１よりも大きい。そのため、実施の形態３のバリア膜１２を実施の形態１のバリア膜１２と同じ膜厚になるように形成すると、図３４に示すように、バリア膜１２の膜厚ＴＨＢ５は、配線溝Ｄ５の深さＤｄ５よりも小さくなる。

次に、図３５に示すように、ＣＭＰ法により、配線溝Ｄ５，Ｄ６Ａ，Ｄ６Ｂ，Ｄ６Ｃの外部のバリア膜１２および導電膜１３を除去する。前述のように、バリア膜１２の膜厚ＴＨＢ５は、配線溝Ｄ５の深さＤｄ５よりも小さいので、配線溝Ｄ５の外部のバリア膜１２および導電膜１３を除去すると、配線溝Ｄ５にバリア膜１２および導電膜１３の一部が残る。

また、配線溝Ｄ６Ａ，Ｄ６Ｂ，Ｄ６Ｃの深さＤｄ６は、配線溝Ｄ５の深さＤｄ５よりも大きいので、配線溝Ｄ６Ａ，Ｄ６Ｂ，Ｄ６Ｃの外部のバリア膜１２および導電膜１３を除去すると、配線溝Ｄ６Ａ，Ｄ６Ｂ，Ｄ６Ｃに、夫々、バリア膜１２および導電膜１３の両方が残る。特に、配線溝Ｄ６Ａ，Ｄ６Ｂ，Ｄ６Ｃに残る導電膜１３の膜厚ＴＨＣ４は、配線溝Ｄ５に残る導電膜１３の膜厚ＴＨＣ５よりも大きい。

その結果、配線溝Ｄ６Ａ，Ｄ６Ｂ，Ｄ６Ｃには、バリア膜１２および導電膜１３からなる配線部Ｍ４Ａ，Ｍ４Ｂ，Ｍ４Ｃが形成される。さらに、配線溝Ｄ５には、バリア膜１２および導電膜１３からなり、配線部Ｍ４Ａ，Ｍ４Ｂ，Ｍ４Ｃよりも薄い薄膜部ＨＴ３が、配線部Ｍ４Ａ，Ｍ４Ｂ，Ｍ４Ｃと同時に形成される。

またさらに、図３３に示すように、配線溝Ｄ５の長さ方向両端部が、配線溝Ｄ６Ａ，Ｄ６Ｂに貫通しているので、図３５および図３６に示すように、バリア膜１２および導電膜１３が配線溝Ｄ５および配線溝Ｄ６Ａ，Ｄ６Ｂに一体的に残る。その結果、図３５および図３６に示すように、薄膜部ＨＴ３のバリア膜１２および導電膜１３と、配線部Ｍ４Ａ，Ｍ４Ｂのバリア膜１２および導電膜１３とが、一体的に形成される。

その後、図３２に示すように、層間絶縁膜１１上にＣＶＤ法により炭窒化シリコン（ＳｉＣＮ）または窒化シリコン（Ｓｉ_３Ｎ_４）からなる保護膜１４を形成し、配線部Ｍ４Ａ，Ｍ４Ｂ，Ｍ４Ｃおよび薄膜部ＨＴ３を保護膜１４で覆う。

図３２に示すように、実施の形態３の半導体装置ＳＤ３は、前述の通り、配線部Ｍ４Ａ，Ｍ４Ｂ，Ｍ４Ｃおよび薄膜部ＨＴ３を覆う保護膜１４よりも上層の構成は、図１に示す実施の形態１の半導体装置ＳＤ１の構成と同じである。従って、実施の形態３の半導体装置ＳＤ３の製造方法において、層間絶縁膜１５の堆積から、配線部Ｍ２Ａ，Ｍ２Ｂ，Ｍ２Ｃ上の保護膜１４の形成までは、実施の形態１の半導体装置ＳＤ１の製造方法の工程と同じである。

以下、実施の形態３の半導体装置ＳＤ３の製造方法と実施の形態１の半導体装置ＳＤ１の製造方法との違いについて説明する。

図１３に示す実施の形態１では、バリア膜１２を配線溝Ｄ１の深さＤｄ１と同じ膜厚になるように形成している。そのため、図１４に示すように、ＣＭＰ法により、配線溝Ｄ１の外部のバリア膜１２および導電膜１３を除去すると、配線溝Ｄ１にバリア膜１２のみが残る。

一方、図３４に示す実施の形態３では、バリア膜１２の膜厚ＴＨＢ５を配線溝Ｄ５の深さＤｄ５よりも小さくなるように形成する。その結果、図３５に示すように、ＣＭＰ法により、配線溝Ｄ５の外部のバリア膜１２および導電膜１３を除去すると、配線溝Ｄ５にバリア膜１２および導電膜１３の一部が残る。

光導波路ＯＬを制御性よく加熱できるヒータとして薄膜部を形成するためには、薄膜部において、バリア膜１２の膜厚を制御することが肝要である。しかし、薄膜部を形成するためのＣＭＰ法において、基板面内を均一に研磨することは難しい。そのため、例えば、図１４に示す実施の形態１において、ＣＭＰ法により配線溝Ｄ１の外部のバリア膜１２および導電膜１３を除去する際に、配線溝Ｄ１上において導電膜１３を確実に除去し、配線溝Ｄ１の内部にバリア膜１２のみを残すためには、配線溝Ｄ１の内部のバリア膜１２に達するまで十分に研磨する必要がある。この場合、配線溝Ｄ１の内部のバリア膜１２がどの程度研磨されるのかを予め設計することは難しく、結果として配線溝Ｄ１の内部のバリア膜１２からなる薄膜部ＨＴ１の膜厚を制御することが難しい。そのため、ＣＭＰ法において、配線溝Ｄ１の内部のバリア膜１２が研磨されないようにして、バリア膜１２からなる薄膜部ＨＴ１の膜厚ＴＨＴ１を制御することが望まれる。

そこで、実施の形態３の半導体装置ＳＤ３の製造方法では、実施の形態３のバリア膜１２の膜厚ＴＨＢ５を配線溝Ｄ５の深さＤｄ５よりも小さくなるように形成している。このため、配線溝Ｄ５の内部において、バリア膜１２上に導電膜１３が存在する。従って、ＣＭＰ法により配線溝Ｄ５の外部のバリア膜１２および導電膜１３を除去する際に、配線溝Ｄ５の内部が研磨されても、まず導電膜１３が研磨される。そのため、配線溝Ｄ５の内部に導電膜１３が存在する限り、バリア膜１２が研磨されることがない。すなわち、配線溝Ｄ５の内部の導電膜１３がＣＭＰ法で研磨する際の研磨防止膜（ストッパー膜）として機能する。

以上より、実施の形態３の半導体装置ＳＤ３の製造方法では、ＣＭＰ法において、配線溝Ｄ５の内部のバリア膜１２が研磨されることがなく、バリア膜１２を設計した膜厚に形成することができる。その結果、バリア膜１２からなる薄膜部ＨＴ３の膜厚ＴＨＴ３を容易に制御することができる。

なお、薄膜部ＨＴ３を構成する導電膜１３は、ＣＭＰ法においてバリア膜１２の研磨を防止するためには、厚い方が好ましい。一方で、薄膜部ＨＴ３を構成する導電膜１３は、厚くしすぎると、薄膜部ＨＴ３の抵抗値が小さくなり、薄膜部ＨＴ３がヒータとして機能しなくなる。そのため、薄膜部ＨＴ３を構成する導電膜１３の膜厚ＴＨＣ５は、２ｎｍ〜５０ｎｍであることが好適である。

また、図３２および図３５に示すように、配線部Ｍ４Ａ，Ｍ４Ｂ，Ｍ４Ｃを構成するバリア膜１２の膜厚ＴＨＢ４は、薄膜部ＨＴ３を構成するバリア膜１２の膜厚ＴＨＢ５と同じである。ここで、導電膜１３に含まれる銅の拡散を確実に防止するためには、バリア膜１２は厚い方が好ましい。一方で、薄膜部ＨＴ３のバリア膜１２を厚くしすぎると、薄膜部ＨＴ３の抵抗が小さくなり、薄膜部ＨＴ３がヒータとして機能しなくなる。そのため、薄膜部ＨＴ３を構成するバリア膜１２は厚くしすぎない方が好ましい。以上より、バリア膜１２の膜厚ＴＨＢ４、すなわち、薄膜部ＨＴ３を構成するバリア膜１２の膜厚ＴＨＢ５は、１０ｎｍ〜２００ｎｍであることが好適である。

（変形例）
以上で説明した、実施の形態１〜３の半導体装置、および、これらの製造方法の変形例について説明する。

実施の形態２の半導体装置の製造方法で説明した通り、水素化酸炭化シリコン（ＳｉＣＯＨ）からなる層間絶縁膜は、フォトレジスト膜の剥離に用いる有機溶剤または酸素プラズマによって侵されやすく、ダメージを受けた層間絶縁膜は、吸湿しやすくなる。

ここで、水は、比誘電率が大きい（２０℃で比誘電率が約８０）ため、吸湿した層間絶縁膜は、吸湿していない層間絶縁膜よりも比誘電率が大きくなる。その結果、層間絶縁膜のダメージが大きく、層間絶縁膜の吸湿量が多いと、ｌｏｗ−ｋ材を用いたことによる配線遅延を低減する効果が減少する。

前述の通り、実施の形態２の半導体装置ＳＤ２では、配線部Ｍ３Ａ，Ｍ３Ｂ，Ｍ３Ｃが形成される配線溝Ｄ３Ａ，Ｄ３Ｂ，Ｄ３Ｃおよび薄膜部ＨＴ２が形成される配線溝Ｄ４が、ｌｏｗ−ｋ材である水素化酸炭化シリコン（ＳｉＣＯＨ）からなる層間絶縁膜２０に形成されている。そのため、配線部Ｍ３Ａ，Ｍ３Ｂ，Ｍ３Ｃの遅延を防止するためには、配線部Ｍ３Ａ，Ｍ３Ｂ，Ｍ３Ｃの周囲の層間絶縁膜２０のダメージを低減することが望まれる。すなわち、配線部Ｍ３Ａ，Ｍ３Ｂ，Ｍ３Ｃが形成される配線溝Ｄ３Ａ，Ｄ３Ｂ，Ｄ３Ｃに対する有機溶剤によるエッチングまたは酸素アッシングによって生じる配線溝Ｄ３Ａ，Ｄ３Ｂ，Ｄ３Ｃへのダメージをできるだけ小さくすることが望まれる。

そこで、実施の形態１および実施の形態２の変形例として、半導体装置の構成は、実施の形態２と同じ（図２２参照）にする一方で、半導体装置の製造方法として、実施の形態１のように、薄膜部を形成するための配線溝を形成した後に、配線部を形成するための配線溝を形成する。

こうすることで、配線部を形成するための配線溝が有機溶剤によるエッチングまたは酸素アッシングに晒される回数を１回で済ませ、配線部を形成するための配線溝に対する有機溶剤によるエッチングまたは酸素アッシングによる影響をできるだけ小さくすることができる。これにより、配線部の周囲の層間絶縁膜のダメージを低減し、配線部の遅延を防止することができる。

また、以上で説明した、変形例および前記実施の形態を適宜組み合わせて実施することも可能である。

また、前記実施の形態１〜３では、バリア膜１２として、窒化タンタル膜とタンタル膜との積層膜を例示したが、これらに限定されるものではない。バリア膜１２として、例えば、窒化タンタル膜や窒化チタン（ＴｉＮ）膜、窒化タンタル膜とタンタル膜との積層膜、ルテニウム（Ｒｕ）膜など、配線部の導電膜を構成する金属に対する拡散防止（バリア）性と、配線部としての特性（電気抵抗値など）を併せ持つ他の材料からなる導電膜を採用することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１０ 基板（ＳＯＩウェハ）
１１ 層間絶縁膜（第２絶縁膜、第３絶縁膜）
１２ バリア膜
１３ 導電膜
１４ 保護膜
１５ 層間絶縁膜
１６ 窒化チタン膜
１７ 層間絶縁膜
２０ 層間絶縁膜（第４絶縁膜）
２１ 層間絶縁膜（第５絶縁膜）
２２ フォトレジスト膜
２３ ＬＴＯ膜
ＡＦ 反射防止膜
ＣＬ 絶縁層（第１絶縁膜）
Ｄ１ 配線溝（第１溝）
Ｄ１００Ａ，Ｄ１００Ｂ，Ｄ１００Ｃ 配線溝
Ｄ２Ａ，Ｄ２Ｂ，Ｄ２Ｃ 配線溝（第２溝）
Ｄ３Ａ，Ｄ３Ｂ，Ｄ３Ｃ 配線溝（第１溝）
Ｄ４ 配線溝（第２溝）
Ｄ５ 配線溝（第１溝）
Ｄ６Ａ，Ｄ６Ｂ，Ｄ６Ｃ 配線溝（第２溝）
Ｄ７Ａ，Ｄ７Ｂ，Ｄ７Ｃ 配線溝
Ｄｄ１，Ｄｄ２，Ｄｄ３，Ｄｄ４，Ｄｄ５，Ｄｄ６ 深さ
ＨＴ ヒータ
ＨＴ１ 薄膜部
ＨＴ１００ ヒータ
ＨＴ２ 薄膜部
ＨＴ３ 薄膜部
Ｍ１ 配線部
Ｍ１００Ａ，Ｍ１００Ｂ，Ｍ１００Ｃ 配線部
Ｍ１Ａ，Ｍ１Ｂ，Ｍ１Ｃ 配線部
Ｍ２Ａ，Ｍ２Ｂ，Ｍ２Ｃ 配線部
Ｍ３Ａ，Ｍ３Ｂ，Ｍ３Ｃ 配線部
Ｍ４Ａ，Ｍ４Ｂ，Ｍ４Ｃ 配線部
ＯＬ，ＯＬａ，ＯＬｅ，ＯＬｏ 光導波路
ＰＣ 光変調器
ＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４ フォトレジスト膜
ＰＲＯ１，ＰＲＯ２，ＰＲＯ３，ＰＲＯ４ 開口部
ＳＤ１，ＳＤ２，ＳＤ３ 半導体装置
ＳＤ１００ 半導体装置
ＳＬ 半導体層
ＳＵＢ 基体
ＴＨＢ１，ＴＨＢ３，ＴＨＢ４，ＴＨＢ５ 膜厚
ＴＨＣ，ＴＨＣ１，ＴＨＣ３，ＴＨＣ４，ＴＨＣ５ 膜厚
ＴＨＭ１，ＴＨＭ３，ＴＨＭ４ 膜厚
ＴＨＴ１，ＴＨＴ２，ＴＨＴ３ 膜厚

Claims (20)

1. 基体と、
   前記基体上に形成された第１絶縁膜と、
   前記第１絶縁膜上に形成された光導波路と、
   前記光導波路を覆うように前記第１絶縁膜上に形成された第２絶縁膜と、
   前記第２絶縁膜に埋め込まれた配線部および薄膜部と、
   を有し、
   前記薄膜部は、前記光導波路の上方に配置され、
   前記薄膜部は、前記配線部よりも薄く、かつ、前記配線部と一体に形成されている、半導体装置。
2. 請求項１記載の半導体装置において、
   前記薄膜部は、ヒータである、半導体装置。
3. 請求項１記載の半導体装置において、
   前記配線部は、バリア膜と導電膜との積層膜からなる、半導体装置。
4. 請求項３記載の半導体装置において、
   前記薄膜部は、前記バリア膜からなる、半導体装置。
5. 請求項３記載の半導体装置において、
   前記薄膜部は、前記バリア膜と前記導電膜との積層膜からなり、
   前記薄膜部に含まれる前記導電膜は、前記配線部に含まれる前記導電膜よりも薄い、半導体装置。
6. 請求項３記載の半導体装置において、
   前記導電膜は、銅からなる、半導体装置。
7. 請求項３記載の半導体装置において、
   前記バリア膜は、窒化タンタル膜とタンタル膜との積層膜からなる、半導体装置。
8. 請求項１記載の半導体装置において、
   前記第２絶縁膜は、前記光導波路を覆うように前記第１絶縁膜上に形成された第３絶縁膜と、前記第３絶縁膜上に形成された第４絶縁膜との積層膜からなり、
   前記配線部は、前記第４絶縁膜に埋め込まれている、半導体装置。
9. 請求項８記載の半導体装置において、
   前記第１絶縁膜および前記第３絶縁膜は、酸化シリコンからなり、
   前記第４絶縁膜は、酸化シリコンよりも比誘電率が低い材料からなる、半導体装置。
10. （ａ）基体と、前記基体上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された半導体層とを有する半導体基板を用意する工程、
    （ｂ）前記半導体層をパターニングすることによって、前記第１絶縁膜上に前記半導体層からなる光導波路を形成する工程、
    （ｃ）前記第１絶縁膜上に前記光導波路を覆う第２絶縁膜を形成する工程、
    （ｄ）前記第２絶縁膜に第１溝と前記第１溝よりも深い第２溝とを形成する工程、
    （ｅ）前記（ｄ）工程の後に、前記第２絶縁膜上に、バリア膜および導電膜を順次形成する工程、
    （ｆ）前記第１溝および前記第２溝の外部の前記導電膜および前記バリア膜を除去することにより、前記第２溝内に配線部を形成し、かつ、前記第１溝内に前記配線部よりも薄い薄膜部を前記配線部と一体的に形成する工程、
    を含み、
    前記第１溝は前記光導波路の上方に配置されている、半導体装置の製造方法。
11. 請求項１０記載の半導体装置の製造方法において、
    前記薄膜部は、ヒータである、半導体装置の製造方法。
12. 請求項１０記載の半導体装置の製造方法において、
    前記配線部は、前記バリア膜と前記導電膜との積層膜からなり、
    前記薄膜部は、前記バリア膜からなる、半導体装置の製造方法。
13. 請求項１０記載の半導体装置の製造方法において、
    前記配線部および前記薄膜部は、前記バリア膜と前記導電膜との積層膜からなり、
    前記薄膜部に含まれる前記導電膜は、前記配線部に含まれる前記導電膜よりも薄い、半導体装置の製造方法。
14. 請求項１０記載の半導体装置の製造方法において、
    前記第２絶縁膜は、前記光導波路を覆うように前記第１絶縁膜上に形成された第３絶縁膜と、前記第３絶縁膜上に形成された第４絶縁膜との積層膜からなり、
    前記（ｄ）工程では、
    前記第４絶縁膜に前記第１溝と前記第２溝とを形成する、半導体装置の製造方法。
15. 請求項１４記載の半導体装置の製造方法において、
    前記第１絶縁膜および前記第３絶縁膜は、酸化シリコンからなり、
    前記第４絶縁膜は、酸化シリコンよりも比誘電率が低い材料からなる、半導体装置の製造方法。
16. 請求項１４記載の半導体装置の製造方法において、
    前記（ｃ）工程の後であって、前記（ｄ）工程の前に、
    （ｇ）前記第４絶縁膜上に第５絶縁膜を形成する工程、
    を有し、
    前記（ｆ）工程において、
    前記第１溝および前記第２溝の外部の前記導電膜および前記バリア膜を除去する際に、前記第５絶縁膜を除去する、半導体装置の製造方法。
17. 請求項１６記載の半導体装置の製造方法において、
    前記第５絶縁膜は、酸化シリコンからなる、半導体装置の製造方法。
18. 請求項１０記載の半導体装置の製造方法において、
    前記第２溝は、前記第１溝を形成した後に形成する、半導体装置の製造方法。
19. 請求項１０記載の半導体装置の製造方法において、
    前記第１溝は、前記第２溝を形成した後に形成する、半導体装置の製造方法。
20. 請求項１０記載の半導体装置の製造方法において、
    前記（ｄ）工程は、
    （ｄ−１）第１フォトレジスト膜をマスクにして前記第２絶縁膜をエッチングすることにより、前記第１溝を形成する工程、
    （ｄ−２）第２フォトレジスト膜をマスクにして前記第２絶縁膜をエッチングすることにより、前記第２溝を形成する工程、
    を含み、
    前記（ｄ−２）工程は、前記（ｄ−１）工程の前または後に行う、半導体装置の製造方法。

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