CN109119402A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体器件及其制造方法。本发明的目的是降低半导体器件的制造成本。一种半导体器件包括SOI衬底，其具有包括半导体层的光学波导。所述光学波导由层间绝缘膜覆盖。布线部形成在所述层间绝缘膜上。此外，厚度比所述布线部小的薄膜部形成在所述光学波导上方，并且与所述布线部集成。

Description

半导体器件及其制造方法
相关申请的交叉参考
将于2017年6月23日提交的日本专利申请No.2017-123611的，包括说明书、附图和摘要的，全部公开内容通过引用并入本文。
技术领域
本发明涉及一种半导体器件及其制造方法，并且能够适当地用于例如在半导体芯片中具有光学器件的半导体器件及其制造方法。
背景技术
近年来，已经积极地开发所谓的硅光电学技术，其中在半导体衬底的一部分上形成由硅(Si)制成的光学信号传输线。通过集成光学器件和电子器件来将半导体衬底实施为光学通信模块，所述光学器件和所述电子器件分别包括传输线。
此类半导体器件可包括光学信号传输线，其具有由形成在衬底上的半导体层以及插入在半导体层与衬底之间的绝缘层构成的光学波导，并且具有形成在绝缘层上位于光学波导上方的绝缘膜。所述绝缘层和所述绝缘膜由折射率比半导体层低的材料制成。因此，半导体层充当核心层，而绝缘层和绝缘膜充当覆层。包括形成在半导体衬底的一部分上的硅光学波导的半导体器件是有利的，因为功率消耗非常低并且可通过在相同硅衬底上形成硅集成电路和光学波导来以小尺寸实施光学通信模块。
在Andy Eu-Jin Lim等人的“Review of Silicon Photonics Foundry Efforts”(在Quantum Electronics，第20卷，第4期，2014年7月/8月的所选论题的IEEE Journal)中，描述一种半导体器件，其中在形成于半导体衬底的一部分上的光学波导上方形成加热器，所述加热器包括在覆盖光学波导的绝缘膜上的氮化钛(TiN)膜。
发明内容
本发明的发明人已经调查在包括形成光学波导所在的半导体衬底的半导体器件中形成加热器的过程的缩短以及其制造方法。
设计所述半导体器件及其制造方法以便降低半导体器件的制造成本。
将通过本说明书和附图的描述来阐明其它问题和新颖特性。
根据实施例的半导体器件包括形成在衬底上的光学波导、覆盖所述光学波导的绝缘膜以及形成在所述绝缘膜上的布线部。在光学波导上方提供厚度比布线部小的薄膜部。所述薄膜部与所述布线部集成。
根据实施例，可降低半导体器件的制造成本。
附图说明
图1是示出根据第一实施例的半导体器件的主要部分的横截面图；
图2是示出根据第一实施例的半导体器件的平面图；
图3是示出第一实施例的半导体器件中的光学调制器的平面图；
图4是示出根据第一实施例的制造过程中的半导体器件的主要部分的横截面图；
图5是示出根据第一实施例的半导体器件的制造过程的平面图；
图6是示出根据第一实施例的在图4和5之后的制造过程中的半导体器件的主要部分的横截面图；
图7是示出根据第一实施例的在图4和5之后的半导体器件的制造过程的平面图；
图8是示出根据第一实施例的在图6和7之后的制造过程中的半导体器件的主要部分的横截面图；
图9是示出根据第一实施例的在图8之后的制造过程中的半导体器件的主要部分的横截面图；
图10是示出根据第一实施例的在图8之后的半导体器件的制造过程的平面图；
图11是示出根据第一实施例的在图9和10之后的制造过程中的半导体器件的主要部分的横截面图；
图12是示出根据第一实施例的在图9和10之后的半导体器件的制造过程的平面图；
图13是示出根据第一实施例的在图11和12之后的制造过程中的半导体器件的主要部分的横截面图；
图14是示出根据第一实施例的在图13之后的制造过程中的半导体器件的主要部分的横截面图；
图15是示出根据第一实施例的在图13之后的半导体器件的制造过程的平面图；
图16是示出根据研究例的半导体器件的主要部分的横截面图；
图17是示出根据研究例的制造过程中的半导体器件的主要部分的横截面图；
图18是示出根据研究例的在图17之后的制造过程中的半导体器件的主要部分的横截面图；
图19是示出根据研究例的在图18之后的制造过程中的半导体器件的主要部分的横截面图；
图20是示出根据研究例的在图19之后的制造过程中的半导体器件的主要部分的横截面图；
图21是示出根据研究例的在图20之后的制造过程中的半导体器件的主要部分的横截面图；
图22是示出根据第二实施例的半导体器件的主要部分的横截面图；
图23是示出根据第二实施例的制造过程中的半导体器件的主要部分的横截面图；
图24是示出根据第二实施例的在图23之后的制造过程中的半导体器件的主要部分的横截面图；
图25是示出根据第二实施例的在图23之后的半导体器件的制造过程的平面图；
图26是示出根据第二实施例的在图24和25之后的制造过程中的半导体器件的主要部分的横截面图；
图27是示出根据第二实施例的在图26之后的制造过程中的半导体器件的主要部分的横截面图；
图28是示出根据第二实施例的在图26之后的半导体器件的制造过程的平面图；
图29是示出根据第二实施例的在图27和28之后的制造过程中的半导体器件的主要部分的横截面图；
图30是示出根据第二实施例的在图29之后的制造过程中的半导体器件的主要部分的横截面图；
图31是示出根据第二实施例的在图30之后的制造过程中的半导体器件的主要部分的横截面图；
图32是示出根据第三实施例的半导体器件的主要部分的横截面图；
图33是示出根据第三实施例的制造过程中的半导体器件的主要部分的横截面图；
图34是示出根据第三实施例的在图33之后的制造过程中的半导体器件的主要部分的横截面图；
图35是示出根据第三实施例的在图34之后的制造过程中的半导体器件的主要部分的横截面图；以及
图36是示出根据第三实施例的在图34之后的半导体器件的制造过程的平面图。
具体实施方式
(描述格式、基本术语和使用的解释)
为了便于解释，将在本申请中将实施例任选地描述为例如多个章节。这些章节彼此相关，除非所述章节被指定为独立章节。这些章节是一个示例的部分，并且所述章节中的一者是其它章节的详情的一部分或其它章节的至少一部分的修改，而不管所述章节的描述次序如何。原则上，省略对相同部分的重复解释。此外，所述实施例的构成要素不是必要的，除非所述构成要素被指定为必要构成要素，构成要素数目在理论上是有限的，并且所述构成要素在所述上下文中显然是必要的。
同样，在实施例的描述中，被描述为“X包括A”的材料或合成物包括除A之外的元素，除非所述材料或合成物被指定为仅包括A的材料或合成物，并且所述材料或合成物在所述上下文中仅包括A。例如，组分意味着“X主要由A构成”。例如，“硅构件”不限于纯硅构件，并且可由主要由硅锗(SiGe)合金和其它种类的硅构成的多元合金制成并可由其它附加物质制成。此外，关于镀金、Cu层和镀镍，除了纯构件之外，还可提供主要由金、Cu和镍构成的构件，除非指定仅纯构件。
此外，关于特定数值或数量，可使用比特定数值大的数值或比特定数值小的数值，除非指定所述特定数值，所述数值在理论上是有限的，并且所述数值在所述上下文中被明确指定。
在实施例的图式中，相同或相似部分由相同或相似符号或参考编号指示，并且原则上不重复其解释。
在附图中，如果影线可能造成复杂性或者间隙能够明显区分，则可省略影线，即使在横截面中。因此，如果在描述中阐明孔，则可在背景中省略在平面上闭合的孔的边缘。此外，在除横截面之外的图式中，可添加影线以指定除间隙之外的部分。
(第一实施例)
<半导体器件>
参看图1和2，下文将描述根据实施例的半导体器件的配置。图1是示出根据第一实施例的半导体装置SD1的主要部分的横截面图。图2是示出根据第一实施例的半导体装置SD1的平面图。为了增强对半导体装置SD1的平面结构的理解，图2仅示出光学波导OL、薄膜部HT1、布线部M1A、M1B和M1C以及保护膜14。
在以下解释中，将从绝缘体上硅(SOI)衬底上的集成光学器件当中主要论述用于光学信号的传输线和光学调制器。硅电子电路(未示出)和光学调制器形成在不同半导体芯片上。半导体芯片和光源安装在例如插入衬底(电路板)上并且包括半导体器件。图1和2所示的第一实施例的半导体装置SD1指示图3所示的光学调制器PC的一部分，所述光学调制器PC将稍后进行论述。
如图1所示，第一实施例的半导体装置SD1包括衬底SUB、形成在衬底SUB上的绝缘层(第一绝缘膜)CL以及形成在绝缘层CL上的半导体层SL。衬底SUB、绝缘层CL和半导体层SL包括用作SOI衬底的半导体衬底10。衬底SUB包括例如p型硅(Si)单晶衬底，其具有(100)的平面方向和约5至50Ωcm的电阻率。绝缘层CL还称为隐埋氧化物(BOX)层并且包括例如氧化硅(SiO2)膜。半导体层SL还称为SOI层并且是薄p型硅单晶衬底，其具有(100)的平面方向和约5至50Ωcm的电阻率。SOI衬底10可通过例如注氧隔离(SIMOX)、层叠或智能切割法来形成。衬底SUB具有例如约750nm的厚度。绝缘层CL具有例如约2至3μm的厚度。半导体层SL具有例如约180至250nm的厚度。为了增强理解，在横截面图中增大半导体层SL的厚度。
在绝缘层CL上，通过对半导体层SL的一部分进行图案化来形成用于传输光学信号的光学波导OL。图1中的光学波导OL是矩形波导，其在与光学信号的行进方向正交的方向(图1中的竖直方向)上为矩形横截面。所述光学波导OL不限于矩形波导。例如，光学波导OL可为肋形波导，其在与光学信号的行进方向正交的方向上为凸状横截面，从而提供含有横向光的效果。此外，图1中的绝缘层CL上的单个光学波导OL可用多个光学波导来替换。
在半导体层SL的区(未示出)中，形成构成硅集成电路的多个MOSFET(半导体元件)。例如，所述MOSFET是全耗尽MOSFET，其中在包括半导体层SL的耗尽层的每一侧上利用半导体层SL上的高杂质浓度形成源极和漏极并且在耗尽层上形成栅极电极，其中栅极绝缘膜插入在栅极电极与耗尽层之间。
层间绝缘膜(第二绝缘膜)11形成在光学波导OL上。光学波导OL的侧面和上表面覆盖有层间绝缘膜11。层间绝缘膜11由氧化硅制成/形成。层间绝缘膜11具有例如约2至3μm的厚度。
如图1和2所示，形状像平面矩形的薄膜部HT1形成在光学波导OL上方，使得薄膜部HT1在平面配置中部分地重叠光学波导OL。此外，布线部对M1A和M1B在纵向方向上形成在薄膜部HT1的两端上。所述布线部对M1A和M1B与薄膜部HT1彼此集成。因此，所述布线部对M1A和M1B与薄膜部HT1彼此电耦合。
如图1所示，在第一实施例中，薄膜部HT1具有比所述布线部对M1A和M1B的厚度THM1小的厚度THT1。薄膜部HT1的厚度THT1优选地为10nm至200nm。换句话说，薄膜部HT1具有比所述布线部对M1A和M1B大的电阻。当通过布线部M1A和M1B对薄膜部HT1通电时，由电阻比所述布线部对M1A和M1B大的薄膜部HT1生成热量，并且通过层间绝缘膜11将热量传送到光学波导OL。如上所述，薄膜部HT1是加热器，其改变光学波导OL的温度以便改变传输通过光学波导OL的光学信号的相位。
在层间绝缘膜11上，连同薄膜部HT1以及所述布线部对M1A和M1B一起形成布线部M1C。例如，所述布线部M1C是用于耦合包括形成在半导体层SL的区(未示出)中的硅集成电路的MOSFET的布线部。
如图1所示，布线部M1A、M1B和M1C分别包括阻挡膜12和导电膜13的层叠膜。导电膜13由例如铜制成。阻挡膜12是用于防止导电膜13中所含有的铜扩散的导电膜。阻挡膜12包括例如氮化钽(TaN)膜和钽(Ta)膜的层叠膜。此外，第一实施例的薄膜部HT1包括阻挡膜12。布线部M1A、M1B和M1C的阻挡膜12与薄膜部HT1的阻挡膜12彼此集成。换句话说，阻挡膜12是构成布线部M1A、M1B和M1C的部分的导电膜并且还用作构成薄膜部HT1的导电膜。
如图1所示，薄膜部HT1嵌入在形成于层间绝缘膜11上的布线沟槽(第一沟槽)D1中。布线部M1A、M1B和M1C分别嵌入在布线沟槽(第二沟槽)D2A、D2B和D2C中。布线沟槽D2A、D2B和D2C形成在层间绝缘膜11上。布线部M1A、M1B和M1C是通过镶嵌工艺形成的镶嵌电线(镶嵌嵌入电线)。
此外，如图1所示，布线部M1A、M1B和M1C以及薄膜部HT1覆盖有保护膜14。保护膜14是用于防止导电膜13中所含有的铜扩散的绝缘膜。保护膜14包括例如通过化学气相沉积(CVD)来沉积的氧氮化硅(SiON)膜、磷硅酸盐玻璃(PSG)膜或氮化硅(Si3N4)膜。
此外，如图1所示，层间绝缘膜15形成在覆盖布线部M1A、M1B和M1C以及薄膜部HT1的保护膜14上。层间绝缘膜15由相对介电常数比氧化硅低的所谓低k材料制成。例如，层间绝缘膜15由氢化碳氧化硅(SiCOH)制成。
此外，布线部M2A、M2B和M2C形成在覆盖布线部M1A、M1B和M1C以及薄膜部HT1的保护膜14上。布线部M2A、M2B和M2C为例如用于电耦合形成在区(未示出)中的元件的布线部。布线部M2A、M2B和M2C分别嵌入在布线沟槽D7A、D7B和D7C中。布线沟槽D7A、D7B和D7C形成在层间绝缘膜15上。布线部M2A、M2B和M2C为通过镶嵌工艺形成的镶嵌电线(镶嵌嵌入电线)。特别地，布线部M2B是通过双镶嵌工艺形成的双镶嵌电线。举例来说，在双镶嵌工艺中，形成穿透层间绝缘膜的通孔，在层间绝缘膜的上表面上形成深度比所述通孔小的布线沟槽，并且接着在通孔和布线沟槽中嵌入金属，使得同时形成通孔中的通路和通孔上的布线沟槽中的电线。如图1所示，布线部M2B耦合到布线部M1B。
此外，如图1所示，布线部M2A、M2B和M2C覆盖有保护膜14。另一个布线部(未具体示出)可形成在布线部M2A、M2B和M2C上所形成的保护膜14上。另选地，焊盘电极或钝化膜可形成在保护膜14上。
<光学调制器>
参看图3，下文将描述构成第一实施例的半导体装置SD1的光学调制器PC。图3是示出第一实施例的光学调制器PC的平面图。
下文将首先描述根据第一实施例的光学调制器PC的配置。如图3所示，构成第一实施例的半导体装置SD1的光学调制器PC包括光学波导OLo、OL、OLa和OLe、形成在光学波导OL上方的薄膜部HT1、向薄膜部HT1供应电力的布线部M1A和M1B、形成在光学波导OLa上方的加热器HT以及向加热器HT供应电力的布线部M1。光学波导OL和OLa为从光学波导OLo分开的两个光学波导。光学波导OLe是光学波导OL与OLa之间的接合光学波导。
下文将描述根据第一实施例的光学调制器PC的操作。通过光学波导OLo从光源(未示出)输入到光学调制器PC的光在穿过光学波导OLo之后被分开到两个光学波导OL和OLa。
在这种情况下，当通过布线部M1对加热器HT通电时，加热器HT生成热量。当如上所述通过布线部M1A和M1B对薄膜部HT1通电时，薄膜部HT1生成热量。薄膜部HT1和加热器HT所生成的热量被传送到光学波导OL和OLa。当光学波导OL和OLa被加热时，构成光学波导OL和OLa的硅的折射率在光学波导OL和OLa的加热区中改变。这改变了相对于光穿过光学波导OL和OLa的加热区而变化的有效折射率。
因此，穿过光学波导OL和OLa的光的相位通过光学波导OL和OLa的加热区改变。此后，已经穿过光学波导OL和OLa的光再次在光学波导OLe处接合。在这点上，已经穿过光学波导OL和OLa的光彼此干扰。在这点上，改变从薄膜部HT1生成的热量的量和从加热器HT生成的热量的量以便改变光学波导OL的折射率的变化和光学波导OLa的折射率的变化。因此，在光学调制器PC中，从光学波导OLe输出的光的强度和相位可由薄膜部HT1和加热器HT从不同于输入到光学波导OLo的光的强度和相位加以改变。
<制造半导体器件的方法>
参看图4至15，下文将按步骤次序描述根据第一实施例的制造半导体装置SD1的方法。图4、6、8、9、11、13和14为示出根据第一实施例的制造过程中的半导体装置SD1的主要部分的横截面图。图5、7、10、12和15为示出根据第一实施例的半导体装置SD1的制造过程的平面图。
首先，准备包括衬底SUB、绝缘层CL和半导体层SL的SOI衬底10，这未示出。SOI衬底10是在平面图中基本上为圆形的SOI晶片。随后，通过在半导体层SL上将光致抗蚀剂膜形成为掩膜的情况下进行干法蚀刻来对半导体层SL进行图案化，从而在SOI衬底10的一部分中形成包括半导体层SL的光学波导OL。接着在光致抗蚀剂膜用作掩膜的情况下通过离子植入利用约1×1015cm-3的p型杂质对光学波导OL进行掺杂。在移除光致抗蚀剂膜之后，使SOI衬底10退火以激活p型杂质。此外，在半导体层SL的另一个区中，形成构成硅集成电路的多个MOSFET(未示出)。
随后，如图4和5所示，在绝缘层CL上沉积层间绝缘膜11，使得层间绝缘膜11覆盖光学波导OL。
此后，如图6和7所示，利用抗反射涂层AF涂覆层间绝缘膜11，并且接着在抗反射涂层AF上形成光致抗蚀剂膜PR1。在光致抗蚀剂膜PR1用作掩膜的情况下穿过光致抗蚀剂膜PR1的开口部PRO1对层间绝缘膜11进行干法蚀刻，使得层间绝缘膜11被图案化。此后，通过利用有机溶剂的蚀刻或氧灰化来移除光致抗蚀剂膜PR1。因此，如图8所示，在层间绝缘膜11上并且在光学波导OL上方形成布线沟槽D1，使得布线沟槽D1在平面配置中重叠光学波导OL。
随后，如图9和10所示，利用抗反射涂层AF涂覆具有布线沟槽D1的层间绝缘膜11，并且通过抗反射涂层AF使层间绝缘膜11的上表面平坦。图10中的点点划线指示在抗反射涂层AF下方的布线沟槽D1。此后，在抗反射涂层AF上形成光致抗蚀剂膜PR2。在光致抗蚀剂膜PR2用作掩膜的情况下穿过光致抗蚀剂膜PR2的开口部PRO2对层间绝缘膜11进行干法蚀刻，使得层间绝缘膜11被图案化。此后，通过利用有机溶剂的蚀刻或氧灰化来移除光致抗蚀剂膜PR2。因此，如图11和12所示，在层间绝缘膜11上形成布线沟槽D2A、D2B和D2C。
在这点上，如图11所示，布线沟槽D2A、D2B和D2C相对于在图案化之前的层间绝缘膜11的上表面具有相同深度Dd2(下文中，相对于在图案化之前的层间绝缘膜11的上表面指示深度，除非另有规定)。布线沟槽D2A、D2B和D2C的深度Dd2大于布线沟槽D1的深度Dd1。
如图9和10所示，光致抗蚀剂膜PR2的开口部PRO2在纵向方向上部分地重叠布线沟槽D1的两端。因此，如图11和12所示，在纵向方向上的布线沟槽D1的两端继续到布线沟槽D2A和D2B。换句话说，在纵向方向上的布线沟槽D1的一端耦合到布线沟槽D2A，而布线沟槽D1的另一端耦合到布线沟槽D2B。
随后，如图13所示，通过溅射来在层间绝缘膜11上形成阻挡膜12。此外，通过溅射来在阻挡膜12上形成由铜制成的晶种膜(未示出)。此后，通过电解电镀来在晶种膜(未示出)上形成导电膜13。在这个配置中，如图13所示，阻挡膜12具有与布线沟槽D1的深度Dd1相同的厚度。
此后，如图14和15所示，通过化学机械研磨(CMP法)在布线沟槽D1、D2A、D2B和D2C外部移除阻挡膜12和导电膜13。如上所述，阻挡膜12具有与布线沟槽D1的深度Dd1相同的厚度，并且因此，在布线沟槽D1外部移除阻挡膜12和导电膜13之后，在布线沟槽D1中仅剩下阻挡膜12。此外，布线沟槽D2A、D2B和D2C的深度Dd2大于布线沟槽D1的深度Dd1，并且因此，在布线沟槽D2A、D2B和D2C外部移除阻挡膜12和导电膜13之后，在布线沟槽D2A、D2B和D2C中的每一者中剩下阻挡膜12和导电膜13两者。因此，在布线沟槽D2A、D2B和D2C中分别形成布线部M1A、M1B和M1C，其每一者包括阻挡膜12和导电膜13。在布线沟槽D1中，与布线部M1A、M1B和M1C同时形成薄膜部HT1。薄膜部HT1包括阻挡膜12并且具有比布线部M1A、M1B和M1C小的厚度。
如图11所示，在纵向方向上的布线沟槽D1的两端继续到布线沟槽D2A和D2B。因此，如图14和15所示，剩下阻挡膜12以便与布线沟槽D1以及布线沟槽D2A和D2B的内部集成。因此，如图14和15所示，薄膜部HT1的阻挡膜12与布线部M1A和M1B的阻挡膜12彼此集成。
如图1和14所示，构成布线部M1A、M1B和M1C的阻挡膜12的厚度THB1等于薄膜部HT1的厚度THT1。在这种情况下，优选地提供具有较大厚度的阻挡膜12，以便可靠地防止导电膜13中所含有的铜扩散。然而，如图1所示，如果薄膜部HT1的阻挡膜12具有极大厚度，则薄膜部HT1的电阻减小以致阻止薄膜部HT1充当加热器。因此，优选的是构成薄膜部HT1的阻挡膜12的厚度不要太大。出于这个原因，阻挡膜12的厚度THB1(也就是说，薄膜部HT1的厚度THT1)优选地为50μm至100μm。
实际上，如图13和14所示，当通过CMP法移除布线沟槽D1的导电膜13时，还研磨布线沟槽D1的阻挡膜12，使得构成薄膜部HT1的阻挡膜12的厚度小于阻挡膜12的形成。因此，在形成期间的阻挡膜12的厚度被设置为大于构成薄膜部HT1a的阻挡膜12的厚度。这增大构成布线部M1A、M1B和M1C的阻挡膜12的厚度并且减小构成薄膜部HT1的阻挡膜12的厚度，从而满足要求。
如图14所示，薄膜部HT1具有比布线部M1A、M1B和M1C小的厚度。薄膜部HT1的厚度THT1等于图11所示的布线沟槽D1的深度Dd1。此外，布线部M1A、M1B和M1C的厚度THM1是构成布线部M1A、M1B和M1C的阻挡膜12的厚度THB1与构成布线部M1A、M1B和M1C的导电膜13的厚度THC1的总和。厚度THM1等于图11所示的布线沟槽D2A、D2B和D2C的深度Dd2。此外，构成布线部M1A、M1B和M1C的阻挡膜12的厚度THB1等于薄膜部HT1的厚度THT1。因此，如图14所示，薄膜部HT1的厚度THT1比布线部M1A、M1B和M1C的厚度THM1小构成布线部M1A、M1B和M1C的导电膜13的厚度THC1。
此后，如图1所示，通过CVD在层间绝缘膜11上形成由碳氮化硅(SiCN)或氮化硅(Si3N4)制成的保护膜14。布线部M1A、M1B和M1C以及薄膜部HT1覆盖有保护膜14。随后，通过CVD在覆盖布线部M1A、M1B和M1C以及薄膜部HT1的保护膜14上形成由氢化碳氧化硅(SiCOH)制成的层间绝缘膜15。此后，在层间绝缘膜15上形成光致抗蚀剂膜(未示出)并且接着对层间绝缘膜15和保护膜14进行干法蚀刻，使得对层间绝缘膜15和保护膜14执行图案化。因此，如图1所示，在层间绝缘膜15和保护膜14上形成布线沟槽D7A、D7B和D7C。布线沟槽D7B穿透层间绝缘膜15和保护膜14并且在布线部M1B上开口。
随后，通过溅射来在层间绝缘膜15上形成阻挡膜12。此外，通过溅射来在阻挡膜12上形成由铜制成的晶种膜(未示出)。此后，通过电解电镀来在晶种膜(未示出)上形成导电膜13。
接着通过CMP法来在布线沟槽D7A、D7B和D7C外部移除阻挡膜12和导电膜13。这形成布线部M2A、M2B和M2C，其包括剩留在布线沟槽D7A、D7B和D7C中的阻挡膜12和导电膜13。
此后，如图1所示，通过CVD在层间绝缘膜15上形成由碳氮化硅(SiCN)或氮化硅(Si3N4)制成的保护膜14。布线部M2A、M2B和M2C覆盖有保护膜14。接着将SOI衬底(SOI晶片)10切成芯片，从而完成图1所示的第一实施例的半导体装置SD1。
如上所述，所述方法可包括在布线部M2A、M2B和M2C上所形成的保护膜14上形成另一个布线部(其未明确示出)的步骤或在保护膜14上形成焊盘电极或钝化膜的步骤。
<研究例的解释>
参看图16至21，下文将根据本申请的发明人的研究例描述半导体器件的配置及其制造方法。图16是示出根据所述研究例的半导体装置SD100的主要部分的横截面图。图17至21是示出根据所述研究例的制造过程中的半导体装置SD100的主要部分的横截面图。
如图16所示，从衬底SUB到层间绝缘膜11，所述研究例的半导体装置SD100的配置在厚度方向上与图1所示的第一实施例的半导体装置SD1相同。换句话说，所述研究例的半导体装置SD100包括衬底SUB、形成在衬底SUB上的绝缘层CL以及形成在绝缘层CL上的半导体层SL。衬底SUB、绝缘层CL和半导体层SL构成用作SOI衬底的半导体衬底10。在绝缘层CL上，通过对半导体层SL的一部分进行图案化来形成用于传输光学信号的光学波导OL。在光学波导OL上形成层间绝缘膜11。此外，在层间绝缘膜11上形成层间绝缘膜17。
如图16所示，在光学波导OL上方形成加热器HT 100。此外，在层间绝缘膜17中嵌入布线部对M100A和M100B。布线部M100A和M100B电耦合到加热器HT 100。当对加热器HT 100通电时，加热器HT 100生成热量并且接着通过层间绝缘膜11将热量传送到光学波导OL。以此方式，如同第一实施例的薄膜部HT1，加热器HT 100是改变光学波导OL的温度以便改变传输通过光学波导OL的光学信号的相位的加热器。在层间绝缘膜17中，连同加热器HT 100以及所述布线部对M100A和M100B一起嵌入布线部M100C。
如图16所示，布线部M100A、M100B和M100C分别包括阻挡膜12和导电膜13的层叠膜。研究例的加热器HT 100包括氮化钛膜16。布线部M100A、M100B和M100C分别嵌入在布线沟槽D100A、D100B和D100C中。布线沟槽D100A、D100B和D100C形成在层间绝缘膜17上。如图16所示，布线部M100A、M100B和M100C覆盖有保护膜14。
利用这种配置，如图16所示，半导体装置SD100包括在绝缘膜17中在形成在SOI衬底10的一部分中的光学波导OL上方的加热器HT 100。在半导体装置SD100中，单独地形成加热器HT 100以及耦合到加热器HT 100的所述布线部对M100A和M100B。
参看图17至21，下文将按步骤次序描述根据研究例的制造半导体装置SD100的方法。
如上所述，从衬底SUB到层间绝缘膜11，图16中的研究例的半导体装置SD100的配置与第一实施例的半导体装置SD1相同。因此，从SOI衬底10的准备到层间绝缘膜11的沉积，根据所述研究例的制造半导体装置SD100的方法与根据第一实施例的制造半导体装置SD1的方法相同。
此后，如图17所示，通过溅射来在层间绝缘膜11上形成氮化钛膜16。在氮化钛膜16上形成光致抗蚀剂膜(未示出)，并且接着通过在光致抗蚀剂膜用作掩膜的情况下进行干法蚀刻来对氮化钛膜16进行图案化。接着通过利用有机溶剂的蚀刻或氧灰化来移除光致抗蚀剂膜。这形成加热器HT 100。
随后，如图18所示，通过CVD来沉积层间绝缘膜17以便覆盖加热器HT 100。层间绝缘膜17由例如氧化硅制成。接着通过CMP法来使层间绝缘膜的上表面平坦。
随后，利用抗反射涂层(未示出)涂覆层间绝缘膜17，并且接着在抗反射涂层上形成光致抗蚀剂膜。在光致抗蚀剂膜用作掩膜的情况下对层间绝缘膜17进行干法蚀刻，使得层间绝缘膜17被图案化。此后，通过利用有机溶剂的蚀刻或氧灰化来移除光致抗蚀剂膜。因此，如图19所示，在层间绝缘膜17上形成布线沟槽D100A、D100B和D100C。
随后，如图20所示，通过溅射来在层间绝缘膜17和加热器HT 100上形成阻挡膜12。此外，通过溅射来在阻挡膜12上形成由铜制成的晶种膜(未示出)。此后，通过电解电镀来在晶种膜(未示出)上形成导电膜13。
随后，如图21所示，通过CMP法来在布线沟槽D100A、D100B和D100C外部移除阻挡膜12和导电膜13。这形成布线部M100A、M100B和M100C，其包括剩留在布线沟槽D100A、D100B和D100C中的阻挡膜12和导电膜13。特别地，布线部M100A和M100B是用于向加热器HT 100供应电力的电线并且电耦合到加热器HT 100。
此后，如图16所示，通过CVD来在层间绝缘膜17上形成由碳氮化硅(SiCN)或氮化硅(Si3N4)制成的保护膜14。布线部M100A、M100B和M100C覆盖有保护膜14。接着将SOI衬底(SOI晶片)10切成芯片，从而完成图16所示的研究例的半导体装置SD100。
概括地说，为了在绝缘膜17中在形成于SOI衬底10的一部分中的光学波导OL上方形成加热器HT 100，以下步骤是必要的：在覆盖光学波导OL的层间绝缘膜11上沉积氮化钛膜16(步骤101)；通过对氮化钛膜16进行图案化来形成加热器HT 100(步骤102)；在加热器HT 100上沉积层间绝缘膜17(步骤103)；使层间绝缘膜17平坦(步骤104)；通过蚀刻层间绝缘膜17来形成直到加热器HT 100的布线沟槽D100A和D100B(步骤105)；在层间绝缘膜17和加热器HT 100上形成阻挡膜12和导电膜13(步骤106)；以及通过在布线沟槽D100A和D100B外部移除阻挡膜12和导电膜13来形成布线部M100A和M100B(步骤107)。换句话说，在步骤101至104中形成加热器，而在步骤105至107中形成布线部。
利用这种配置，半导体装置SD100包括在绝缘膜17中在形成在SOI衬底10的一部分中的光学波导OL上方的加热器HT 100，使得加热器HT 100以及用于向加热器HT 100供应电力的布线部M100A和M100B需要在不同步骤中形成。
特别地，在制造包括在绝缘膜17中在形成在SOI衬底10的一部分中的光学波导OL上方的加热器HT 100的半导体装置SD100的方法中，针对形成加热器HT 100以及布线部M100A和M100B必须需要许多步骤。出于这个原因，期望通过缩短形成加热器的步骤和形成布线部的步骤来降低半导体器件的制造成本。
<实施例的主要特性>
如图1所示，在第一实施例的半导体装置SD1中，薄膜部HT1的厚度THT1小于所述布线部对M1A和M1B的厚度THM1。换句话说，薄膜部HT1具有比所述布线部对M1A和M1B大的电阻。因此，薄膜部HT1可用作用于改变光学波导OL的温度的加热器。
在根据第一实施例的制造半导体装置SD1的方法中，为了在形成于SOI衬底10的一部分中的光学波导OL上方形成薄膜部HT1，以下步骤是必要的：通过对覆盖光学波导OL的层间绝缘膜11进行图案化来形成布线沟槽D1(步骤11)；通过对层间绝缘膜11进行图案化来形成布线沟槽D2A和D2B(步骤12)；在层间绝缘膜11上形成阻挡膜12和导电膜13(步骤13)；以及通过在布线沟槽D1、D2A和D2B外部移除阻挡膜12和导电膜13来形成薄膜部HT1以及布线部M1A和M1B(步骤14)。换句话说，在第一实施例的步骤11至14中形成薄膜部和布线部。
如图11所示，在步骤11中形成的布线沟槽D1的深度Dd1尤其小于在步骤12中形成的布线沟槽D2A、D2B和D2C的深度Dd2。此外，如图11所示，在纵向方向上的布线沟槽D1的两端继续到布线沟槽D2A和D2B。因此，如图14和15所示，剩下阻挡膜12以便与布线沟槽D1以及布线沟槽D2A和D2B的内部集成。因此，如图14和15所示，薄膜部HT1的阻挡膜12与布线部M1A和M1B的阻挡膜12彼此集成。
如上所述，在第一实施例的制造半导体装置SD1的方法中，形成深度比布线沟槽D2A和D2B小的布线沟槽D1的步骤(步骤11)在形成布线沟槽D2A和D2B的步骤(步骤12)之前执行，使得布线部M1A和M1B与薄膜部HT1彼此集成。因此，在根据第一实施例的制造半导体装置SD1的方法中，不必在不同步骤中形成布线部M1A和M1B以及薄膜部HT1，这不同于在根据研究例的制造半导体装置SD100的方法中在形成加热器的步骤(步骤101至104)和形成布线部的步骤(步骤105至107)中。特别地，在第一实施例中，使用布线沟槽D1形成薄膜部HT1，从而消除在研究例中对通过经由蚀刻对氮化钛膜16进行图案化来形成加热器HT 100的步骤(步骤102)的需要。
此外，所述布线部对M1A和M1B以及薄膜部HT1形成在相同布线部层上(在层间绝缘膜11上)，从而消除对在薄膜部HT1上形成另一个层间绝缘膜、在层间绝缘膜上形成所述布线部对M1A和M1B并且经由穿过形成在层间绝缘膜上的接触孔的耦合插头电耦合所述布线部对M1A和M1B与薄膜部HT1的步骤的需要。
在根据研究例的制造半导体装置SD100的方法中，在步骤102中形成加热器HT 100并且接着在步骤105中形成布线沟槽D100A和D100B。因此，需要在加热器HT 100上沉积层间绝缘膜17(步骤103)并且使层间绝缘膜17的上表面平坦(步骤104)之后对层间绝缘膜17进行蚀刻。
相反，在根据第一实施例的制造半导体装置SD1的方法中，连续执行形成布线沟槽D1的步骤(步骤11)以及形成布线沟槽D2A和D2B的步骤(步骤12)，从而消除对形成另一个层间绝缘膜的需要。如图9所示，在步骤2中，利用抗反射涂层AF涂覆具有布线沟槽D1的层间绝缘膜11，从而使层间绝缘膜11的上表面平坦。因此，当在层间绝缘膜11上形成光致抗蚀剂膜PR2时，使层间绝缘膜11的上表面平坦的步骤是基本上不必要的。
如上所述，与根据研究例的制造半导体装置SD100的方法相比，根据第一实施例的制造半导体装置SD1的方法可大大缩短过程。因此，根据第一实施例的制造半导体器件的方法可降低半导体器件的制造成本。
(第二实施例)
参看图22，下文将描述根据第二实施例的半导体装置SD2的配置。图22是示出根据第二实施例的半导体装置SD2的主要部分的横截面图。
如图22所示，在第二实施例的半导体装置SD2中，从衬底SUB到层间绝缘膜11的配置在厚度方向上与图1所示的第一实施例的半导体装置SD1的配置相同。具体地说，第二实施例的半导体装置SD2包括衬底SUB、形成在衬底SUB上的绝缘层CL以及形成在绝缘层CL上的半导体层SL。衬底SUB、绝缘层CL和半导体层SL形成用作SOI衬底的半导体衬底10。在绝缘层CL上，通过对半导体层SL的一部分进行图案化来形成用于传输光学信号的光学波导OL。在光学波导OL上形成层间绝缘膜11。
不同于第一实施例的半导体装置SD1，图22所示的第二实施例的半导体装置SD2包括形成在层间绝缘膜(第三绝缘膜)11上的层间绝缘膜(第四绝缘膜)20。层间绝缘膜20由相对介电常数比氧化硅低的材料(也就是说，所谓的低k材料)制成。例如，层间绝缘膜20由氢化碳氧化硅(SiCOH)制成。
如图22所示，在提供于光学波导OL上方的层间绝缘膜20中，形成形状像平面矩形的薄膜部HT2，使得薄膜部HT2在平面配置中部分地重叠光学波导OL。此外，在纵向方向上在薄膜部HT2的两端上形成布线部对M3A和M3B。所述布线部对M3A和M3B与薄膜部HT2彼此集成。因此，所述布线部对M3A和M3B与薄膜部HT2彼此电耦合。此外，布线部M3C与薄膜部HT2以及所述布线部对M3A和M3B一起形成在层间绝缘膜20上。根据第二实施例的布线部M3A、M3B和M3C以及薄膜部HT2的材料和厚度与根据第一实施例的布线部M1A、M1B和M1C以及薄膜部HT1相同。
如图22所示，薄膜部HT2嵌入在形成于层间绝缘膜20上的布线沟槽(第二沟槽)D4中。布线部M3A、M3B和M3C分别嵌入在布线沟槽(第一沟槽)D3A、D3B和D3C中。布线沟槽D3A、D3B和D3C形成在层间绝缘膜20上。
此外，如图22所示，布线部M3A、M3B和M3C以及薄膜部HT2覆盖有保护膜14。如图22所示，覆盖布线部M3A、M3B和M3C以及薄膜部HT2的保护膜14上方的配置与图1所示的第一实施例的半导体装置SD1相同。
如上所述，在第二实施例的半导体装置SD2中，层间绝缘膜20形成在层间绝缘膜11上，并且布线部M3A、M3B和M3C以及薄膜部HT2嵌入在由低k材料制成的层间绝缘膜20中。
为了改进半导体器件的工作速度和功率消耗，必须减小电线的电阻和容量。例如，大大影响工作速度的信号延迟由电阻与容量的乘积确定。为了减小电阻和容量，需要使用具有低电阻的铜线和具有低介电常数的低介电常数(低k)膜。此外，为了减小在光学波导OL的光学性质中发生的损耗，光学波导OL由具有相同折射率的相同材料合意地包围。具体地说，在光学波导OL下方的绝缘层CL由氧化硅制成，并且因此，光学波导OL的上表面和两侧也合意地利用氧化硅覆盖。
因此，在第二实施例的半导体装置SD2中，覆盖光学波导OL并且包括嵌入薄膜部HT2以及嵌入布线部M3A、M3B和M3C的层间绝缘膜具有由氧化硅制成的层间绝缘膜11和由相对介电常数比氧化硅低的材料制成的层间绝缘膜20的双层结构。利用这种配置，在光学波导OL周围的层间绝缘膜11由氧化硅制成；同时，在布线部M3A、M3B和M3C以及薄膜部HT2周围的层间绝缘膜20可由相对介电常数比氧化硅低的材料制成。
因此，如与第一实施例的半导体装置SD1(其中布线部M1A、M1B和M1C以及薄膜部HT1形成在由氧化硅制成的层间绝缘膜11上)相比，第二实施例的半导体装置SD2可减小布线部M3A、M3B和M3C以及薄膜部HT2上的布线延迟，同时防止光学波导OL的光学性质的损耗。
除了层间绝缘膜11和层间绝缘膜20之外，根据第二实施例的半导体装置SD2的配置与第一实施例相同并且具有与第一实施例的半导体装置SD1相同的效果。
参看图23至31，下文将按步骤次序描述根据第二实施例的制造半导体装置SD2的方法。图23、24、26、27和29至31是示出根据第二实施例的制造过程中的半导体装置SD2的主要部分的横截面图。图25和28是示出根据第二实施例的制造过程中的半导体装置SD2的平面图。
如上所述，从衬底SUB到层间绝缘膜11，图22中的第二实施例的半导体装置SD2的配置与图1所示的第一实施例的半导体装置SD1相同。因此，从SOI衬底10的准备到层间绝缘膜11的沉积，根据第二实施例的制造半导体装置SD2的方法与根据第一实施例的制造半导体装置SD1的方法的步骤相同。
此后，如图23所示，在层间绝缘膜11上沉积由氢化碳氧化硅(SiCOH)(也就是说，低k材料)制成的层间绝缘膜20。随后，通过CVD来在层间绝缘膜20上沉积由氧化硅制成的层间绝缘膜(第五绝缘膜)21。由氢化碳氧化硅(SiCOH)制成的层间绝缘膜20具有包括烷基的疏水基，并且因此，光致抗蚀剂膜被排斥并且很难固定。此外，由氢化碳氧化硅(SiCOH)制成的层间绝缘膜20很有可能受其中将有机溶剂用于剥离光致抗蚀剂膜的蚀刻或氧灰化的影响。因此，在层间绝缘膜20上形成由氧化硅制成的层间绝缘膜21，从而允许在层间绝缘膜20上形成光致抗蚀剂膜并且保护层间绝缘膜20以免受使用有机溶剂的蚀刻或氧灰化的影响。此外，可在层间绝缘膜21上形成抗反射涂层。
随后，如图24和25所示，在层间绝缘膜21上形成光致抗蚀剂膜PR3。在光致抗蚀剂膜PR3用作掩膜的情况下穿过光致抗蚀剂膜PR3的开口部PRO3对层间绝缘膜21和层间绝缘膜20进行干法蚀刻，使得层间绝缘膜20被图案化。这在层间绝缘膜20上形成布线沟槽D3A、D3B和D3C，如图26所示。
在移除光致抗蚀剂膜PR3之后，如图27所示，在层间绝缘膜20和层间绝缘膜21上形成光致抗蚀剂膜22，其中在层间绝缘膜20和层间绝缘膜21处形成布线沟槽D3A、D3B和D3C。利用光致抗蚀剂膜22填充层间绝缘膜20的布线沟槽D3A、D3B和D3C并且使其平坦。在这个配置中，光致抗蚀剂膜22嵌入在层间绝缘膜20的布线沟槽D3A、D3B和D3C中，使得光致抗蚀剂膜22保护层间绝缘膜20。因此，光致抗蚀剂膜22优选地为光致抗蚀剂膜，其可恰当地嵌入有高耐热性。
此后，通过等离子体CVD来在光致抗蚀剂膜22上沉积低温氧化物(LTO)膜23。在这个配置中，组成层间绝缘膜20的氢化碳氧化硅(SiCOH)往往会吸收各种物质。因此，在光致抗蚀剂膜22上形成LTO膜23可防止从在光致抗蚀剂膜22下方的层间绝缘膜20释放的物质与形成在LTO膜23上的光致抗蚀剂膜PR4发生反应，(这将在稍后进行论述)，并且减小干法蚀刻的分辨率。
随后，利用抗反射涂层AF涂覆LTO膜23的上表面。此外，如图27和28所示，在抗反射涂层AF上形成光致抗蚀剂膜PR4。在光致抗蚀剂膜PR4用作掩膜的情况下穿过光致抗蚀剂膜PR4的开口部PRO4对抗反射涂层AF、LTO膜23、层间绝缘膜21和层间绝缘膜20进行干法蚀刻。因此，如图29所示，在层间绝缘膜20上并且在光学波导OL上方形成布线沟槽D4(第一沟槽)，使得布线沟槽D4在平面配置中重叠光学波导OL。
在这个配置中，如图29所示，布线沟槽D3A、D3B和D3C相对于在图案化之前的层间绝缘膜20的上表面具有相等深度Dd3。此外，相对于在图案化之前的层间绝缘膜20的上表面，布线沟槽D4的深度Dd4小于布线沟槽D3A、D3B和D3C的深度Dd3。
此外，如图27所示，光致抗蚀剂膜PR4的开口部PRO4在平面配置中部分地重叠布线沟槽D3A和D3B。因此，如图29所示，在纵向方向上的布线沟槽D4的两端继续到布线沟槽D3A和D3B。
随后，如图30所示，通过溅射来在层间绝缘膜20和层间绝缘膜21上形成阻挡膜12。此外，通过溅射来在阻挡膜12上形成由铜制成的晶种膜(未示出)。此后，通过电解电镀来在晶种膜(未示出)上形成导电膜13。在这个配置中，如图30所示，阻挡膜12具有与布线沟槽D4的深度Dd4相同的厚度。
此后，如图31所示，通过CMP法来在布线沟槽D3A、D3B、D3C和D4外部移除阻挡膜12和导电膜13。如上所述，阻挡膜12具有与布线沟槽D4的深度Dd4相同的厚度，并且因此，在布线沟槽D4外部移除阻挡膜12和导电膜13之后，在布线沟槽D4中仅剩下阻挡膜12。此外，布线沟槽D3A、D3B和D3C的深度Dd3大于布线沟槽D4的深度Dd4，并且因此，在布线沟槽D3A、D3B和D3C外部移除阻挡膜12和导电膜13之后，在布线沟槽D3A、D3B和D3C中的每一者中剩下阻挡膜12和导电膜13两者。因此，分别在布线沟槽D3A、D3B和D3C中形成布线部M3A、M3B和M3C，其每一者包括阻挡膜12和导电膜13。在布线沟槽D4中，与布线部M3A、M3B和M3C同时形成薄膜部HT2。薄膜部HT2包括阻挡膜12并且具有比布线部M3A、M3B和M3C小的厚度。
如图29所示，在纵向方向上的布线沟槽D4的两端继续到布线沟槽D3A和D3B。因此，如图31所示，剩下阻挡膜12以便与布线沟槽D4以及布线沟槽D3A和D3B的内部集成。因此，如图31所示，薄膜部HT2的阻挡膜12与布线部M3A和M3B的阻挡膜12彼此集成。
如图30和31所示，当通过CMP法来移除在布线沟槽D3A、D3B、D3C和D4外部的阻挡膜12和导电膜13时，在图案化之前研磨层间绝缘膜20的上表面。因此，同时还移除部分剩下的层间绝缘膜21。改变CMP法的研磨量、布线沟槽D4的深度Dd4或阻挡膜12的厚度以便仅移除形成在层间绝缘膜21上的导电膜13和阻挡膜12，而不移除层间绝缘膜21。
如图31所示，薄膜部HT2具有比布线部M3A、M3B和M3C小的厚度。薄膜部HT2具有等于布线沟槽D4的深度Dd4的厚度THT2。此外，布线部M3A、M3B和M3C的厚度THM3是构成布线部M3A、M3B和M3C的阻挡膜12的厚度THB3与构成布线部M3A、M3B和M3C的导电膜13的厚度THC3的总和。厚度THM3等于布线沟槽D3A、D3B和D3C的深度Dd3。此外，构成布线部M3A、M3B和M3C的阻挡膜12的厚度THB3等于薄膜部HT2的厚度THT2。因此，如图31所示，薄膜部HT2的厚度THT2比布线部M3A、M3B和M3C的厚度THM3小构成布线部M3A、M3B和M3C的导电膜13的厚度THC3。
此后，如图22所示，通过CVD来在层间绝缘膜20上形成由碳氮化硅(SiCN)或氮化硅(Si3N4)制成的保护膜14。利用保护膜14覆盖布线部M3A、M3B和M3C以及薄膜部HT2。
如图22所示，覆盖布线部M3A、M3B和M3C以及薄膜部HT2的保护膜14上方的配置与图1所示的第一实施例的半导体装置SD1相同。因此，从层间绝缘膜15的沉积到在布线部M2A、M2B和M2C上形成保护膜14，根据第二实施例的制造半导体装置SD2的方法与根据第一实施例的制造半导体装置SD1的方法相同。
下文将论述根据第二实施例的制造半导体装置SD2的方法与根据第一实施例的制造半导体装置SD1的方法之间的差异。
另一方面，在根据第一实施例的制造半导体装置SD1的方法中，为了在形成于SOI衬底10的一部分中的光学波导OL上方形成薄膜部HT1，以下步骤是必要的：通过对覆盖光学波导OL的层间绝缘膜11进行图案化来形成布线沟槽D1(步骤11)；通过对层间绝缘膜11进行图案化来形成布线沟槽D2A、D2B和D2C(步骤12)；在层间绝缘膜11上形成阻挡膜12和导电膜13(步骤13)；以及通过在布线沟槽D1、D2A、D2B和D2C外部移除阻挡膜12和导电膜13来形成薄膜部HT1以及布线部M1A、M1B和M1C(步骤14)。
在根据第二实施例的制造半导体装置SD2的方法中，为了在形成于SOI衬底10的一部分中的光学波导OL上方形成薄膜部HT2，以下步骤是必要的：通过对覆盖光学波导OL的层间绝缘膜20进行图案化来形成布线沟槽D3A、D3B和D3C(步骤21)；通过对层间绝缘膜20进行图案化来形成布线沟槽D4(步骤22)；在层间绝缘膜20上形成阻挡膜12和导电膜13(步骤23)；以及通过在布线沟槽D4、D3A、D3B和D3C外部移除阻挡膜12和导电膜13来形成薄膜部HT2以及布线部M3A、M3B和M3C(步骤24)。
换句话说，根据第一实施例的制造半导体装置SD1的方法在形成布线沟槽D1的步骤(步骤11)之后具有形成布线沟槽D2A、D2B和D2C的步骤(步骤12)。因此，如图9和11所示，布线沟槽D1在步骤12中移除光致抗蚀剂膜PR2以及步骤11中移除光致抗蚀剂膜PR1期间受到利用有机溶剂的蚀刻或氧灰化。因此，布线沟槽D2A、D2B和D2C一次受到利用有机溶剂的蚀刻或氧灰化，而布线沟槽D1两次受到蚀刻或氧灰化。
不同于在第一实施例中，根据第二实施例的制造半导体装置SD2的方法在形成布线沟槽D3A、D3B和D3C的步骤之后具有形成布线沟槽D4的步骤(步骤22)。因此，如图27和29所示，布线沟槽D3A、D3B和D3C在步骤22中移除光致抗蚀剂膜PR4以及步骤21中移除光致抗蚀剂膜PR3期间受到利用有机溶剂的蚀刻或氧灰化。
因此，布线沟槽D4一次受到利用有机溶剂的蚀刻或氧灰化，而布线沟槽D3A、D3B和D3C两次受到蚀刻或氧灰化。
在第二实施例的半导体装置SD2中，在由作为低k材料的氢化碳氧化硅(SiCOH)制成的层间绝缘膜20上形成具有布线部M3A、M3B和M3C的布线沟槽D3A、D3B和D3C以及具有薄膜部HT2的布线沟槽D4。如上所述，由氢化碳氧化硅(SiCOH)制成的层间绝缘膜20往往受到用于剥离光致抗蚀剂膜的有机溶剂或氧等离子体的破坏。具体地说，氢化碳氧化硅(SiCOH)中所含有的烃基由有机溶剂或氧等离子体消除，从而造成硅的悬空键。悬空键有可能与水发生反应。羟基在反应之后接合到悬空键。羟基的存在增大了受损层间绝缘膜20的吸湿性。
如图22和31所示，构成薄膜部HT2的阻挡膜12与布线沟槽D4接触。因此，如果层间绝缘膜20中的布线沟槽D4的部分吸收湿气，则层间绝缘膜20中所含有的湿气可使阻挡膜12氧化。如果构成薄膜部HT2的阻挡膜12被氧化，则氧化可改变薄膜部HT2的电阻值和薄膜部HT2充当加热器的特性，从而妨碍设计性能。因此，期望在由利用有机溶剂的蚀刻或氧灰化对布线沟槽D4造成损坏时使对布线沟槽D4的损坏减到最小。
因此，在根据第二实施例的制造半导体装置SD2的方法中，形成布线沟槽D3A、D3B和D3C(步骤21)并且接着形成布线沟槽D4(步骤22)，使得布线沟槽D4需要仅一次受到利用有机溶剂的蚀刻或氧灰化。这可最小化利用有机溶剂的蚀刻或氧灰化对布线沟槽D4的影响，从而阻止构成薄膜部HT2的阻挡膜12的氧化以便防止薄膜部HT2充当加热器的性能的劣化。
(第三实施例)
参看图32，下文将描述根据第三实施例的半导体装置SD3的配置。图32是示出根据第三实施例的半导体装置SD3的主要部分的横截面图。
如图32所示，在第三实施例的半导体装置SD3中，从衬底SUB到层间绝缘膜11的配置在厚度方向上与图1所示的第一实施例的半导体装置SD1相同。具体地说，第三实施例的半导体装置SD3包括衬底SUB、形成在衬底SUB上的绝缘层CL以及形成在绝缘层CL上的半导体层SL。衬底SUB、绝缘层CL和半导体层SL形成用作SOI衬底的半导体衬底10。在绝缘层CL上，通过对半导体层SL的一部分进行图案化来形成用于传输光学信号的光学波导OL。在光学波导OL上形成层间绝缘膜11。
如图32所示，在提供于光学波导OL上方的层间绝缘膜11中，形成形状像平面矩形的薄膜部HT3，使得薄膜部HT3在平面配置中部分地重叠光学波导OL。此外，在纵向方向上在薄膜部HT3的两端上形成布线部对M4A和M4B。所述布线部对M4A和M4B与薄膜部HT3彼此集成。因此，所述布线部对M4A和M4B与薄膜部HT3彼此电耦合。此外，布线部M4C与薄膜部HT3以及所述布线部对M4A和M4B一起形成在层间绝缘膜11上。根据第三实施例的布线部M4A、M4B和M4C的材料和厚度与根据第一实施例的布线部M1A、M1B和M1C相同。此外，如图32所示，薄膜部HT3具有比布线部M4A、M4B和M4C小的厚度。
在图32所示的第三实施例的半导体装置SD3中，布线部M4A、M4B和M4C分别包括阻挡膜12和导电膜13的层叠膜。这个配置与第一实施例的半导体装置SD1相同。不同于在第一实施例的半导体装置SD1中，在图32所示的第三实施例的半导体装置SD3中，薄膜部HT3包括阻挡膜12和导电膜13的层叠膜。此外，布线部M4A、M4B和M4C的阻挡膜12与薄膜部HT3的阻挡膜12彼此集成，并且布线部M4A、M4B和M4C的导电膜13与薄膜部HT3的导电膜13彼此集成。换句话说，阻挡膜12和导电膜13为构成布线部M4A、M4B和M4C的部分的导电膜和构成用于加热光学波导OL的薄膜部HT3的导电膜。
如图32所示，薄膜部HT3嵌入在形成于层间绝缘膜11上的布线沟槽(第一沟槽)D5中。布线部M4A、M4B和M4C分别嵌入在布线沟槽(第二沟槽)D6A、D6B和D6C中。布线沟槽D6A、D6B和D6C形成在层间绝缘膜11上。
如图32所示，薄膜部HT3具有比布线部M4A、M4B和M4C小的厚度。此外，薄膜部HT3的厚度THT3是构成薄膜部HT3的阻挡膜12的厚度THB5与构成薄膜部HT3的导电膜13的厚度THC5的总和。厚度THT3等于图33所示的布线沟槽D5的深度Dd5。此外，布线部M4A、M4B和M4C的厚度THM4是构成布线部M4A、M4B和M4C的阻挡膜12的厚度THB4与构成布线部M4A、M4B和M4C的导电膜13的厚度THC4的总和。厚度THM4等于图33所示的布线沟槽D6A、D6B和D6C的深度Dd6。构成布线部M4A、M4B和M4C的阻挡膜12的厚度THB4等于构成薄膜部HT3的阻挡膜12的厚度THB5。因此，如图32所示，构成薄膜部HT3的导电膜13的厚度小于构成布线部M4A、M4B和M4C的导电膜13。
此外，如图32所示，布线部M4A、M4B和M4C以及薄膜部HT3覆盖有保护膜14。如图32所示，在覆盖布线部M4A、M4B和M4C以及薄膜部HT3的保护膜14上方的配置与图1所示的第一实施例的半导体装置SD1相同。
如上所述，在第三实施例的半导体装置SD3中，薄膜部HT3的厚度THT3小于所述布线部对M4A和M4B的厚度THM4。具体地说，构成布线部M4A、M4B和M4C的阻挡膜12的厚度THB4等于构成薄膜部HT3的阻挡膜12的厚度THB5。如图32所示，构成薄膜部HT3的导电膜13的厚度THC5小于构成布线部M4A、M4B和M4C的导电膜13的厚度THC4。
换句话说，薄膜部HT3具有比所述布线部对M4A和M4B大的电阻。因此，如同第一实施例的薄膜部HT1，薄膜部HT3可用作用于改变光学波导OL的温度的加热器。
除了薄膜部HT3的配置之外，第三实施例的半导体装置SD3与第一实施例的配置相同。第三实施例的半导体装置SD3具有与第一实施例的半导体装置SD1相同的效果。
参看图33至36，下文将按步骤次序描述根据第三实施例的制造半导体装置SD3的方法。图33至35是示出根据第三实施例的制造过程中的半导体装置SD3的主要部分的横截面图。图36是示出根据第三实施例的制造过程中的半导体装置SD3的平面图。
如上所述，从衬底SUB到层间绝缘膜11，图32中的第三实施例的半导体装置SD3的配置与图1所示的第一实施例的半导体装置SD1相同。因此，从SOI衬底10的准备到层间绝缘膜11的沉积，根据第三实施例的制造半导体装置SD3的方法与根据第一实施例的制造半导体装置SD1的方法的步骤相同。
此外，如图33所示，通过对层间绝缘膜11进行图案化来在层间绝缘膜11上并且在光学波导OL上方形成布线沟槽D5，使得布线沟槽D5在平面配置中重叠光学波导OL。形成布线沟槽D5的步骤与图6至8所示的根据第一实施例的形成布线沟槽D1的步骤相同。如图33所示，通过对层间绝缘膜11进行图案化来形成布线沟槽D6A、D6B和D6C的步骤与图9至12所示的根据第一实施例的形成布线沟槽D2A、D2B和D2C的步骤相同。
在这个配置中，如图33所示，布线沟槽D6A、D6B和D6C相对于在图案化之前的层间绝缘膜11的上表面具有相等深度Dd6。布线沟槽D6A、D6B和D6C的深度Dd6大于布线沟槽D5的深度Dd5。如图33所示，在纵向方向上的布线沟槽D5的两端继续到布线沟槽D6A和D6B。图33所示的根据第三实施例的布线沟槽D5的深度Dd5大于图1所示的根据第一实施例的布线沟槽D1的深度Dd1。
随后，如图34所示，通过溅射来在层间绝缘膜11上形成阻挡膜12。此外，通过溅射来在阻挡膜12上形成由铜制成的晶种膜(未示出)。此后，通过电解电镀来在晶种膜(未示出)上形成导电膜13。
如图34所示，根据第三实施例的阻挡膜12的厚度THB5小于布线沟槽D5的深度Dd5。如上所述，图33所示的根据第三实施例的布线沟槽D5的深度Dd5大于根据第一实施例的布线沟槽D1的深度Dd1。因此，如果第三实施例的阻挡膜12具有与第一实施例的阻挡膜12相同的厚度，如图34所示，则阻挡膜12的厚度THB5小于布线沟槽D5的深度Dd5。
此后，如图35所示，通过CMP法来在布线沟槽D5、D6A、D6B和D6C外部移除阻挡膜12和导电膜13。如上所述，阻挡膜12的膜厚度THB5小于布线沟槽D5的深度Dd5，并且因此，在布线沟槽D5外部移除阻挡膜12和导电膜13之后，在布线沟槽D5中剩下阻挡膜12和导电膜13的仅一部分。
此外，布线沟槽D6A、D6B和D6C的深度Dd6大于布线沟槽D5的深度Dd5，并且因此，在布线沟槽D6A、D6B和D6C外部移除阻挡膜12和导电膜13之后，在布线沟槽D6A、D6B和D6C中的每一者中剩下阻挡膜12和导电膜13两者。剩留在布线沟槽D6A、D6B和D6C中的导电膜13的厚度THC4大于剩留在布线沟槽D5中的导电膜13的厚度THC5。
因此，分别在布线沟槽D6A、D6B和D6C中形成布线部M4A、M4B和M4C，其每一者包括阻挡膜12和导电膜13。在布线沟槽D5中，与布线部M4A、M4B和M4C同时形成薄膜部HT3。薄膜部HT3包括阻挡膜12和导电膜13，并且具有比布线部M4A、M4B和M4C小的厚度。
此外，如图33所示，在纵向方向上的布线沟槽D5的两端继续到布线沟槽D6A和D6B。因此，如图35和36所示，剩下阻挡膜12和导电膜13以便与布线沟槽D5以及布线沟槽D6A和D6B的内部集成。因此，如图35和36所示，薄膜部HT3的阻挡膜12和导电膜13与布线部M4A和M4B的阻挡膜12和导电膜13彼此集成。
此后，如图32所示，通过CVD来在层间绝缘膜11上形成由碳氮化硅(SiCN)或氮化硅(Si3N4)制成的保护膜14。布线部M4A、M4B和M4C以及薄膜部HT3覆盖有保护膜14。
如图32所示，在覆盖布线部M4A、M4B和M4C以及薄膜部HT3的保护膜14上方的配置与图1所示的第一实施例的半导体装置SD1相同。因此，从层间绝缘膜15的沉积到在布线部M2A、M2B和M2C上形成保护膜14，根据第三实施例的制造半导体装置SD3的方法与根据第一实施例的制造半导体装置SD1的方法相同。
下文将论述根据第三实施例的制造半导体装置SD3的方法与根据第一实施例的制造半导体装置SD1的方法之间的差异。
在图13的第一实施例中，阻挡膜12的厚度等于布线沟槽D1的深度Dd1。因此，如图14所示，在通过CMP法来在布线沟槽D1外部移除阻挡膜12和导电膜13之后，在布线沟槽D1中仅剩下阻挡膜12。
在图34所示的第三实施例中，阻挡膜12的厚度THB5小于布线沟槽D5的深度Dd5。因此，如图35所示，在通过CMP法来在布线沟槽D5外部移除阻挡膜12和导电膜13之后，阻挡膜12和导电膜13部分地剩留在布线沟槽D5中。
为了形成薄膜部作为能够以高可控性加热光学波导OL的加热器，重要的是控制薄膜部中的阻挡膜12的厚度。然而，在用于形成薄膜部的CMP法中，难以均匀地研磨衬底的表面。因此，举例来说，当根据图14所示的第一实施例通过CMP法来在布线沟槽D1外部移除阻挡膜12和导电膜13时，必须进行充足研磨直到布线沟槽D1中的阻挡膜12以便有把握地移除布线沟槽D1上的导电膜13并且在布线沟槽D1中仅剩下阻挡膜12。在这种情况下，难以事先设计布线沟槽D1中的阻挡膜12上的研磨程度，从而导致难以控制包括布线沟槽D1中的阻挡膜12在内的薄膜部HT1的厚度。因此，包括阻挡膜12的薄膜部HT1的厚度THT1在不研磨布线沟槽D1中的阻挡膜12的情况下合意地受到控制。
因此，在根据第三实施例的制造半导体装置SD3的方法中，根据第三实施例的阻挡膜12的厚度THB5小于布线沟槽D5的深度Dd5。因此，在布线沟槽D5中的阻挡膜12上提供导电膜13。因此，当通过CMP法来在布线沟槽D5外部移除阻挡膜12和导电膜13时，在研磨布线沟槽D5的内部之前研磨导电膜13。因此，在布线沟槽D5中存在导电膜13的情况下不对阻挡膜12进行研磨。换句话说，布线沟槽D5中的导电膜13充当用于在CMP法中进行研磨的研磨停止膜(停止膜)。
如上所述，在根据第三实施例的制造半导体装置SD3的方法中，阻挡膜12可通过CMP法形成为设计厚度以免在布线沟槽D5中进行研磨。因此，可容易地控制包括阻挡膜12的薄膜部HT3的厚度THT3。
构成薄膜部HT3的导电膜13优选地具有大厚度以便防止在CMP法中对阻挡膜12进行研磨。然而，如果构成薄膜部HT3的导电膜13具有极大厚度，则薄膜部HT3的电阻值减小并且被禁用作为加热器。因此，构成薄膜部HT3的导电膜13的厚度THC5优选地为2至50nm。
此外，如图32和35所示，构成布线部M4A、M4B和M4C的阻挡膜12的厚度THB4等于构成薄膜部HT3的阻挡膜12的厚度THB5。在这种情况下，为了可靠地防止导电膜13中所含有的铜扩散，阻挡膜12优选地具有大厚度。如果薄膜部HT3的阻挡膜12具有极大厚度，则薄膜部HT3的电阻减小并且被禁用作为加热器。因此，优选的是构成薄膜部HT3的阻挡膜12没有极大厚度。因而，阻挡膜12的厚度THB4(也就是说，构成薄膜部HT3的阻挡膜12的厚度THB5)优选地为10至200nm。
(修改)
下文将描述根据第一至第三实施例的半导体器件以及制造方法的修改。
如已经在根据第二实施例的制造半导体器件的方法中所论述，由氢化碳氧化硅(SiCOH)制成的层间绝缘膜20往往受用于剥离光致抗蚀剂膜的有机溶剂或氧等离子体的损坏。受损层间绝缘膜的吸湿性增大。
在这种情况下，水具有高相对介电常数(在20℃下约80)，并且因此，已经吸收湿气的层间绝缘膜具有比在不存在湿气吸收的情况下高的相对介电常数。因此，严重损坏层间绝缘膜。层间绝缘膜所吸收的大量湿气减小通过使用低k材料所造成的降低布线延迟的效果。
如上所述，在第二实施例的半导体装置SD2中，在由作为低k材料的氢化碳氧化硅(SiCOH)制成的层间绝缘膜20上形成具有布线部M3A、M3B和M3C的布线沟槽D3A、D3B和D3C以及具有薄膜部HT2的布线沟槽D4。因此，为了防止布线部M3A、M3B和M3C的延迟，期望减小对在布线部M3A、M3B和M3C周围的层间绝缘膜20的损坏。具体地说，期望在利用有机溶剂的蚀刻或氧灰化造成损坏时使对具有布线部M3A、M3B和M3C的布线沟槽D3A、D3B和D3C的损坏减到最小。
因此，作为第一和第二实施例的修改，如在第二实施例(图22)中配置半导体器件；同时，如在第一实施例中，制造半导体器件的方法形成用于形成薄膜部的布线沟槽并且接着形成用于形成布线部的布线沟槽。
因此，用于形成布线部的布线沟槽需要仅一次受到利用有机溶剂的蚀刻或氧灰化。这可将利用有机溶剂的蚀刻或氧灰化对用于形成布线部的布线沟槽的影响减到最小，从而减小对在布线部周围的层间绝缘膜的损坏以便防止布线部的延迟。
所述修改和所述实施例可组合实施。
在第一至第三实施例中，阻挡膜12被示出为氮化钽膜和钽膜的层叠膜，但不限于此。例如，阻挡膜12可为由防止(作为阻挡层)构成布线部的导电膜的金属的分散并且具有布线部的特性(例如，电阻值)的其它材料制成的导电膜。阻挡膜12可为例如氮化钽膜或氮化钛(TiN)膜、氮化钽膜和钽膜的层叠膜或钌(Ru)膜。
在上文中根据前述实施例具体描述了本发明的发明人所做出的发明。显然，本发明不限于所述实施例而是能够在本发明的范围内以各种方式加以改变。

Claims (20)

1.一种半导体器件，包括：
衬底；
第一绝缘膜，所述第一绝缘膜形成在所述衬底之上；
光学波导，所述光学波导形成在所述第一绝缘膜之上；
第二绝缘膜，所述第二绝缘膜形成在所述第一绝缘膜之上使得所述第二绝缘膜覆盖所述光学波导；以及
布线部和薄膜部，所述布线部和所述薄膜部嵌入在所述第二绝缘膜中，
其中所述薄膜部布置在所述光学波导上方，并且
其中所述薄膜部具有比所述布线部小的厚度并且与所述布线部集成。
2.根据权利要求1所述的半导体器件，
其中所述薄膜部是加热器。
3.根据权利要求1所述的半导体器件，
其中所述布线部包括阻挡膜和导电膜的层叠膜。
4.根据权利要求3所述的半导体器件，
其中所述薄膜部包括所述阻挡膜。
5.根据权利要求3所述的半导体器件，
其中所述薄膜部包括所述阻挡膜和所述导电膜的所述层叠膜，并且
其中包括在所述薄膜部中的所述导电膜具有比包括在所述布线部中的所述导电膜小的厚度。
6.根据权利要求3所述的半导体器件，
其中所述导电膜由铜形成。
7.根据权利要求3所述的半导体器件，
其中所述阻挡膜包括氮化钽膜和钽膜的层叠膜。
8.根据权利要求1所述的半导体器件，
其中所述第二绝缘膜包括第三绝缘膜和第四绝缘膜的层叠膜，所述第三绝缘膜形成在所述第一绝缘膜之上使得所述第三绝缘膜覆盖所述光学波导，所述第四绝缘膜形成在所述第三绝缘膜之上，并且
其中所述布线部嵌入在所述第四绝缘膜中。
9.根据权利要求8所述的半导体器件，
其中所述第一绝缘膜和所述第三绝缘膜由氧化硅形成，并且
其中所述第四绝缘膜由相对介电常数比氧化硅低的材料形成。
10.一种制造半导体器件的方法，包括：
(a)准备半导体衬底，所述半导体衬底包括衬底、形成在所述衬底之上的第一绝缘膜以及形成在所述第一绝缘膜之上的半导体层；
(b)通过对所述半导体层进行图案化来在所述第一绝缘膜之上形成光学波导，所述光学波导包括所述半导体层；
(c)在所述第一绝缘膜之上形成第二绝缘膜，所述第二绝缘膜覆盖所述光学波导；
(d)在所述第二绝缘膜之上形成第一沟槽和比所述第一沟槽深的第二沟槽；
(e)在(d)之后，在所述第二绝缘膜之上依序形成阻挡膜和导电膜；以及
(f)移除在所述第一沟槽和所述第二沟槽外部的所述导电膜和所述阻挡膜，以在所述第二沟槽中形成布线部并且在所述第一沟槽中形成厚度比所述布线部小的薄膜部，所述薄膜部与所述布线部集成，
其中所述第一沟槽布置在所述光学波导上方。
11.根据权利要求10所述的制造半导体器件的方法，
其中所述薄膜部是加热器。
12.根据权利要求10所述的制造半导体器件的方法，
其中所述布线部包括所述阻挡膜和所述导电膜的层叠膜，并且
其中所述薄膜部包括所述阻挡膜。
13.根据权利要求10所述的制造半导体器件的方法，
其中所述布线部和所述薄膜部分别包括所述阻挡膜和所述导电膜的层叠膜，并且
其中包括在所述薄膜部中的所述导电膜具有比包括在所述布线部中的所述导电膜小的厚度。
14.根据权利要求10所述的制造半导体器件的方法，
其中所述第二绝缘膜包括第三绝缘膜和第四绝缘膜的层叠膜，所述第三绝缘膜形成在所述第一绝缘膜之上使得所述第三绝缘膜覆盖所述光学波导，所述第四绝缘膜形成在所述第三绝缘膜之上，并且
其中在(d)中，在所述第四绝缘膜之上形成所述第一沟槽和所述第二沟槽。
15.根据权利要求14所述的制造半导体器件的方法，
其中所述第一绝缘膜和所述第三绝缘膜由氧化硅形成，并且
其中所述第四绝缘膜由相对介电常数比氧化硅低的材料形成。
16.根据权利要求14所述的制造半导体器件的方法，还包括：
(g)在(c)之后，在(d)之前在所述第四绝缘膜之上形成第五绝缘膜，
其中在(f)中，当在所述第一沟槽和所述第二沟槽外部移除所述导电膜和所述阻挡膜时移除所述第五绝缘膜。
17.根据权利要求16所述的制造半导体器件的方法，
其中所述第五绝缘膜由氧化硅形成。
18.根据权利要求10所述的制造半导体器件的方法，
其中在形成所述第一沟槽之后形成所述第二沟槽。
19.根据权利要求10所述的制造半导体器件的方法，
其中在形成所述第二沟槽之后形成所述第一沟槽。
20.根据权利要求10所述的制造半导体器件的方法，
其中(d)包括：
(d-1)通过用第一光致抗蚀剂膜作为掩膜蚀刻所述第二绝缘膜，来形成所述第一沟槽；以及
(d-2)通过用第二光致抗蚀剂膜作为掩膜蚀刻所述第二绝缘膜，来形成所述第二沟槽，
其中在(d-1)之前或之后执行(d-2)。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019114750A (ja) * 2017-12-26 2019-07-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10649140B1 (en) * 2019-03-04 2020-05-12 Globalfoundries Inc. Back-end-of-line blocking structures arranged over a waveguide core
FR3098983A1 (fr) * 2019-07-19 2021-01-22 Stmicroelectronics (Crolles 2) Sas Guide d'onde d'une structure SOI
US11262500B2 (en) * 2019-12-02 2022-03-01 Renesas Electronics Corporation Semiconductor device and including an optical waveguide and method of manufacturing the same
US11442296B2 (en) * 2020-07-20 2022-09-13 Taiwan Semiconductor Manufacturing Company Ltd. Waveguide structure and method for forming the same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001332861A (ja) * 2000-05-19 2001-11-30 Denso Corp 多層基板
CN101661900A (zh) * 2008-08-26 2010-03-03 株式会社瑞萨科技 半导体器件及其制造方法
US20100119231A1 (en) * 2006-12-05 2010-05-13 Electronics And Telecommunications Research Institute Planar lightwave circuit (plc) device wavelength tunable light source comprising the same device and wavelength division multiplexing-passive optical network (wdm-pon) using the same light source
US20100288539A1 (en) * 2009-05-12 2010-11-18 Hitachi Cable Ltd. Printed wiring board and manufacturing method of the same
US20130334529A1 (en) * 2011-03-09 2013-12-19 Renesas Electronics Corporation Semiconductor device
US20140345517A1 (en) * 2013-05-23 2014-11-27 Stmicroelectronics, Inc. Method for the formation of nano-scale on-chip optical waveguide structures
JP2015103708A (ja) * 2013-11-26 2015-06-04 ルネサスエレクトロニクス株式会社 半導体集積回路装置およびその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002324837A (ja) * 2001-04-25 2002-11-08 Hitachi Ltd 半導体装置の製造方法
US6709882B2 (en) * 2001-08-27 2004-03-23 Lightwave Microsystems Corporation Planar lightwave circuit active device metallization process
JP2007317682A (ja) * 2006-05-23 2007-12-06 Renesas Technology Corp 半導体装置の製造方法
WO2012046361A1 (ja) * 2010-10-07 2012-04-12 パナソニック株式会社 半導体装置の製造方法
JP6482790B2 (ja) * 2014-08-21 2019-03-13 ルネサスエレクトロニクス株式会社 光半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001332861A (ja) * 2000-05-19 2001-11-30 Denso Corp 多層基板
US20100119231A1 (en) * 2006-12-05 2010-05-13 Electronics And Telecommunications Research Institute Planar lightwave circuit (plc) device wavelength tunable light source comprising the same device and wavelength division multiplexing-passive optical network (wdm-pon) using the same light source
CN101661900A (zh) * 2008-08-26 2010-03-03 株式会社瑞萨科技 半导体器件及其制造方法
US20100288539A1 (en) * 2009-05-12 2010-11-18 Hitachi Cable Ltd. Printed wiring board and manufacturing method of the same
US20130334529A1 (en) * 2011-03-09 2013-12-19 Renesas Electronics Corporation Semiconductor device
US20140345517A1 (en) * 2013-05-23 2014-11-27 Stmicroelectronics, Inc. Method for the formation of nano-scale on-chip optical waveguide structures
JP2015103708A (ja) * 2013-11-26 2015-06-04 ルネサスエレクトロニクス株式会社 半導体集積回路装置およびその製造方法

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