TWI405301B - 雙重線路的積體電路晶片 - Google Patents

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Description

雙重線路的積體電路晶片
本發明關於積體電路(integrated circuits)之領域；更具體地，其關於雙重線路積體電路晶片(dual wired integrated circuit chip)以及製造雙重線路積體電路晶片之方法。
當積體電路之密度增加時，電路之數目便增加。此增加之電路密度會造成較小之晶片，不過此增加之電路數量(circuit counts)會造成用於連接積體電路至下一層封裝(packaging)之接觸墊(contact pads)的數量增加。因此，便有一不間斷之需求在較大之線路密度以及用於積體電路晶片至下一層封裝之連接的接觸墊數量增加上。
本發明之一第一面向係為一製造一半導體結構(semiconductor structure)之方法，其包含：在一絕緣體上矽基板(silicon－on－insulator substrate)上形成一個或多個元件(devices)，此基板包含位於一上方矽層(upper silicon layer)與一下方矽層(lower silicon layer)間之一埋藏氧化物層(buried oxide layer)，以及位於該上方矽層之一頂表面(top surface)上之一金屬前介電層(pre－metal dielectric layer)；在該金屬前介電層之一頂表面上形成一個或多個第一線路層(first wiring levels)，該第一線路層之每一線路層包括在一相應介電層裡之電性傳導線路(electrically conductive wires)；將該下方矽層自該基板移除，以暴露該埋藏氧化物層之一底表面(bottom surface)；形成電性傳導的第一接觸至該元件，一個或多個該第一接觸自該金屬前介電層之該頂表面延伸至該元件，該第二線路層之一最低線路層的一個或多個線路物理上與電性上接觸該第一接觸；形成電性傳導之第二接觸至該元件，一個或多個該第二接觸自該埋藏氧化物層之該底表面延伸至該元件；以及在該埋藏氧化物層上方形成一個或多個第二線路層，該第二線路層之每一線路層在一相應介電質裡包括電性傳導線路，該第二線路層之一最低線路層的一個或多個線路物理上及電性上接觸該第二接觸。
本發明之一第二面向係為該第一面向，其中該元件包含場效電晶體(field effect transistors)，其包括形成於該上方矽層裡之源極/汲極(source/drain)，以及在該上方矽層上方形成且藉由一閘極介電層(gate dielectric layer)而與該上方矽層分離之閘極電極(gate electrodes)。
本發明之一第三面向係為該第二面向，其中該形成該一個或多個元件包含了在該源極/汲極與該閘極電極之頂表面上形成一電性傳導金屬矽化物層(metal silicide layer)。
一本發明之第四面向係為該第三面向，其中至少一個該第一接觸自該金屬前介電層之該頂表面延伸至在一相應閘極電極上之金屬矽化物層。
本發明之一第五面向係為該第三面向，其中至少一個該第一接觸自該金屬前介電層之該頂表面延伸至在一相應源極/汲極上之該金屬矽化物層上。
本發明之一第六面向係為該第三面向，更包含：在該上方矽層裡形成一個或多個矽接觸區域，以及在該一個或多個矽接觸區域之頂表面上形成該金屬矽化物層；並且其中至少一個該第一接觸自該金屬前介電層之該頂表面延伸至在該一個或多個矽接觸區域之一相應矽接觸區域上的該金屬矽化物層，並且其中至少一個第二接觸自該埋藏氧化物層之該底表面，經由該上方矽層，延伸至在該相應矽接觸區域上之該金屬矽化物層。
本發明之一第七面向係為第三面向，更包含；在該上方矽層之區域裡形成一介電溝槽隔離(dielectric trench isolation)，該溝槽隔離自該上方矽層之該頂表面延伸至該埋藏氧化物層；並且其中至少一個該第一接觸自該金屬前介電層之該頂表面延伸至該溝槽隔離，以便物理地及電性地接觸該第二接觸之一相應接觸，該相應接觸自該埋藏氧化物層之該底表面延伸，經過該溝槽隔離。
本發明之一第八面向係為該第三面向，更包含：在該金屬前介電層裡形成一個或多個虛閘極電極(dummy gate electrodes)，並且在該一個或多個虛閘極之頂表面上形成該金屬矽化物層；並且在該金屬前介電層裡形成一個或多個虛閘極電極，且其中該形成該電性傳導之金屬矽化物層亦包含在該一個或多個虛閘極之頂表面上形成該金屬矽化物層，其中至少一個該第二接觸自該埋藏氧化物層之該底表面延伸，經由形成於該上方矽層裡之一溝槽隔離，經由於該閘極電極下形成之一閘極介電層，至在該相應虛閘極電極上之該金屬矽化物層。
本發明之一第九面向係為該第三面向，在該金屬前介電層裡形成一個或多個虛閘極電極；並且其中該形成該電性傳導之金屬矽化物層亦包含在該一個或多個虛閘極之頂表面上形成該金屬矽化物層，其中至少一個該第一接觸自該金屬前介電層之該頂表面上延伸至該一個或多個虛閘極電極之一相應虛閘極電極之該金屬矽化物層，並且其中至少一個該第二接觸自該埋藏氧化物層之該底表面延伸，經由形成於該上方矽層中之一溝槽隔離，經由於該閘極電極下形成之一閘極介電層，至該虛閘極電極。
本發明之一第十面向係為該第三面向，更包含：在該BOX層裡於一相應源極/汲極上形成一開口(opening)，以暴露該源極/汲極之一底表面；在該源極/汲極之底表面之頂部上的該開口裡沈積一金屬層；在該源極/汲極裡形成一金屬矽化物區域，該矽化物區域自該源極/汲極之該底表面延伸至在該源極/汲極區域之該頂表面上之該矽化物層；並且其中至少一個該第二接觸延伸至且電性上接觸該金屬矽化物區域。
本發明之一第十一面向係為該第三面向，其中至少一個該第二接觸自該埋藏氧化物之該底表面延伸，經由該上方矽層，至在一相應源極/汲極上之金屬矽化物層。
本發明之一第十二面向係為該第三面向，其中該金屬矽化物層包含鉑(platinum)矽化物、鈦(titanium)矽化物、鈷(cobalt)矽化物或鎳(nickel)矽化物。
本發明之一第十三面向係為該第十面向，其中該形成該一個或多個元件(devices)包含形成源極/汲極裡之一金屬矽化物之電性傳導金屬矽化物區域，以及該閘極電極裡之該金屬矽化物之電性傳導金屬矽化物區域，該源極/汲極之該金屬矽化物區域自該源極/汲極之頂表面延伸至該源極/汲極之底表面，以及該閘極電極之該金屬矽化物區域自該閘極電極之頂表面延伸至該閘極電極之底表面。
本發明之一第十四面向係為該第十一面向，其中至少一個該第一接觸自該金屬前介電層之該頂表面延伸至一相應閘極電極之該金屬矽化物區域。
本發明之一第十五面向係為該第十一面向，其中至少一個該第一接觸自該金屬前介電層之該頂表面延伸至一相應源極/汲極之該金屬矽化物區域。
本發明之一第十六面向係為該第十一面向，更包含：在該上方矽層裡形成一個或多個矽接觸區域，並且在該一個或多個矽接觸區域裡形成該金屬矽化物之金屬矽化物區域，該一個或多個矽接觸區域之該金屬矽化物區域自該一個或多個矽接觸區域之一頂表面上延伸，至該一個或多個矽接觸區域之底表面；並且其中至少一個該第一接觸自該金屬前介電層之該頂表面延伸至該一個或多個矽接觸區域之一相應矽接觸區域的該金屬矽化物區域，並且其中至少一個該第二接觸自該埋藏氧化物層之該底表面延伸至該相應矽接觸區域的該金屬矽化物區域。
本發明之一第十七面向係為該第十一面向，更包含：在該上方矽層之區域裡形成一介電溝槽隔離，該溝槽隔離自該上方矽層之該頂表面延伸至該埋藏氧化物層；並且其中至少一個該第一接觸自該金屬前介電層之該頂表面延伸至該溝槽隔離，以物理地及電性地接觸一該第二接觸之相應接觸，該相應接觸自該埋藏氧化物層之該底表面延伸，經過該溝槽隔離。
本發明之一第十八面向係為該第十一面向，更包含：在該金屬前介電層裡形成一個或多個虛閘極電極，並且在該一個或多個虛閘極裡形成該金屬矽化物之金屬矽化物區域，該金屬矽化物自該一個或多個虛閘極之頂表面延伸至該一個或多個虛閘極之底表面；並且其中至少一個該第一接觸自該金屬前介電層之該頂表面延伸至該一個或多個虛閘極電極之一相應虛閘極的一金屬矽化物區域，並且其中至少一個該第二接觸自該埋藏氧化物層之該底表面延伸至該相應虛閘極電極之該金屬矽化物區域。
本發明之一第十九面向係為該第十一面向，其中至少一個該第二接觸自該埋藏氧化物層之該底表面延伸至一相應源極/汲極之該金屬矽化物區域。
本發明之一第二十面向係為該第十一面向，其中該金屬矽化物包含鉑矽化物、鈦矽化物、鈷矽化物或鎳矽化物。
本發明之一第二十一面向係為該第一面向，其中每一該第一及第二線路層之該相應介電層包含一材料，其係獨立地選自二氧化矽(silicon dioxide)、氮化矽(silicon nitride)、碳化矽(silicon carbide)、氮氧化矽(silicon oxy nitride)、碳氧化矽(silicon oxy carbide)、有機矽酸鹽玻璃(organosilicate glass)、電漿輔助氮化矽(plasma－enhanced silicon nitride)、氫化聚倍半矽氧烷聚合物(hydrogen silsesquioxane polymer)、甲基化聚倍半矽氧烷聚合物(methyl silsequioxane polymer)、聚苯醚寡聚物(polyphenylene oligomer)、甲基摻雜二氧化矽(methyl doped silica)、多孔性有機矽酸鹽玻璃(porous organosilicate glass)、以及具有約2.4或更小之相對介電常數(relative permittivity)之一介電質組成之群組。
本發明之一第二十二面向係為該第一面向，更包含：在移除該下方矽層之前，附加一操作基板(handle substrate)至一最遠離該上方矽層之該一或更多線路層的一最上方介電層。
本發明之一第二十三面向係為該第二十面向，更包含：在該形成該一個或多個第二線路層之後，移除該操作基板。
本發明之一第二十四面向係為該第二十一面向，更包含：在形成該一個或多個線路層之後，將該基板切成一個或多個積體電路晶片。
應該被瞭解的是，本發明之具體實例之積體電路晶片係有優勢地形成於稱作晶圓(wafers)之積體電路基板(integrated circuit substrates)上，並且多重積體電路(multiple integrated circuits)可能同時在相同晶圓上製造，且可能在製造完成後藉由一切割程序(dicing process)來分離。
圖1A至1E係為剖面圖，其顯示根據本發明之一第一具體實例之一積體電路晶片之製造。在圖1A裡，一晶圓100A係被製造至墊層(pad level)。晶片100A包含一絕緣體上矽(silicon－on－insulator，SOI)基板105，其包含一矽基板110A、一形成於該矽基板上之埋藏氧化物層(buried oxide layer，BOX)115以及一形成於該BOX上之單晶矽層120。形成於矽層120裡的是溝槽隔離125以及場效電晶體(FETs,field effect transistors)130之源極/汲極135與通道區域(channel region)140。再者，形成於矽層120裡的是選擇性矽區域(optional silicon region)150。在通道區域140上形成的是閘極介電質(gate dielectric)(未顯示於此)，以及在一個例子裡，FETs130之多晶矽閘極(polysilicon gate)145，還有一虛閘極(dummy gate)146。在一個例子裡，矽區域150係為高度摻雜之N或P型(在約1E19 atm/cm3 及約1E21 atm/cm3 之間)以便減少接觸之阻值至低於約0.5micro－ohms。一電性傳導之金屬矽化物層152係在一金屬前介電質(pre－metal dielectric，PMD)層155之形成前，形成於源極/汲極135、閘極145與擴散接觸150之暴露之矽表面上，以便進一步地減低如後述之金屬結構對矽結構之「接觸」阻值。金屬矽化物之形成係藉由在一矽表面上沈積一金屬層，然後以足夠高之溫度加熱該矽表面以便導致金屬層與矽反應，並且接著溶解掉其他未反應之金屬。金屬矽化物之例子包含(但不僅限於)鉑、鈦、鈷及鎳矽化物。
在矽層120之頂部形成的是PMD層155。形成於PMD層155之內的是接觸160A及160B。接觸160A與160B係為電性傳導的。接觸160A電性上接觸在源極/汲極135與在矽接觸(silicon contact)150上之矽化物層152。某些接觸160A係為虛接觸(dummy contacts)，延伸至溝槽隔離125。接觸160B接觸了在閘極145與虛閘極146上之矽化物152。PMD層155與接觸160A及160B可視為一線路層。
接觸160A與160B可能在個別作業下獨立製造或是同時製造。當同時製造時，第一與第二類型之接觸可能藉由使用一單一光罩(single mask)在原處蝕刻該各自之溝槽，或是使用不同組合之微影的(photolithographic)及硬式光罩(hard masks)與蝕刻(etches)來分開地定義該溝槽來製造，接著伴隨一單一金屬填充(single metal fill)以及一化學機械研磨(CMP,chemical mechanical polish)作業。
形成於PMD層155上的是一第一層間介電層(ILD,inter－level dielectric)165，其包含與接觸160電性接觸之電性傳導雙鑲嵌線路(dual－damascene wires)170。形成於ILD 165上的是一第二ILD 180，其包含與線路170電性接觸之電性傳導的雙鑲嵌線路180。形成於ILD 175上的是一第三ILD 190，其包含與線路180電性接觸之電性傳導的雙鑲嵌I/O墊(pads)190。另一種方式是，線路170、180與墊190可能是單鑲嵌線路或是與單鑲嵌介層孔(vias)結合之墊。
一鑲嵌程序係為線路溝槽或介層孔開口形成於一介電層裡，然後一具有足夠厚度以填充該溝槽之電性導體沈積於介電質之頂表面上，並且執行一CMP程序來移除多餘之導體，並且使得導體之表面與介電層之表面共平面，以便形成鑲嵌線路(或是鑲嵌介層孔)。當僅有一溝槽與一線路(或是一介層孔開口與一介層孔)形成時，該程序係稱為單鑲嵌(single－damascene)。
一雙鑲嵌程序係為介層孔開口穿過一介電層之整個厚度，伴隨著於任何給定剖面，形成溝槽於部分穿過該介電層之通道。所有介層孔開口被上方之整合線路溝槽(integral wire trenches)與下方之線路溝槽貫穿，但是不是所有的溝槽都需要貫穿一介層孔開口。用來填充溝槽與介層孔開口、具有足夠厚度之一電導體沈積於介電質之一頂表面上，並且執行一CMP程序來使得溝槽裡導體之表面與介電層之表面共平面，以便形成雙鑲嵌線路以及具有整合雙鑲嵌介層孔(integral dual－damascene wires)之雙鑲嵌線路。
在單鑲嵌與雙鑲嵌程序裡使用以形成溝槽之蝕刻，可能係有優勢之反應性離子蝕刻(RIEs,reactive ion etches)。
在一個例子裡，PMD層155包含了硼磷矽酸鹽玻璃(BPSG,boro－phosphorus silicate glass)或是磷矽酸鹽玻璃(BSG,phosphorus－silicate glass)。在一個例子裡，接觸160A與160B包含了鈦(titanium)/氮化鈦(titanium nitride)襯裏(liner)以及一鎢芯(tungsten core)。在一個例子裡，ILD 165、175及185包含二氧化矽或是在一層氮化矽上之一層二氧化矽。在一個例子裡，線路170及180與I/O墊190包含一鉭(tantalum)/氮化鉭(tantalum nitride)襯裏與一銅芯(copper core)。
在一個例子裡，ILD 165、175與185各自包含二氧化矽(SiO2 )、氮化矽(Si3 N4 )、碳化矽(SiC)、氮氧化矽(SiON)、碳氧化矽(SiOC)、有機矽酸鹽(SiCOH)、電漿輔助氮化矽(PSiNx )或NBLok(SiC(N,H))。
在一個例子裡，ILD層165、175與185各自包含一低介電常數(low K(介電常數))材料，其例子包含但不限於氫化聚倍半矽氧烷聚合物(HSQ,hydrogen silsesquioxane polymer)、甲基化聚倍半矽氧烷聚合物(MSQ,methyl silsequioxane polymer)、由位於Midland,TX之Dow Chemical所製造之SiLKTM (聚苯醚寡聚物(polyphenylene oligomer))、由位於Santa Clara,CA之Applied Materials所製造之Black DiamondTM (甲基摻雜二氧化矽(methyl doped silica)或SiOx (CH3 )y 或SiCx Oy Hy 或SiOCH)、有機矽酸鹽玻璃(SiCOH,organosilicate)以及多孔SiCOH。在一個例子裡，一低介電常數之介電材料係具有約2.4或更小之相對介電常數。
在圖1B裡，一鈍化層(passivation layer)195係在第三ILD 185與I/O墊190上形成，並且一操作晶圓(handle wafer)200係使用一黏著劑(adhesive)(未顯示)或其他熟知技藝之方法來附著於鈍化層195。
在圖1C裡，移除塊基板(bulk substrate)110(見圖1B)以暴露BOX 115。在一個例子裡，塊基板110係藉由一研磨作業(grinding operation)來移除，來實質上薄化塊基板，作業伴隨著(1)在像是氫氧化鉀溶液(aqueous potassium hydroxide)之一強鹼裡的化學蝕刻(chemical etch)或是(2)在一氫氟酸(hydrofluoric)、硝酸(nitric)與醋酸(acetic acids)之一混合物裡的化學蝕刻或是(3)任何相對於二氧化矽而對矽有選擇性之化學蝕刻，以便移除殘餘之塊基板。
在圖1D裡，電性傳導之第一背側接觸(backside contacts)205係形成穿過BOX 115與矽層120。接觸205自BOX 115之頂表面延伸至源極/汲極135與矽接觸150上之矽化物層152。在一個例子裡，接觸窗205係藉由一單鑲嵌程序形成。在一個例子裡，接觸205包括一鈦/氮化鈦襯裏與一鎢芯。
電性傳導第二背側接觸210係形成穿過BOX 115與溝槽隔離125。接觸210自BOX 115之頂表面延伸至虛閘極146上之矽化物層以及至所選接觸160A。在虛閘極之例子裡，接觸210亦延伸過該閘極介電層(未顯示於此)。
接觸205與210可能以個別作業獨立地製造或是同時地製造。當同時製造時，第一與第二類型之接觸可能藉由使用一單一光罩在原處蝕刻該各自之溝槽，或是使用不同組合之微影的及硬式光罩與蝕刻來分開地定義該溝槽來製造，接著伴隨一單一金屬填充以及CMP作業。
在圖1E裡，形成於BOX 115上的是第一層間介電層(ILD)165A，其包含與接觸160A電性接觸之電性傳導的雙鑲嵌線路170A。形成於ILD 165A的是第二ILD 180A，其包含與線路170A電性接觸之電性傳導的雙鑲嵌線路180A。形成於ILD 175A上的是第三ILD 190A，其包含與線路180A電性接觸之電性傳導的雙鑲嵌I/O墊190A。另一種方式是，線路170A、180A與墊190A可以是與單鑲嵌介層孔結合之單鑲嵌。一鈍化層195A係形成於第三ILD 185A與I/O墊190A上，並且移除操作晶圓。此完成了晶圓100A之製造，其據知可以外部地在兩個相反側上打線(wired)(經由墊190與190A)。
圖2A至2B係為剖面圖，其顯示根據本發明之一第二實施例的一積體電路晶片之製造。本發明之第二實施例與本發明之第一實施例之不同處在於，圖1D及1E之接觸210被位於一晶圓100B裡之接觸205所取代。執行如顯示於圖1A至1C以及上述之程序，並且接著圖2A取代圖1D以及圖2B取代圖1E。
在圖2A與2B裡，一接觸205係與虛閘極146之多晶矽電性上與物理上地接觸。在一個例子裡，虛閘極146係有利地高度摻雜之N或P型(在約1E19 atm/cm3 及約1E21 atm/cm3 之間)，以便減少接觸之阻值至低於約0.5micro－ohms。因此所有背側接觸係被蝕刻至相同之深度。
圖3A至3B係為剖面圖，其顯示根據本發明之一第三實施例之一積體電路晶片之製造。本發明之第三實施例與本發明之第一實施例之不同處在於，在一晶圓100C裡矽化物至矽化物接觸之使用。執行如顯示於圖1A至1C以及上述之程序，並且接著圖3A取代圖1D以及圖3B取代圖1E。
在圖3A與3B裡，一電性傳導金屬矽化物層153形成自所選源極/汲極135裡之晶圓100C的背側，其係藉由在BOX層115裡形成接觸開口、沈積一金屬層、退火(annealing)以形成一金屬矽化物並且移除多餘之金屬。接著使用接觸金屬(譬如鈦/氮化鈦襯裏與一鎢芯)來填充該接觸開口。矽化物層153係物理上與電性上地接觸在所選源極/汲極135上的矽化物層152，並且一接觸215係與矽化物層153物理上與電性上地接觸。再者，在一接觸開口形成穿過BOX層115、PMD層125與閘極介電層(未顯示)之後，一電性傳導金屬矽化物層154形成在虛閘極146之多晶矽裡，並且一接觸205係與矽化物層154物理上與電性上地接觸。再者，金屬矽化物之例子包含(但不僅限於)鉑、鈦、鈷與鎳矽化物。
圖4A至4E係為剖面圖，其顯示根據一本發明之第四實施例之一積體電路晶片之製造。本發明之第四實施例與本發明之第一實施例之不同處在於，具有取代該第一實施例之矽化物層的完全矽化(fully－silicided)源極/汲極、閘極及矽接觸。
圖4A係與圖1A相同，除了一晶圓100B與晶圓100D不同(見圖1A)，在於源極/汲極135(見圖1A)係被完全矽化之源極/汲極136所取代、閘極145(見圖1A)係被完全矽化閘極148所取代、虛閘極146(見圖1A)係被完全矽化虛閘極149所取代以及矽接觸150(見圖1A)係被完全矽化接觸156所取代。一完全矽化源極/汲極係為該矽化物層自該源極汲極之頂表面延伸至BOX 115。要注意該矽化物並沒有延伸該完全矽化之閘極。一完全矽化之閘極係為矽化物層自閘極之頂表面延伸至閘極介電層。一完全矽化之矽接觸係為該矽化物層自該矽接觸之頂表面延伸至BOX 115。
完全矽化之源極/汲極、閘極與矽接觸之形成係藉由沈積一厚金屬層於一矽表面上、以足夠高之溫度加熱該矽表面以便導致該金屬層與矽反應、並且接著溶解掉任何未反應之金屬。此金屬層之厚度係大到足夠供應足夠之金屬，以便藉由經過矽之熱擴散來與遍及源極/汲極、閘極或矽接觸之矽原子反應。再一次，金屬矽化物之例子包含但不僅限於鉑、釱、鈷與鎳矽化物。
圖4B與4C基本上分別與圖1B及1C相同，除了上面所描述之不同之外。
圖4D係與圖1D相同，除了上面所描述之不同處以及圖1D之接觸205及210係分別由圖4D之接觸215與220來取代之外。在圖4D裡，電性傳導之背側接觸215係經過BOX 115來形成。接觸215自BOX 115之頂表面延伸至完全矽化之源極/汲極136與矽接觸156之底部。在一個例子裡，接觸215係藉由一單鑲嵌程序來形成。在一個例子裡，接觸215包含一鈦/氮化鈦襯裏與一鎢芯。
電性傳導之第二背側接觸220係經由BOX 115與溝槽隔離125來形成。接觸220自BOX 115之頂表面延伸至完全矽化之虛閘極146之底表面以及至所選接觸160A。在虛閘極146之例子裡，接觸220亦延伸經過閘極介電層(未顯示)。因此，接觸215與220並不需要如圖1D之接觸205及210般深或穿過矽地被蝕刻。
接觸215與220可能在個別之作業下獨立地製造或是同時地製造。當同時製造時，第一與第二類型之接觸可能藉由使用一單一光罩在原處蝕刻該各自之溝槽，或是使用不同組合之微影的及硬式光罩與蝕刻來分開地定義該溝槽來製造，接著伴隨一單一金屬填充以及CMP作業。
圖4E基本上與圖1E相同，除了上面所描述之不同外。
雖然每一個晶圓100A、100B、100C及100D已經伴隨著一單一接觸層、兩個線路層及一墊層來描述，不過較多或是較少之接觸與線路層也可能被製造，並且晶圓100A與100B也可能伴隨著不同數目之接觸及/或線路層來製造。再者，在晶圓100A、100B、100C及100D被切成獨立的積體電路之前或之後，操作晶圓200A可能自晶圓100A、100B、100C及100D處去除。
因此，本發明之實施例提供了用於積體電路晶片至下一層級之封裝之連接，有較大之線路密度與增加之接觸墊數目。
本發明之實施例之描述係在上面提供以便本發明之瞭解。其將會瞭解到本發明並不僅限於在此描述之特定之實施例，而是能夠有不同之修改、重新安排及取代，其係對於熟此技藝者而言，在沒有偏離本發明之範圍下現在將會變得明顯的。因此所希望的是，接下來之申請專利範圍涵蓋了所有這樣落在本發明之真實精神與範圍內的修改與改變。
100A、100B、100C、100D．．．晶圓
105．．．絕緣體上矽基板
110．．．矽基板
115．．．埋藏氧化物層
120．．．單晶矽層
125．．．溝槽隔離
130．．．場效電晶體
135、136．．．源極/汲極
140．．．通道區域
145、148．．．閘極
146、149．．．虛閘極
150．．．矽區域
152、153、154．．．金屬矽化物層
155．．．金屬前介電質層
156．．．接觸
160A、160B．．．接觸
165、165A、175、175A、185、185A．．．層間介電層
170、170A、180、180A．．．雙鑲嵌線路
190、190A．．．雙鑲嵌I/O墊
195、195A．．．鈍化層
200．．．操作晶圓
205．．．背側接觸
210、215、220．．．接觸
本發明之特色係在所附申請專利範圍裡提出。然而，藉由參考以下實施例之詳細描述，且結合伴隨圖式閱讀時，本發明其本身將會最佳地被瞭解，其中：圖1A至1E係為剖面圖，其顯示根據一本發明之第一實施例之一積體電路晶片之製造。
圖2A至2B係為剖面圖，其顯示根據一本發明之第二實施例之一積體電路晶片之製造。
圖3A至3B係為剖面圖，其顯示根據一本發明之第三實施例之一積體電路晶片之製造。
圖4A至4E係為剖面圖，其顯示根據一本發明之第四實施例之一積體電路晶片之製造。
100A．．．晶圓
105．．．絕緣體上矽基板
115．．．埋藏氧化物層
120．．．單晶矽層
125．．．溝槽隔離
130．．．場效電晶體
135．．．源極/汲極
140．．．通道區域
145．．．閘極
146．．．虛閘極
150．．．矽區域
155．．．金屬前介電質層
165、165A、175、175A、185、185A．．．層間介電層
170、170A、180、180A．．．雙鑲嵌線路
190、190A．．．雙鑲嵌I/O墊
195、195A．．．鈍化層
205．．．背側接觸
210．．．接觸

Claims (39)

  1. 一種製造一半導體結構之方法，包括：在一絕緣體上矽基板中形成一或更多元件，該基板包含一埋藏氧化物層位於一上方矽層與一下方矽層間，以及一金屬前介電層位於該上方矽層之一頂表面上；在該金屬前介電層之一頂表面上形成一或更多第一線路層，該第一線路層之每一線路層包括在一相應介電層裡之電性傳導線路；將該下方矽層自該基板移除，以便暴露該埋藏氧化物層之一底表面；形成電性傳導之第一接觸至該元件，一或更多該第一接觸自該金屬前介電層之該頂表面延伸至該元件，一或更多該第一線路層之一最低線路層之線路，係物理上與電性上地接觸該第一接觸；形成電性傳導之第二接觸至該元件，一或更多該第二接觸自該埋藏氧化物層之該底表面延伸至該元件；以及在該埋藏氧化物層上方形成一或更多第二線路層，該第二線路層之每一線路層包括在一相應介電層裡之電性傳導線路，一或更多該第二線路層之一最低線路層之線路，係物理上及電性上接觸該第二接觸；在該上方矽層之區域裡形成一介電溝槽隔離，該溝槽隔離自該上方矽層之該頂表面延伸至該埋藏氧化物層，其中該元件包含場效電晶體，其包括形成於該上方矽層裡之源極/汲極，以及形成於該上方矽層之上方、且藉由一閘極 介電層與該上方矽層分離之閘極電極，，其中該形成該一或更多元件，包含在該源極/汲極與該閘極電極之頂表面上形成一電性傳導之金屬矽化物層，其中至少一個該第一接觸自該金屬前介電層之該頂表面延伸至該溝槽隔離，以物理地及電性地接觸該第二接觸之一相應接觸，該相應接觸自該埋藏氧化物層之該底表面延伸，經過該溝槽隔離。
  2. 如請求項1所述之方法，其中至少一個該第一接觸自該金屬前介電層之該頂表面延伸至在一相應閘極電極上之該金屬矽化物層。
  3. 如請求項1所述之方法，其中至少一個該第一接觸自該金屬前介電層之該頂表面延伸至在一相應源極/汲極上之該金屬矽化物層。
  4. 如請求項1所述之方法，更包含：在該上方矽層裡形成一或更多矽接觸區域，以及在該一或更多矽接觸區域之頂表面上形成該金屬矽化物層；以及其中至少一個該第一接觸自該金屬前介電層之該頂表面延伸至在該一或更多矽接觸區域之一相應矽接觸區域上之該金屬矽化物層，以及其中至少一個該第二接觸自該埋藏氧化物層之該底表面，經由該上方矽層，延伸至在該相應矽接觸區域上之該金屬 矽化物層。
  5. 如請求項1所述之方法，更包含：在該埋藏氧化物層裡、於一相應源極/汲極上形成一開口，以暴露該源極/汲極之一底表面；在該源極/汲極之該底表面之頂部上的該開口裡，沈積一金屬層；在該源極/汲極裡形成一金屬矽化物區域，該矽化物區域自該源極/汲極之該底表面延伸至在該源極/汲極區域之該頂表面上之該矽化物層；以及其中至少一個該第二接觸延伸至且係電性上接觸該金屬矽化物區域。
  6. 如請求項1所述之方法，其中至少一個該第二接觸自該埋藏氧化物層之該底表面延伸，經由該上方矽層，至在一相應源極/汲極上之該金屬矽化物層。
  7. 如請求項1所述之方法，其中該金屬矽化物層包含鉑矽化物、鈦矽化物、鈷矽化物或鎳矽化物。
  8. 一種製造一半導體結構之方法，包括：在一絕緣體上矽基板中形成一或更多元件，該基板包含一埋藏氧化物層位於一上方矽層與一下方矽層間，以及一金屬前介電層位於該上方矽層之一頂表面上； 在該金屬前介電層之一頂表面上形成一或更多第一線路層，該第一線路層之每一線路層包括在一相應介電層裡之電性傳導線路；將該下方矽層自該基板移除，以便暴露該埋藏氧化物層之一底表面；形成電性傳導之第一接觸至該元件，一或更多該第一接觸自該金屬前介電層之該頂表面延伸至該元件，一或更多該第一線路層之一最低線路層之線路，係物理上與電性上地接觸該第一接觸；形成電性傳導之第二接觸至該元件，一或更多該第二接觸自該埋藏氧化物層之該底表面延伸至該元件；以及在該埋藏氧化物層上方形成一或更多第二線路層，該第二線路層之每一線路層包括在一相應介電層裡之電性傳導線路，一或更多該第二線路層之一最低線路層之線路，係物理上及電性上接觸該第二接觸；在該金屬前介電層裡形成一或更多虛閘極電極；以及其中該元件包含場效電晶體，其包括形成於該上方矽層裡之源極/汲極，以及形成於該上方矽層之上方、且藉由一閘極介電層與該上方矽層分離之閘極電極，其中該形成該一或更多元件，包含在該源極/汲極與該閘極電極之頂表面上形成一電性傳導之金屬矽化物層，其中該形成該電性傳導之金屬矽化物層亦包含在該一或更多虛閘極之頂表面上形成該金屬矽化物層，其中至少一個該第一接觸自該金屬前介電層之該頂表面 延伸至該一或更多虛閘極電極之一相應虛閘極電極之該金屬矽化物層，以及其中至少一個該第二接觸自該埋藏氧化物層之該底表面延伸，經由形成於該上方矽層裡之一溝槽隔離，經由於該閘極電極下形成之一閘極介電層，至在該相應虛閘極電極上之該金屬矽化物層。
  9. 一種製造一半導體結構之方法，包括：在一絕緣體上矽基板中形成一或更多元件，該基板包含一埋藏氧化物層位於一上方矽層與一下方矽層間，以及一金屬前介電層位於該上方矽層之一頂表面上；在該金屬前介電層之一頂表面上形成一或更多第一線路層，該第一線路層之每一線路層包括在一相應介電層裡之電性傳導線路；將該下方矽層自該基板移除，以便暴露該埋藏氧化物層之一底表面；形成電性傳導之第一接觸至該元件，一或更多該第一接觸自該金屬前介電層之該頂表面延伸至該元件，一或更多該第一線路層之一最低線路層之線路，係物理上與電性上地接觸該第一接觸；形成電性傳導之第二接觸至該元件，一或更多該第二接觸自該埋藏氧化物層之該底表面延伸至該元件；以及在該埋藏氧化物層上方形成一或更多第二線路層，該第二線路層之每一線路層包括在一相應介電層裡之電性傳導線 路，一或更多該第二線路層之一最低線路層之線路，係物理上及電性上接觸該第二接觸；在該金屬前介電層裡形成一或更多虛閘極電極，且其中該形成該電性傳導金屬矽化物層亦包含在該一或更多虛閘極之頂表面上形成該金屬矽化物層；以及其中該元件包含場效電晶體，其包括形成於該上方矽層裡之源極/汲極，以及形成於該上方矽層之上方、且藉由一閘極介電層與該上方矽層分離之閘極電極，其中該形成該一或更多元件，包含在該源極/汲極與該閘極電極之頂表面上形成一電性傳導之金屬矽化物層，其中至少一個該第一接觸自該金屬前介電層之該頂表面上延伸至該一或更多虛閘極電極之一相應虛閘極電極之該金屬矽化物層，以及其中至少一個該第二接觸自該埋藏氧化物層之該底表面延伸，經由形成於該上方矽層裡之一溝槽隔離，經由形成於該閘極電極下之一閘極介電層，至該虛閘極電極。
  10. 一種製造一半導體結構之方法，包括：在一絕緣體上矽基板中形成一或更多元件，該基板包含一埋藏氧化物層位於一上方矽層與一下方矽層間，以及一金屬前介電層位於該上方矽層之一頂表面上；在該金屬前介電層之一頂表面上形成一或更多第一線路層，該第一線路層之每一線路層包括在一相應介電層裡之電性傳導線路； 將該下方矽層自該基板移除，以便暴露該埋藏氧化物層之一底表面；形成電性傳導之第一接觸至該元件，一或更多該第一接觸自該金屬前介電層之該頂表面延伸至該元件，一或更多該第一線路層之一最低線路層之線路，係物理上與電性上地接觸該第一接觸；形成電性傳導之第二接觸至該元件，一或更多該第二接觸自該埋藏氧化物層之該底表面延伸至該元件；以及在該埋藏氧化物層上方形成一或更多第二線路層，該第二線路層之每一線路層包括在一相應介電層裡之電性傳導線路，一或更多該第二線路層之一最低線路層之線路，係物理上及電性上接觸該第二接觸；在該上方矽層之區域裡形成一介電溝槽隔離，該溝槽隔離自該上方矽層之該頂表面延伸至該埋藏氧化物層，其中該元件包含場效電晶體，其包括形成於該上方矽層裡之源極/汲極，以及形成於該上方矽層之上方、且藉由一閘極介電層與該上方矽層分離之閘極電極，其中該形成該一或更多元件，包含形成在源極/汲極裡之一金屬矽化物之電性傳導金屬矽化物區域，以及在該閘極電極裡之該金屬矽化物之電性傳導金屬矽化物區域，該源極/汲極之該金屬矽化物區域自該源極/汲極之頂表面延伸至該源極/汲極之底表面，以及該閘極電極之該金屬矽化物區域自該閘極電極之頂表面延伸至該閘極電極之底表面，其中至少一個該第一接觸自該金屬前介電層之該頂表面延伸至該溝槽隔離，以物理地及電性地接觸該第二接觸之一相 應接觸，該相應接觸自該埋藏氧化物層之該底表面延伸，經過該溝槽隔離。
  11. 如請求項10所述之方法，其中至少一個該第一接觸自該金屬前介電層之該頂表面延伸至一相應閘極電極之該金屬矽化物區域。
  12. 如請求項10所述之方法，其中至少一個該第一接觸自該金屬前介電層之該頂表面延伸至一相應源極/汲極之一相應金屬矽化物區域。
  13. 如請求項10所述之方法，更包含：在該上方矽層裡形成一或更多矽接觸區域，並且在該一或更多矽接觸區域裡形成該金屬矽化物之金屬矽化物區域，該一或更多矽接觸區域之該金屬矽化物區域自該一或更多矽接觸區域之一頂表面延伸至該一或更多矽接觸區域之底表面；以及其中至少一個該第一接觸自該金屬前介電層之該頂表面延伸至該一或更多矽接觸區域之一相應矽接觸區域之該金屬矽化物區域，以及其中至少一個該第二接觸自該埋藏氧化物層之該底表面延伸至該相應矽接觸區域之該金屬矽化物區域。
  14. 如請求項10所述之方法，其中至少一個該第二接觸自該埋藏氧化物層之該底表面延伸至一相應源極/汲極之該金屬矽 化物區域。
  15. 如請求項10所述之方法，其中該金屬矽化物包含鉑矽化物、鈦矽化物、鈷矽化物或鎳矽化物。
  16. 如請求項10所述之方法，其中該第一及第二線路層之每一該相應介電層包含一材料，其係獨立地選自二氧化矽、氮化矽、碳化矽、氮氧化矽、碳氧化矽、有機矽酸鹽玻璃、電漿輔助氮化矽、氫化聚倍半矽氧烷聚合物、甲基化聚倍半矽氧烷聚合物、聚苯醚寡聚物、甲基摻雜二氧化矽、多孔性有機矽酸鹽玻璃、以及具有約2.4或更小之相對介電常數之一介電質組成的群組。
  17. 如請求項10所述之方法，更包含：在該移除該下方矽層之前，附加一操作基板至一最遠離該上方矽層之該一或更多線路層的一最上方介電層。
  18. 如請求項17所述之方法，更包含：在該形成該一或更多第二線路層之後，移除該操作基板。
  19. 如請求項18所述之方法，更包含：在形成該一或更多第二線路層之後，將該基板切成一或更多積體電路晶片。
  20. 一種製造一半導體結構之方法，包括：在一絕緣體上矽基板中形成一或更多元件，該基板包含一埋藏氧化物層位於一上方矽層與一下方矽層間，以及一金屬前介電層位於該上方矽層之一頂表面上；在該金屬前介電層之一頂表面上形成一或更多第一線路層，該第一線路層之每一線路層包括在一相應介電層裡之電性傳導線路；將該下方矽層自該基板移除，以便暴露該埋藏氧化物層之一底表面；形成電性傳導之第一接觸至該元件，一或更多該第一接觸自該金屬前介電層之該頂表面延伸至該元件，一或更多該第一線路層之一最低線路層之線路，係物理上與電性上地接觸該第一接觸；形成電性傳導之第二接觸至該元件，一或更多該第二接觸自該埋藏氧化物層之該底表面延伸至該元件；以及在該埋藏氧化物層上方形成一或更多第二線路層，該第二線路層之每一線路層包括在一相應介電層裡之電性傳導線路，一或更多該第二線路層之一最低線路層之線路，係物理上及電性上接觸該第二接觸；在該金屬前介電層裡形成一或更多虛閘極電極，且在該一或更多虛閘極裡形成該金屬矽化物之金屬矽化物區域，該金屬矽化物區域自該一或更多虛閘極之頂表面延伸至該一或更多虛閘極之底表面；以及其中該元件包含場效電晶體，其包括形成於該上方矽層裡之源極/汲極，以及形成於該上方矽層之上方、且藉由一閘極 介電層與該上方矽層分離之閘極電極，其中該形成該一或更多元件，包含形成在源極/汲極裡之一金屬矽化物之電性傳導金屬矽化物區域，以及在該閘極電極裡之該金屬矽化物之電性傳導金屬矽化物區域，該源極/汲極之該金屬矽化物區域自該源極/汲極之頂表面延伸至該源極/汲極之底表面，以及該閘極電極之該金屬矽化物區域自該閘極電極之頂表面延伸至該閘極電極之底表面，其中至少一個該第一接觸自該金屬前介電層之該頂表面延伸至該一或更多虛閘極電極之一相應虛閘極之一金屬矽化物區域，以及其中至少一個該第二接觸自該埋藏氧化物層之該底表面延伸至該相應之虛閘極電極之該金屬矽化物區域。
  21. 一種半導體結構，包含：在一絕緣體上矽基板中之一或更多元件，該基板包含位於一氧化物層之一頂表面上的一上方矽層，以及位於該上方矽層之一頂表面上的一金屬前介電層；在該金屬前介電層之一頂表面上的一或更多第一線路層，該第一線路層之每一線路層包括在一相應介電層裡之電性傳導線路；至該元件之電性傳導第一接觸，一或更多該第一接觸自該金屬前介電層之該頂表面延伸至該元件，一或更多該第一線路層之一最低線路層的線路，係物理上與電性上接觸該第一接觸； 至該元件之電性傳導第二接觸，一或更多該第二接觸自該氧化物層之該底表面延伸至該元件；在該氧化物層之一底表面上方的一或更多第二線路層，該第二線路層之每一線路層包括在一相應介電層裡之電性傳導線路，一或更多該第二線路層之一最低線路層的線路，係物理上與電性上接觸該第二接觸，一或更多矽接觸區域在該上方矽層裡，以及該金屬矽化物層在該一或更多矽接觸區域之頂表面上，其中該元件包含場效電晶體，其包括形成於該上方矽層裡之源極/汲極，以及形成於該上方矽層之上方、且藉由一閘極介電層與該上方矽層分離之閘極電極，，其中該一或更多元件包含形成於該源極/汲極與該閘極電極之頂表面上的一電性傳導金屬矽化物層，其中至少一個該第一接觸自該金屬前介電層之該頂表面延伸至在該一或更多矽接觸區域之一相應矽接觸區域上之該金屬矽化物層，以及其中至少一個該第二接觸自該埋藏氧化物層之該底表面，經由該上方矽層，延伸至在該相應矽接觸區域上之該金屬矽化物層。
  22. 一種半導體結構，包含：在一絕緣體上矽基板中之一或更多元件，該基板包含位於一氧化物層之一頂表面上的一上方矽層，以及位於該上方矽層之一頂表面上的一金屬前介電層； 在該金屬前介電層之一頂表面上的一或更多第一線路層，該第一線路層之每一線路層包括在一相應介電層裡之電性傳導線路；至該元件之電性傳導第一接觸，一或更多該第一接觸自該金屬前介電層之該頂表面延伸至該元件，一或更多該第一線路層之一最低線路層的線路，係物理上與電性上接觸該第一接觸；至該元件之電性傳導第二接觸，一或更多該第二接觸自該氧化物層之該底表面延伸至該元件；在該氧化物層之一底表面上方的一或更多第二線路層，該第二線路層之每一線路層包括在一相應介電層裡之電性傳導線路，一或更多該第二線路層之一最低線路層的線路，係物理上與電性上接觸該第二接觸，在該上方矽層之區域裡之一介電溝槽隔離，該溝槽隔離自該上方矽層之該頂表面延伸至該氧化物層；以及其中該元件包含場效電晶體，其包括形成於該上方矽層裡之源極/汲極，以及形成於該上方矽層之上方、且藉由一閘極介電層與該上方矽層分離之閘極電極，其中該一或更多元件包含形成一電性傳導金屬矽化物層，其係形成在該源極/汲極及該閘極電極之頂表面上，其中至少一個該第一接觸自該金屬前介電層之該頂表面延伸至該溝槽隔離，以物理地及電性地接觸該第二接觸之一相應接觸，該相應接觸自該氧化物層之該底表面延伸，經過該溝槽隔離。
  23. 一種半導體結構，包含：在一絕緣體上矽基板中之一或更多元件，該基板包含位於一氧化物層之一頂表面上的一上方矽層，以及位於該上方矽層之一頂表面上的一金屬前介電層；在該金屬前介電層之一頂表面上的一或更多第一線路層，該第一線路層之每一線路層包括在一相應介電層裡之電性傳導線路；至該元件之電性傳導第一接觸，一或更多該第一接觸自該金屬前介電層之該頂表面延伸至該元件，一或更多該第一線路層之一最低線路層的線路，係物理上與電性上接觸該第一接觸；至該元件之電性傳導第二接觸，一或更多該第二接觸自該氧化物層之該底表面延伸至該元件；在該氧化物層之一底表面上方的一或更多第二線路層，該第二線路層之每一線路層包括在一相應介電層裡之電性傳導線路，一或更多該第二線路層之一最低線路層的線路，係物理上與電性上接觸該第二接觸，在該金屬前介電層裡之一或更多虛閘極電極，該金屬矽化物層亦形成於該一或更多虛閘極電極之頂表面上；以及其中該元件包含場效電晶體，其包括形成於該上方矽層裡之源極/汲極，以及形成於該上方矽層之上方、且藉由一閘極介電層與該上方矽層分離之閘極電極，其中該一或更多元件包含形成一電性傳導金屬矽化物層，其係形成在該源極/汲極及該閘極電極之頂表面上， 其中至少一個該第一接觸自該金屬前介電層之該頂表面延伸至該一或更多虛閘極電極之一相應虛閘極電極的該金屬矽化物層，以及其中至少一個該第二接觸自該氧化物層之該底表面延伸，經由該上方矽層，經由該相應虛閘極電極，至在該相應虛閘極電極上之該金屬矽化物層。
  24. 一種半導體結構，包含：在一絕緣體上矽基板中之一或更多元件，該基板包含位於一氧化物層之一頂表面上的一上方矽層，以及位於該上方矽層之一頂表面上的一金屬前介電層；在該金屬前介電層之一頂表面上的一或更多第一線路層，該第一線路層之每一線路層包括在一相應介電層裡之電性傳導線路；至該元件之電性傳導第一接觸，一或更多該第一接觸自該金屬前介電層之該頂表面延伸至該元件，一或更多該第一線路層之一最低線路層的線路，係物理上與電性上接觸該第一接觸；至該元件之電性傳導第二接觸，一或更多該第二接觸自該氧化物層之該底表面延伸至該元件；在該氧化物層之一底表面上方的一或更多第二線路層，該第二線路層之每一線路層包括在一相應介電層裡之電性傳導線路，一或更多該第二線路層之一最低線路層的線路，係物理上與電性上接觸該第二接觸， 在該金屬前介電層裡之一或更多虛閘極電極；以及其中該元件包含場效電晶體，其包括形成於該上方矽層裡之源極/汲極，以及形成於該上方矽層之上方、且藉由一閘極介電層與該上方矽層分離之閘極電極，其中該一或更多元件包含形成一電性傳導金屬矽化層，其係形成在該源極/汲極及該閘極電極之頂表面上，其中該電性傳導金屬矽化物層亦包含在該一或更多虛閘極之頂表面上的該金屬矽化物層，其中至少一個該第一接觸自該金屬前介電層之該頂表面延伸至該一或更多虛閘極電極之一相應虛閘極電極的該金屬矽化物層，以及其中至少一個該第二接觸自該氧化物層之該底表面延伸，經由形成於該上方矽層中之一溝槽隔離，經由於該閘極電極下形成之一閘極介電層，至該虛閘極電極。
  25. 如請求項21-24中任一項所述之結構，其中至少一個該第一接觸自該金屬前介電層之該頂表面延伸至一相應閘極電極上之該金屬矽化物層。
  26. 如請求項21-24中任一項所述之結構，其中至少一個該第一接觸自該金屬前介電層之該頂表面延伸至在一相應源極/汲極上之該金屬矽化物層。
  27. 如請求項21-24之任一項中所述之結構，更包含： 在至少一個該源極/汲極裡之一金屬矽化物區域，該矽化物區域自該至少一個源極/汲極之該底表面延伸，至在該至少一個源極/汲極區域之該頂表面上的該矽化物層；以及其中至少一個該第二接觸延伸至且電性上地接觸該至少一個源極/汲極之該金屬矽化物區域。
  28. 如請求項21-24中任一項所述之結構，其中至少一個該第二接觸自該氧化物之該底表面延伸，經由該上方矽層，至在一相應源極/汲極上之該金屬矽化物層。
  29. 如請求項21-24中任一項所述之結構，其中該金屬矽化物層包含鉑矽化物、鈦矽化物、鈷矽化物或鎳矽化物。
  30. 如請求項25所述之結構，更包含：在該源極/汲極裡之一金屬矽化物之電性傳導金屬矽化物區域，以及在該閘極電極裡之該金屬矽化物之電性傳導金屬矽化物區域，該源極/汲極之該金屬矽化物區域自該源極/汲極之頂表面延伸至該源極/汲極之底表面，而該閘極電極之該金屬矽化物區域自該閘極電極之頂表面延伸至該閘極電極之底表面。
  31. 如請求項30所述之結構，其中至少一個該第一接觸自該金屬前介電層之該頂表面延伸至一相應閘極電極之該金屬矽化物區域。
  32. 如請求項30所述之結構，其中至少一個該第一接觸自該金屬前介電層之該頂表面延伸至一相應源極/汲極之一相應金屬矽化物區域。
  33. 如請求項30所述之結構，更包含：在該上方矽層裡之一或更多矽接觸區域，以及在該一或更多矽接觸區域裡之該金屬矽化物之金屬矽化物區域，該一或更多矽接觸區域之該金屬矽化物區域自該一或更多矽接觸區域之一頂表面延伸至該一或更多矽接觸區域之底表面；以及其中至少一個該第一接觸自該金屬前介電層之該頂表面延伸至該一或更多矽接觸區域之一相應矽接觸區域的該金屬矽化物區域，以及其中至少一個該第二接觸自該氧化物層之該底表面延伸至該相應矽接觸區域之該金屬矽化物區域。
  34. 如請求項30所述之結構，更包含：在該上方矽層之區域裡的一介電溝槽隔離，該溝槽隔離自該上方矽層之該頂表面延伸至該氧化物層；以及其中至少一個該第一接觸自該金屬前介電層之該頂表面延伸至該溝槽隔離，以物理地及電性地接觸該第二接觸之一相應接觸，該相應接觸自該氧化物層之該底表面延伸，經過該溝槽隔離。
  35. 如請求項30所述之結構，更包含：在該金屬前介電層裡之一或更多虛閘極電極，以及在該一或更多虛閘極裡之該金屬矽化物之金屬矽化物區域，該金屬矽化物自該一或更多虛閘極之頂表面延伸至該一或更多虛閘極之底表面；以及其中至少一個該第一接觸自該金屬前介電層之該頂表面延伸至該一或更多虛閘極電極之一相應虛閘極電極的一金屬矽化物區域，以及其中至少一個該第二接觸自該氧化物層之該底表面延伸至該相應之虛閘極電極之該金屬矽化物層。
  36. 如請求項30所述之結構，其中至少一個該第二接觸自該氧化物層之該底表面延伸至一相應源極/汲極之該金屬矽化物區域。
  37. 如請求項30所述之結構，其中該金屬矽化物包含鉑矽化物、鈦矽化物、鈷矽化物或鎳矽化物。
  38. 如請求項21-24之任一項所述之結構，其中該第一及第二線路層之每一該相應介電層包含一材料，其係獨立地選自二氧化矽、氮化矽、碳化矽、氮氧化矽、碳氧化矽、有機矽酸鹽玻璃、電漿輔助氮化矽、氫化聚倍半矽氧烷聚合物、甲基化聚倍半矽氧烷聚合物、聚苯醚寡聚物、甲基摻雜二氧化矽、多孔性有機矽酸鹽玻璃、以及具有約2.4或更小之相對介電常數之一 介電質組成的群組。
  39. 如請求項38所述之結構，其中該基板由一積體電路晶片所構成。
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