JP3196203B2 - 半導体素子の形成方法 - Google Patents

半導体素子の形成方法

Info

Publication number
JP3196203B2
JP3196203B2 JP17621899A JP17621899A JP3196203B2 JP 3196203 B2 JP3196203 B2 JP 3196203B2 JP 17621899 A JP17621899 A JP 17621899A JP 17621899 A JP17621899 A JP 17621899A JP 3196203 B2 JP3196203 B2 JP 3196203B2
Authority
JP
Japan
Prior art keywords
dielectric film
level dielectric
trench
forming
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP17621899A
Other languages
English (en)
Other versions
JP2000049137A (ja
Inventor
ジョイ・キミ・ワタナベ
マシュー・トーマス・ヘリック
テリー・グラント・スパークス
ニゲル・グレーム・ケイブ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Solutions Inc
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Solutions Inc, Motorola Inc filed Critical Motorola Solutions Inc
Publication of JP2000049137A publication Critical patent/JP2000049137A/ja
Application granted granted Critical
Publication of JP3196203B2 publication Critical patent/JP3196203B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1052—Formation of thin functional dielectric layers
    • H01L2221/1057—Formation of thin functional dielectric layers in via holes or trenches
    • H01L2221/1063—Sacrificial or temporary thin dielectric films in openings in a dielectric

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的に、半導体
素子の形成プロセスに関し、更に特定すれば、半導体内
に相互接続構造を形成するプロセスおよびその形成方法
に関するものである。
【０００２】
【従来の技術】半導体素子は、増々小さな寸法に縮小さ
れ続けている。種々のレベルの半導体素子を構成する相
互接続部のサイズが縮小し続けるに連れて、それらの間
の間隔も狭くなっていく。ライン幅の縮小および間隔の
縮小が組み合わされることによって、相互接続部の抵抗
値および容量に関して新たな問題が発生する。ライン幅
の寸法が小さい程、導電ラインの抵抗値（Ｒ）は大きく
なる。導電ライン間の間隔が狭くなると、その間の容量
は大きくなる。これに伴い、抵抗−容量（ＲＣ）結合に
よる伝搬遅延，クロストーク・ノイズ，および素子の回
路の電力消費に関する問題が生ずる。
【０００３】銅相互接続技術および低誘電率（低−ｋ）
材料は、抵抗値および容量増大に伴う問題を克服する努
力において、半導体素子製造業者が現在開発しつつある
２つの分野である。２つの導電性膜を分離する材料の誘
電率は、半導体素子の相互接続容量に直接的な影響を及
ぼす。これらの問題に対処するために、半導体素子の製
造に一般的に用いられている誘電体膜に取って代わるた
めに、より低い誘電率を有する新たな材料の研究が進め
られている。空気は、１に等しい誘電率、即ち、ｋの値
を有し、完全な絶縁物と見なされる。比較として、一般
的に用いられている二酸化シリコン（ＳｉＯ2）の誘電
率は、約４．２である。この明細書の目的のために、半
導体絶縁物として用いる低−ｋ材料は、誘電率が約３．
５未満のあらゆる材料とする。
【０００４】具体的な相互接続方式の１つでは、デュア
ル・インレイド構造(dual inlaid structure)を形成す
る。第１相互接続レベルを形成した後、デュアル・イン
レイド開口を有するレベル間誘電体（ＩＬＤ：interlev
el dielectric）層を形成する。従来技術における技法
の１つに、３種類の比較的誘電率が高い硬質マスク膜(h
ardmask film)を用い、低−ｋ誘電体膜を挟持した積層
状とするものがある。デュアル・インレイド構造は、
「ビア最初、トレンチ最後」(via first, trenchlast)
または「トレンチ最初、ビア最後」(trench first, via
last)処理シーケンスを用いて、誘電体膜内にビアおよ
びトレンチを開口することによって形成する。これらの
工程に続いて、相互接続構造をトレンチおよびビア開口
内に形成する。
【０００５】
【発明が解決しようとする課題】従来技術に伴う問題の
１つとして、プラズマ・エンハンス窒化シリコンまたは
シリコン酸窒化化合物を含む化学蒸着した窒化シリコン
材料用いて、低−ｋ誘電体膜を分離する硬質マスク膜を
形成することがあげられる。これらの材料は、誘電率が
比較的高く（即ち、５より大きい）、ＩＬＤ層の総誘電
率が高くなり、更に素子内のライン間容量も大きくな
る。加えて、多数の硬質マスク膜の使用のために、追加
の膜堆積やエッチング・プロセスを、半導体素子を製造
するためのプロセス・フローに組み込まなければならな
いので、製造プロセスが一層複雑化する。
【０００６】
【発明の実施の形態】添付図面に、限定ではなく一例と
して、本発明を示す。図面では、同様の参照番号は、同
様のエレメントを示すものとする。
【０００７】尚、図面のエレメントは、簡略化および明
確化を目的として図示されたのであり、必ずしも同一の
拡縮率で描かれている訳ではないことを、当業者は認め
よう。例えば、図面におけるエレメントの中には、他の
エレメントに対して誇張され、本発明の実施例（群）の
理解を高めるのに役立てようとするものがある。
【０００８】本発明の実施例によれば、半導体素子基板
上に、トレンチ・レベル誘電体膜およびビア・レベル誘
電体膜を形成する。トレンチ・レベル誘電体膜に対して
ビア・レベル誘電体膜に対するよりも高いエッチング選
択性を有する第１エッチング化学薬品を用いて、トレン
チ・レベル誘電体膜をエッチングしビア開口を形成す
る。トレンチ・レベル誘電体膜上にあるフォトレジスト
層内に、トレンチ開口のパターニングを行う。第２エッ
チング化学薬品を用いて、ビア・レベル誘電体膜をエッ
チングし、ビア開口をビア・レベル誘電体膜まで延長す
る。トレンチ・レベル誘電体膜をエッチングし、トレン
チ開口を形成する。
【０００９】図１は、部分的に処理し第１相互接続レベ
ルを規定した、半導体素子の図を示す。この半導体素子
は、半導体素子基板１０，フィールド分離領域１２０，
トランジスタ１１８，導電性プラグ１１２，および誘電
体層１１０を備えている。トランジスタ１１８は、ドー
プ領域１０４，ゲート誘電体層１０６，およびゲート電
極１０８を備えている。この明細書において用いる場
合、半導体素子構造１０は、単結晶半導体ウエハ、絶縁
物上半導体基板，または半導体素子を形成するために用
いられる他のあらゆる基板から成るものとする。
【００１０】一実施例では、ゲート電極１０８は、ポリ
シリコンの層である。あるいは、ゲート電極１０８は、
タングステンまたはモリブデンのような金属層，窒化チ
タンまたは窒化タングステンのような金属窒化物層，あ
るいはその組み合わせとすることも可能である。加え
て、ゲート電極１０８は、タングステン・シリサイド，
チタン・シリサイド，コバルト・シリサイドのような、
金属シリサイドを、ポリシリコン層上に備えるポリサイ
ド層とすることも可能である。
【００１１】ゲート電極１０８の形成に続いて、基板１
０上に第１レベル間誘電体（ＩＬＤ）層１１０を形成
し、これにパターニングを行ってコンタクト開口を形成
する。一実施例では、第１ＩＬＤ層１１０は、プラズマ
堆積酸化物の層であり、テトラエトキシラン（ＴＥＯ
Ｓ）をソース・ガスとして用いて形成する。あるいは、
第１ＩＬＤ層１１０は、窒化シリコンの層，フォスフォ
シリケート・ガラス（ＰＳＧ）の層、ボロフォスフォシ
リケート・ガラス（ＢＰＳＧ）の層、酸窒化シリコン
層，ポリイミド層，低−ｋ誘電体，またはその組み合わ
せとすることも可能である。
【００１２】パターニングに続いて、誘電体層１１０内
にコンタクト開口を形成する。コンタクト開口は、チタ
ン／窒化チタン（Ｔｉ／ＴｉＮ），タンタル／窒化タン
タル（Ｔａ／ＴａＮ）等のような接着／バリア膜１１４
を用いて形成する導電性プラグ１１２，およびタングス
テンのような導電性充填材１１５から成る。堆積した
後、従来のエッチングまたは化学機械式研摩技法を用い
て、導電性充填材１１５の部分および下地の接着／バリ
ア膜１１４を除去し、導電性プラグ１１２を形成する。
あるいは、導電性プラグ１１２は、コンタクト充填材の
ようなドープ・シリコンをバリア膜１１４と共にまたは
バリア膜１１４を用いずに、形成することも可能であ
る。
【００１３】導電性プラグ１１２を形成した後、ＩＬＤ
層１１０および第１導電性プラグ１１２の部分上に、誘
電体膜１１６を形成する。誘電体膜１１６の部分内に、
第２接着／バリア膜１１８，第２導電性膜１２０を形成
し、導電性プラグ１１２の部分と電気的に接続する。一
実施例では、第２接着／バリア膜１１８はＴａ／ＴａＮ
を用いて形成し、導電性膜１２０は、銅，アルミニウム
等を用いて形成する。第２接着／バリア膜１１８および
第２導電性膜１２０の組み合わせにより、第１相互接続
レベル１２を形成する。本プロセスのこの時点までは、
従来の方法を用いて、図１に示すような素子を形成し
た。
【００１４】第１相互接続レベル１２を形成した後、本
発明の一実施例によれば、図２に示すように、上側ＩＬ
Ｄ層２０を形成する。ＩＬＤ層２０は、キャッピング層
２２，下側誘電体膜２４，上側誘電体膜２６および硬質
マスク膜２８から成る。一実施例では、キャッピング層
２２は、約４０ないし６０ナノメートルの範囲の厚さに
堆積したプラズマ・エンハンス窒化物（ＰＥＮ: plasma
enhanced nitride）の層を含む。あるいは、キャッピ
ング層２２は、酸窒化シリコン，窒化硼素等で構成する
ことも可能である。キャッピング層２２の上には、下側
（ビア・レベル）誘電体膜２４がある。本発明の一実施
例によれば、下側誘電体膜２４は、フッ素化テトラエト
キシラン（ＦＴＥＯＳ）をソース・ガスとして用いて形
成する。あるいは、下側誘電体膜２４は、ＴＥＯＳ，シ
ルセスキオクサン(silsesquioxane)材料，多孔質酸化物
材料等を用いて形成する酸化物のような、代わりの無機
材料を用いて形成することも可能である。一実施例で
は、下側誘電体膜２４は、約５００ないし７００ナノメ
ートルの範囲の厚さに形成する。下側誘電体膜２４の上
には、上側（トレンチ・レベル）誘電体膜２６がある。
上側誘電体膜２６は、スピン・オン・コーティング(spi
n-on coating)または化学蒸着（ＣＶＤ）プロセスを用
いて形成することができる。上側誘電体膜２６は、約３
００ないし５００ナノメートルの範囲の厚さに形成す
る。上側誘電体膜２６は、ポリイミド，ビシクロブテ
ン，フルオロカーボン，ポリアリルエーテル系材料，ス
ピン・オン・グラス，エーロゲルまたはキセロゲルのよ
うな多孔質酸化物材料，パリレン，ポリシロクサン材
料，シルセスキオクサン材料，炭素含有酸化シリコン等
のような有機低−ｋ材料を用いて形成することができ
る。加えて、前述の材料の組み合わせを用いても、上側
誘電体膜２６を形成することが可能である。
【００１５】上側誘電体膜２６の上には、硬質マスク膜
２８がある。硬質マスク膜２８は、約４０ないし６０ナ
ノメートルの範囲の厚さに形成する。一実施例では、硬
質マスク膜２８は、プラズマ・エンハンス窒化物（ＰＥ
Ｎ）の層を含み、従来のプラズマ堆積技法を用いて形成
する。あるいは、硬質マスク膜２８は、酸窒化シリコ
ン，窒化硼素等を用いても形成可能である。
【００１６】図３は、ＩＬＤ層２０上のレジスト層３２
にビア開口３４を形成した後の図２の断面図を示す。ビ
ア開口は、ＩＬＤ層２０内にデュアル・インレイド相互
接続構造のビア部分を規定するために用いられる。
【００１７】図４は、図３の基板の図を示す。この時点
では、ＩＬＤ層２０の上側部分に、開口４２が形成され
ている。開口４２は、上側硬質マスク膜２８を貫通し、
上側誘電体膜２６を貫通し、下側誘電体膜２４上または
その一部まで達する。開口を規定するエッチング・プロ
セスの第１工程の間、図３に示すようにパターニングし
た基板を、従来のフッ素系プラズマ・エッチング・プロ
セスを用いてエッチングし、硬質マスク膜２８の露出部
分を除去することができる。硬質膜２８の露出部分を除
去した後、主に酸素を含有するプラズマ化学薬品に、エ
ッチング・プロセスを変更することができる。プラズマ
に晒される上側誘電体膜２６の部分に、異方性エッチン
グを行い、図４に示すような開口４２を形成する。この
エッチングは時限エッチング・プロセスまたは終点設定
エッチング・プロセス(endpointed etch process)を用
いて行うことができ、開口４２の底面において下側誘電
体膜２４の部分が露出されるまで継続する。上側誘電体
膜２６をエッチングする際に用いるエッチング化学薬品
は酸素を含有するので、開口４２を形成するのと同時
に、フォトレジスト層３２も除去される。加えて、下側
誘電体膜２４は無機材料を用いて形成するので、上側誘
電体膜２６と下側誘電体膜２４との間のエッチング選択
性は、このエッチング処理工程の間、最少量の下側誘電
体膜２４のみを除去するようなものとする。
【００１８】図５において、本発明の一実施例によれ
ば、硬質マスク膜２８上に、フォトレジスト層５２を形
成する。フォトレジスト層５２の一部にパターニングを
行い、開口５４を形成する。この開口５４は、図６およ
び図７において更に詳しく説明する、デュアル・インレ
イド相互接続開口のトレンチ部分を規定する際に用いら
れる。
【００１９】図６は、硬質マスク膜２８の一部を除去し
た後の図５の基板の断面図を示す。硬質マスク膜２８の
エッチングには、従来のフッ素系プラズマ・エッチング
・プロセスを用いる。このエッチングは、典型的に、時
限エッチングであり、硬質マスク膜２８の露出部分の厚
さ全体を完全に除去することを目標とする。除去される
硬質マスク膜２８の部分は、後に、デュアル・インレイ
ド相互接続部のトレンチ部分を規定するために用いられ
る。後に下側誘電体膜２４にエッチングされるビア開口
は、上側誘電体膜２６のエッチングされた部分（開口４
２）によって現在規定されているパターンに対応する。
【００２０】図７は、エッチング処理工程を実行し、デ
ュアル・インレイド相互接続開口のビア部分を規定する
下側誘電体膜２４およびキャッピング層２２の部分を除
去した後の図６の基板の断面図を示す。別の実施例で
は、キャッピング層２２を相互接続部１２上に残してお
き、後の処理工程において除去する場合もある。このエ
ッチングを行うには、上側誘電体膜２６に対して良好な
選択性を呈する処理用化学薬品を用いる。これによっ
て、エッチング処理工程の間、ビアの垂直側壁の完全性
(integrity)を保証する。
【００２１】一実施例では、このエッチングには、用い
るエッチング反応器の種類に応じて、約１ないし１０mi
llitorrの範囲の圧力で、約８００ないし１２００ワッ
トの範囲の印加無線周波数（ＲＦ）電力を用いて、フッ
素系反応性イオン・エッチング（ＲＩＥ）プロセス化学
薬品を用いる。他のエッチング処理パラメータは従来通
りである。フッ素対炭素比は、下側誘電体膜２４と上側
誘電体膜２６との間に約６：１以上のエッチング選択性
が得られるように選択する。これによって、下側誘電体
膜２４内に、ビア・パターン４２を再現することが可能
となる。
【００２２】図８では、硬質マスク膜２８およびフォト
レジスト層５２によって規定されている上側誘電体膜２
６の部分が除去され、デュアル・インレイド相互接続開
口８０のトレンチ部分が形成されている。図７に示した
デュアル・インレイド相互接続開口のビア・エッチング
部分の完了後、処理用化学薬品を酸素含有プラズマに変
更する。一実施例では、用いるエッチング反応器の種類
に応じて、約１ないし１０millitorrの範囲の圧力、お
よび約１００ないし３００ワットの範囲の印加（ＲＦ）
電力でこのエッチング・プロセスを実行する。他のエッ
チング処理パラメータは従来通りである。フッ素含有ガ
スおよび炭素含有ガスを追加して、輪郭制御および膜選
択性を向上させることも可能である。上側誘電体膜２６
内にトレンチ開口を再現するには、上側誘電体膜２６と
硬質マスク膜２８との間に約５０：１以上のエッチング
選択性を有するエッチング処理用化学薬品が適当であ
る。
【００２３】エッチング処理工程の間、酸素の存在によ
り、上側誘電体膜２６をエッチングしている間にフォト
レジスト層５２が除去される。下側誘電体膜２４に対す
るエッチング選択性は、下側誘電体膜２４は実質的にエ
ッチングされず、ビアの側壁輪郭が比較的変化しないよ
うなものとする。したがって、この処理工程の間、ビア
の側壁の輪郭は維持される。この時点において、本発明
の実施例によれば、ほぼ完成されたデュアル・インレイ
ド開口８０が形成されている。
【００２４】図９において、デュアル・インレイド開口
８０内およびＩＬＤ層２０上に、接着／バリア層９２を
形成する。一実施例では、接着／バリア層９２は、窒化
タンタルの層である。あるいは、接着／バリア層９２
は、窒化チタンの層，窒化タングステンの層，窒化タン
タル・シリコンの層，タンタルの層，チタン・タングス
テン層等とすることも可能である。接着／バリア層９２
は、従来のスパッタリングまたは化学蒸着（ＣＶＤ）技
法を用いて堆積することができる。従来の堆積技法を用
いて、接着／バリア層９２上に、導電性シード層９１を
形成する。次に、導電性シード層９４の上に、導電性膜
９６を形成する。導電性膜９６は、デュアル・インレイ
ド開口８０を完全に満たすのに十分な厚さを有する。一
実施例では、導電性膜９６は、従来の電気めっきプロセ
スを用いて堆積した銅の層である。あるいは、導電性膜
９６は、無電解めっき，化学蒸着（ＣＶＤ），または物
理蒸着（ＰＶＤ）を含む他の技法を用い、更にアルミニ
ウム，銀，タングステン等を含む他の材料を用いても形
成可能である。
【００２５】続いて、導電性膜９６，導電性シード層９
１，および接着／バリア層９２の部分を除去し、デュア
ル・インレイド開口内に導電性相互接続部９０を形成す
る。この場合、導電性相互接続部９０は、導電性膜９
６，導電性シード層９１，および接着／バリア層９２の
残りの部分から成る。導電性相互接続部９０は、化学機
械式研摩プロセスを用いても形成可能である。あるい
は、導電性相互接続部９０は、イオン・ビーム・ミリン
グ，反応性イオン・ビーム・エッチング，プラズマ・エ
ッチングのような従来のエッチング技法，またはエッチ
ング技法および研磨技法の組み合わせを用いても形成可
能である。
【００２６】次に、導電性相互接続部９６の上に、キャ
ッピング層９８を形成する。一実施例では、キャッピン
グ層９８は、プラズマ堆積窒化シリコンの層である。あ
るいは、キャッピング層９８は、プラズマ堆積酸窒化シ
リコンの層，窒化硼素の層等とすることも可能である。
キャッピング層９８は、導電性相互接続部９０内の金属
原子が、後に導電性相互接続部９０上に堆積される誘電
体層内に拡散する可能性を低下させるために用いられ
る。次に、キャッピング層９８上にパシベーション層９
９を形成する。この時点において、ほぼ完成した素子９
０１が形成されている。他の電気接続も行われるが、図
９には示さない。また、必要に応じて、更に複雑な素子
を形成する場合、他のＩＬＤ層や相互接続レベルも用い
ることができる。
【００２７】本発明の実施例は、必要に応じて、これま
でに論じた概念を適正に適用し、本発明の変形に対処す
るために変更することができる。例えば、図４に示した
ように硬質マスク膜２８および上側誘電体膜２６内にビ
ア・パターンを規定した後、図５に示すようなトレンチ
開口を規定するためのフォトレジストのパターニングの
間に問題に遭遇した場合、基板の再処理を容易にするた
めに別の処理方式を組み込むことも可能である。
【００２８】別の実施例では、開口４２を形成した後、
図１０に示すように、硬質マスク層上および開口４２内
に、薄いシリコン含有無機層１０１を形成する。この薄
い無機層１０１は、図５に示したフォトレジスト層５２
を除去する際に溶剤，酸，または酸素含有プラズマ化学
薬品を用いる必要があり、上側誘電体膜２６の露出部分
も除去してしまう虞れがある場合に、上側誘電体膜２６
を保護する役割を果たす。一実施例では、シリコン含有
無機層１０１は、プラズマ堆積窒化シリコンの層であ
る。あるいは、層１０１は、プラズマ堆積酸窒化シリコ
ンの層，窒化硼素の層，二酸化シリコンの層等とするこ
とも可能である。層１０１は、約４０ないし６０ナノメ
ートルの範囲で十分薄く形成し、開口の厳格な寸法に重
大な影響を与えないようにする。デュアル・インレイド
開口９０を形成するための後続の処理工程は、図５ない
し図８において既に説明した工程と本質的に同一であ
る。
【００２９】本発明の実施例は多くの利点を含む。第１
に、本発明の実施例は、下側誘電体膜２４と上側誘電体
膜２６との間に高誘電率のエッチ・ストップ膜を用いる
必要性を減少させる。エッチ・ストップ膜が不要となる
ので、ＰＥＮまたは酸窒化シリコンのエッチ・ストップ
層のような、中間エッチ・ストップを用いるＩＬＤ層に
比較して、ＩＬＤ層２０全体の誘電率も対応して小さく
なる。加えて、このプロセスは、現在行われている従来
からの製造方法から大きく逸脱することなく、プロセス
・フロー内に容易に統合することが可能である。更に、
このプロセスは、周縁処理工程(marginal processing s
tep)を開発する必要なく、また現在では利用できない異
物(exotic material)を形成することもなく、使用可能
である。
【００３０】前述の明細書では、具体的な実施例を参照
しながら本発明の説明を行った。しかしながら、特許請
求の範囲に明記する本発明の技術から逸脱することな
く、種々の修正や変更が可能であることを当業者は認め
よう。したがって、本明細書および図面は、限定的な意
味ではなく、例示的な意味で解釈すべきであり、かかる
修正は全て、本発明の範囲に含まれることを意図するも
のである。また、請求項において、ミーンズ・プラス・
ファンクション(means-plus-function)項目がある場合
は、いずれも、ここに明記した機能を行う構造を含むも
のとする。また、ミーンズ・プラス・ファンクション項
目は、明記した機能を行う構造的同等物および同等の構
造も含むものとする。
【図面の簡単な説明】
【図１】第１相互接続層を形成した後の半導体素子基板
の一部の断面図。
【図２】本発明の一実施例にしたがって第１相互接続層
上にレベル間誘電体（ＩＬＤ）層を形成した後の図１の
基板の断面図。
【図３】ＩＬＤ層上のレジスト層にビア開口を形成した
後の図２の断面図。
【図４】硬質マスク膜および上側誘電体膜を貫通するビ
ア開口を規定した、図３の基板の断面図。
【図５】ＩＬＤ層上のレジスト層にトレンチ開口を形成
した後の図４の基板の断面図。
【図６】硬質マスク膜の一部を除去した後の図５の基板
の断面図。
【図７】本発明の一実施例にしたがって低誘電率膜にビ
ア開口を形成した後の図６の基板の断面図。
【図８】本発明の一実施例にしたがってデュアル・イン
レイド開口を形成した後の図７の基板の断面図。
【図９】ほぼ完成した素子を形成した後の図８の基板の
断面図。
【図１０】本発明の一実施例にしたがって基板の上に無
機保護層を形成した後の図５の基板の断面図。
【符号の説明】
１０ 半導体素子基板 １２ 第１相互接続レベル ２０ 上側ＩＬＤ層 ２２ キャッピング層 ２４ 下側誘電体膜 ２６ 上側誘電体膜 ２８ 硬質マスク膜 ３２ フォトレジスト層 ４２ 開口 ５２ フォトレジスト層 ５４ 開口 ８０ デュアル・インレイド相互接続開口 ９０ 導電性相互接続部 ９１ 導電性シード層 ９２ 接着／バリア層 ９４ 導電性シード層 ９６ 導電性膜 ９８ キャッピング層 ９９ パシベーション層 １０１ シリコン含有無機層 １０４ ドープ領域 １０６ ゲート誘電体層 １０８ ゲート電極 １１０ 誘電体層 １１２ 導電性プラグ １１４ 接着／バリア膜 １１５ 導電性充填材 １１６ 誘電体膜 １１８ トランジスタ １１８ 第２接着／バリア膜 １２０ 第２導電性膜 １２０ フィールド分離領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 テリー・グラント・スパークス アメリカ合衆国テキサス州オースチン、 メンドチノ・8808 (72)発明者 ニゲル・グレーム・ケイブ アメリカ合衆国テキサス州オースチン、 マッグデレナ・ドライブ5315 (56)参考文献 特開 平９−232280（ＪＰ，Ａ) 特開 平９−106986（ＪＰ，Ａ) 特開 平９−64176（ＪＰ，Ａ) 特開 昭61−23322（ＪＰ，Ａ) 特開 平２−90616（ＪＰ，Ａ) 特開 平９−8131（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/306 - 21/308

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体素子の形成方法であって： 半導体素子基板（１０）上に、ビア・レベル誘電体膜
    （２４）を形成する段階； 前記ビア・レベル誘電体膜（２４）上にトレンチ・レベ
    ル誘電体膜（２６）を形成する段階； 第１エッチング化学薬品を用いて、前記トレンチ・レベ
    ル誘電体膜（２６）内にビア開口（４２）をエッチング
    する段階であって、前記第１エッチング化学薬品が、前
    記トレンチ・レベル誘電体膜（２６）に対して、前記ビ
    ア・レベル誘電体膜（２４）に対するよりも高いエッチ
    ング選択性を有する、段階； 前記トレンチ・レベル誘電体膜（２６）上にフォトレジ
    スト層（５２）を形成する段階であって、前記トレンチ
    ・レベル誘電体膜（２６）内の前記ビア開口（４２）を
    露出させるフォトレジスト開口（５４）を有する前記フ
    ォトレジスト層（５２）を形成する段階； 第２エッチング化学薬品を用いて、前記ビア・レベル誘
    電体膜（２４）をエッチングし、前記ビア開口（４２）
    を前記ビア・レベル誘電体膜（２４）まで延長する段
    階；および前記フォトレジスト開口（５４）を通じて、
    前記トレンチ・レベル誘電体膜（２６）の部分をエッチ
    ングし、相互接続開口（８０）を形成する段階； から成ることを特徴とする方法。
  2. 【請求項２】半導体素子の形成方法であって、 半導体素子基板（１０）上に、ビア・レベル誘電体膜
    （２４）を形成する段階； 前記ビア・レベル誘電体膜（２４）上にトレンチ・レベ
    ル誘電体膜（２６）を形成する段階； 第１エッチング化学薬品を用いて、前記トレンチ・レベ
    ル誘電体膜（２６）内にビア開口（４２）をエッチング
    する段階であって、前記第１エッチング化学薬品が、前
    記トレンチ・レベル誘電体膜（２６）に対して、前記ビ
    ア・レベル誘電体膜（２４）に対するよりも高いエッチ
    ング選択性を有する、段階； 前記ビア開口（４２）内、および前記トレンチ・レベル
    誘電体膜（２６）上に、無機保護層（１０１）を堆積す
    る段階；前記無機保護層（１０１）上に、フォトレジス
    ト層（５２）を形成する段階であって、前記トレンチ・
    レベル誘電体膜（２６）内の前記ビア開口（４２）を露
    出するフォトレジスト開口（５４）を有する前記フォト
    レジスト層（５２）を形成する段階； 第２エッチング化学薬品を用いて、前記無機保護層（１
    ０１）および前記ビア・レベル誘電体膜（２４）の部分
    をエッチングし、前記ビア開口（４２）を前記ビア・レ
    ベル誘電体膜（２４）まで延長する段階；および前記フ
    ォトレジスト開口（５４）を通じて、前記トレンチ・レ
    ベル誘電体膜（２６）の部分をエッチングし、トレンチ
    開口を形成する段階； から成ることを特徴とする方法。
  3. 【請求項３】半導体素子の形成方法であって、 半導体素子基板（１０）上に、無機ビア・レベル誘電体
    膜（２４）を形成する段階； 前記無機ビア・レベル誘電体膜（２４）上に、有機トレ
    ンチ・レベル誘電体膜（２６）を形成する段階であっ
    て、約３．５以下の誘電率を有する低誘電率材料を含む
    前記有機トレンチ・レベル誘電体膜（２６）を形成する
    段階； 第１エッチング化学薬品を用いて、前記有機トレンチ・
    レベル誘電体膜（２６）内にビア開口（４２）をエッチ
    ングする段階であって、前記第１エッチング化学薬品
    が、前記有機トレンチ・レベル誘電体膜（２６）に対し
    て、前記無機ビア・レベル誘電体膜（２４）に対するよ
    りも高いエッチング選択性を有する、段階； 前記有機トレンチ・レベル誘電体膜（２６）上にフォト
    レジスト層（５２）を形成する段階であって、前記トレ
    ンチ・レベル誘電体膜（２６）内の前記ビア開口（４
    ２）を露出するフォトレジスト開口（５４）を有する前
    記フォトレジスト層（５２）を形成する段階； 第２エッチング化学薬品を用いて、前記無機ビア・レベ
    ル誘電体膜（２４）をエッチングし、前記ビア開口（４
    ２）を前記無機ビア・レベル誘電体膜（２４）まで延長
    する段階；および前記フォトレジスト開口（５４）を通
    じて、前記有機トレンチ・レベル誘電体膜（２６）の部
    分をエッチングし、トレンチ開口を形成する段階； から成ることを特徴とする方法。
  4. 【請求項４】半導体素子の形成方法であって、 半導体素子基板（１０）上にビア・レベル誘電体膜（２
    ４）を形成する段階であって、ＴＥＯＳガスをフッ素含
    有ガスと反応させることによって形成される、フッ素化
    二酸化シリコンを含む前記ビア・レベル誘電体膜（２
    ４）を形成する段階； 前記ビア・レベル誘電体膜（２４）上に、トレンチ・レ
    ベル誘電体膜（２６）を形成する段階であって、有機低
    誘電率材料を含む前記トレンチ・レベル誘電体膜を形成
    する段階； 第１エッチング化学薬品を用いて、前記トレンチ・レベ
    ル誘電体膜（２６）内にビア開口（４２）をエッチング
    する段階であって、前記第１エッチング化学薬品が、前
    記トレンチ・レベル誘電体膜（２６）に対して、前記ビ
    ア・レベル誘電体膜（２４）に対するよりも高いエッチ
    ング選択性を有する、段階； 前記トレンチ・レベル誘電体膜（２６）上にフォトレジ
    スト層（５２）を形成する段階であって、前記トレンチ
    ・レベル誘電体膜（２６）内のビア開口（４２）を露出
    させるフォトレジスト開口（５４）を有する前記フォト
    レジスト層（５２）を形成する段階； 第２エッチング化学薬品を用いて、前記ビア・レベル誘
    電体膜（２４）をエッチングし、前記ビア開口（４２）
    を前記ビア・レベル誘電体膜（２４）まで延長する段
    階； 前記フォトレジスト開口（５４）を通じて、前記トレン
    チ・レベル誘電体膜（２６）の部分をエッチングし、ト
    レンチ開口を形成する段階； から成ることを特徴とする方法。
  5. 【請求項５】半導体素子の形成方法であって、 半導体素子基板（１０）上にビア・レベル誘電体膜（２
    ４）を形成する段階であって、シリコンの酸化物から成
    る前記ビア・レベル誘電体膜（２４）を形成する段階； 前記ビア・レベル誘電体膜（２４）上にトレンチ・レベ
    ル誘電体膜（２６）を形成する段階であって、３．５以
    下の誘電率を有する低誘電率材料を含む前記トレンチ・
    レベル誘電体膜（２６）を形成する段階； 酸素含有エッチング化学薬品を用いて、前記トレンチ・
    レベル誘電体膜（２６）内にビア開口（４２）をエッチ
    ングする段階であって、前記酸素含有エッチング化学薬
    品が、前記トレンチ・レベル誘電体膜（２６）に対し
    て、前記ビア・レベル誘電体膜（２４）に対するよりも
    高い選択性を有する、段階； 前記トレンチ・レベル誘電体膜（２６）上に、フォトレ
    ジスト層（３２）を与える段階であって、前記トレンチ
    ・レベル誘電体膜（２６）内の前記ビア開口（４２）上
    にフォトレジスト開口（３４）を有する前記フォトレジ
    スト層（３２）を与える段階； フッ素含有エッチング化学薬品を用いて、前記ビア・レ
    ベル誘電体膜（２４）をエッチングし、前記ビア開口
    （４２）を前記ビア・レベル誘電体膜（２４）まで延長
    する段階； 前記フォトレジスト開口（３４）を通じて、前記トレン
    チ・レベル誘電体膜（２６）にエッチングを行い、トレ
    ンチ開口を形成する段階； 導電性材料（９６）で前記トレンチ開口および前記ビア
    開口を充填する段階；および導電性相互接続を形成する
    段階； から成ることを特徴とする方法。
JP17621899A 1998-06-25 1999-06-23 半導体素子の形成方法 Expired - Fee Related JP3196203B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US104849 1998-06-25
US09/104,849 US6127258A (en) 1998-06-25 1998-06-25 Method for forming a semiconductor device

Publications (2)

Publication Number Publication Date
JP2000049137A JP2000049137A (ja) 2000-02-18
JP3196203B2 true JP3196203B2 (ja) 2001-08-06

Family

ID=22302719

Family Applications (1)

Application Number Title Priority Date Filing Date
JP17621899A Expired - Fee Related JP3196203B2 (ja) 1998-06-25 1999-06-23 半導体素子の形成方法

Country Status (5)

Country Link
US (2) US6127258A (ja)
JP (1) JP3196203B2 (ja)
CN (1) CN1145209C (ja)
SG (1) SG93833A1 (ja)
TW (1) TW461036B (ja)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000111952A (ja) * 1998-10-07 2000-04-21 Sony Corp 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法
JP2000133710A (ja) * 1998-10-26 2000-05-12 Tokyo Electron Ltd 半導体装置及びその製造方法
JP3888794B2 (ja) * 1999-01-27 2007-03-07 松下電器産業株式会社 多孔質膜の形成方法、配線構造体及びその形成方法
US6437424B1 (en) * 1999-03-09 2002-08-20 Sanyo Electric Co., Ltd. Non-volatile semiconductor memory device with barrier and insulating films
JP2000349152A (ja) * 1999-03-29 2000-12-15 Sony Corp 半導体装置の製造方法
JP2001044191A (ja) * 1999-07-27 2001-02-16 Sony Corp 積層絶縁膜とその製造方法および半導体装置とその製造方法
US6225226B1 (en) * 1999-12-13 2001-05-01 Taiwan Semiconductor Manufacturing Company Method for processing and integrating copper interconnects
JP3604007B2 (ja) * 2000-03-29 2004-12-22 富士通株式会社 低誘電率被膜形成材料、及びそれを用いた被膜と半導体装置の製造方法
US20040065957A1 (en) * 2000-04-28 2004-04-08 Kaoru Maekawa Semiconductor device having a low dielectric film and fabrication process thereof
WO2002003457A2 (en) * 2000-06-30 2002-01-10 Infineon Technologies Ag Via first dual damascene process for copper metallization
US6576550B1 (en) 2000-06-30 2003-06-10 Infineon, Ag ‘Via first’ dual damascene process for copper metallization
US6441490B1 (en) * 2000-12-18 2002-08-27 Advanced Micro Devices, Inc. Low dielectric constant stop layer for integrated circuit interconnects
US6696358B2 (en) * 2001-01-23 2004-02-24 Honeywell International Inc. Viscous protective overlayers for planarization of integrated circuits
US6465340B1 (en) * 2001-02-06 2002-10-15 Advanced Micro Devices, Inc. Via filled dual damascene structure with middle stop layer and method for making the same
US6663787B1 (en) * 2001-02-06 2003-12-16 Advanced Micro Devices, Inc. Use of ta/tan for preventing copper contamination of low-k dielectric layers
US6365505B1 (en) * 2001-02-21 2002-04-02 Advanced Micro Devices, Inc. Method of making a slot via filled dual damascene structure with middle stop layer
US6391766B1 (en) * 2001-02-21 2002-05-21 Advanced Micro Devices, Inc. Method of making a slot via filled dual damascene structure with middle stop layer
US6566242B1 (en) * 2001-03-23 2003-05-20 International Business Machines Corporation Dual damascene copper interconnect to a damascene tungsten wiring level
JP2002289617A (ja) * 2001-03-28 2002-10-04 Mitsubishi Heavy Ind Ltd 集積回路構造
US20040124438A1 (en) * 2001-05-01 2004-07-01 Shyama Mukherjee Planarizers for spin etch planarization of electronic components and methods of use thereof
JP5023413B2 (ja) * 2001-05-11 2012-09-12 ソニー株式会社 半導体装置およびその製造方法
JP2002343859A (ja) 2001-05-15 2002-11-29 Mitsubishi Electric Corp 配線間の接続構造及びその製造方法
US6541860B1 (en) * 2001-06-05 2003-04-01 Advanced Micro Devices, Inc. Barrier-to-seed layer alloying in integrated circuit interconnects
US6992391B2 (en) * 2001-09-28 2006-01-31 Intel Corporation Dual-damascene interconnects without an etch stop layer by alternating ILDs
US6605874B2 (en) * 2001-12-19 2003-08-12 Intel Corporation Method of making semiconductor device using an interconnect
JP2003218084A (ja) * 2002-01-24 2003-07-31 Nec Electronics Corp 除去液、半導体基板の洗浄方法および半導体装置の製造方法
US7977390B2 (en) * 2002-10-11 2011-07-12 Lam Research Corporation Method for plasma etching performance enhancement
CN1723549B (zh) * 2002-10-11 2012-01-18 兰姆研究有限公司 增强等离子体蚀刻性能的方法
US7119006B2 (en) * 2002-11-26 2006-10-10 Texas Instruments Incorporated Via formation for damascene metal conductors in an integrated circuit
US7129162B2 (en) * 2002-12-30 2006-10-31 Texas Instruments Incorporated Dual cap layer in damascene interconnection processes
US6958540B2 (en) 2003-06-23 2005-10-25 International Business Machines Corporation Dual damascene interconnect structures having different materials for line and via conductors
TWI285938B (en) * 2003-08-28 2007-08-21 Fujitsu Ltd Semiconductor device
US7259463B2 (en) * 2004-12-03 2007-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Damascene interconnect structure with cap layer
US7960838B2 (en) * 2005-11-18 2011-06-14 United Microelectronics Corp. Interconnect structure
US7910489B2 (en) * 2006-02-17 2011-03-22 Lam Research Corporation Infinitely selective photoresist mask etch
DE102006025405B4 (de) * 2006-05-31 2018-03-29 Globalfoundries Inc. Verfahren zur Herstellung einer Metallisierungsschicht eines Halbleiterbauelements mit unterschiedlich dicken Metallleitungen
DE102007004867B4 (de) * 2007-01-31 2009-07-30 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Erhöhen der Zuverlässigkeit von kupferbasierten Metallisierungsstrukturen in einem Mikrostrukturbauelement durch Anwenden von Aluminiumnitrid
US7902004B2 (en) * 2008-10-14 2011-03-08 Dpix Llc ESD induced artifact reduction design for a thin film transistor image sensor array
CN102903628B (zh) * 2011-07-25 2015-04-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制作方法
US9209071B2 (en) * 2014-03-28 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with anti-etch structure in via and method for manufacturing the same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5269880A (en) * 1992-04-03 1993-12-14 Northern Telecom Limited Tapering sidewalls of via holes
JP2934353B2 (ja) * 1992-06-24 1999-08-16 三菱電機株式会社 半導体装置およびその製造方法
US5635423A (en) * 1994-10-11 1997-06-03 Advanced Micro Devices, Inc. Simplified dual damascene process for multi-level metallization and interconnection structure
US5741626A (en) * 1996-04-15 1998-04-21 Motorola, Inc. Method for forming a dielectric tantalum nitride layer as an anti-reflective coating (ARC)
US5783485A (en) * 1996-07-19 1998-07-21 Motorola, Inc. Process for fabricating a metallized interconnect
US5939334A (en) * 1997-05-22 1999-08-17 Sharp Laboratories Of America, Inc. System and method of selectively cleaning copper substrate surfaces, in-situ, to remove copper oxides
US5960270A (en) * 1997-08-11 1999-09-28 Motorola, Inc. Method for forming an MOS transistor having a metallic gate electrode that is formed after the formation of self-aligned source and drain regions
US6030904A (en) * 1997-08-21 2000-02-29 International Business Machines Corporation Stabilization of low-k carbon-based dielectrics
US5920790A (en) * 1997-08-29 1999-07-06 Motorola, Inc. Method of forming a semiconductor device having dual inlaid structure
US5882996A (en) * 1997-10-14 1999-03-16 Industrial Technology Research Institute Method of self-aligned dual damascene patterning using developer soluble arc interstitial layer
US5877076A (en) * 1997-10-14 1999-03-02 Industrial Technology Research Institute Opposed two-layered photoresist process for dual damascene patterning
US5877075A (en) * 1997-10-14 1999-03-02 Industrial Technology Research Institute Dual damascene process using single photoresist process
US6001730A (en) * 1997-10-20 1999-12-14 Motorola, Inc. Chemical mechanical polishing (CMP) slurry for polishing copper interconnects which use tantalum-based barrier layers
US5897375A (en) * 1997-10-20 1999-04-27 Motorola, Inc. Chemical mechanical polishing (CMP) slurry for copper and method of use in integrated circuit manufacture
TW410455B (en) * 1998-02-16 2000-11-01 United Microelectronics Corp Forming method for dual damascene structure
US5939788A (en) * 1998-03-11 1999-08-17 Micron Technology, Inc. Copper diffusion barrier, aluminum wetting layer and improved methods for filling openings in silicon substrates with cooper
US6016000A (en) * 1998-04-22 2000-01-18 Cvc, Inc. Ultra high-speed chip semiconductor integrated circuit interconnect structure and fabrication method using free-space dielectrics

Also Published As

Publication number Publication date
SG93833A1 (en) 2003-01-21
US6127258A (en) 2000-10-03
CN1145209C (zh) 2004-04-07
CN1241812A (zh) 2000-01-19
TW461036B (en) 2001-10-21
JP2000049137A (ja) 2000-02-18
US6372665B1 (en) 2002-04-16

Similar Documents

Publication Publication Date Title
JP3196203B2 (ja) 半導体素子の形成方法
US8138082B2 (en) Method for forming metal interconnects in a dielectric material
JP5730471B2 (ja) パターン形成キャップを用いるエアギャップ形成と一体化
US7365009B2 (en) Structure of metal interconnect and fabrication method thereof
US5880018A (en) Method for manufacturing a low dielectric constant inter-level integrated circuit structure
KR100413908B1 (ko) 반도체 물질 상의 유전체층 보호 방법, 상호 접속 구조체 형성 방법 및 이중 대머신 상호 접속 구조체 형성 방법
US8298935B2 (en) Dual damascene process
US7955968B2 (en) Pseudo hybrid structure for low K interconnect integration
US10361115B2 (en) Reducing contact resistance in vias for copper interconnects
US9613880B2 (en) Semiconductor structure and fabrication method thereof
US7790601B1 (en) Forming interconnects with air gaps
US8415799B2 (en) Dual damascene interconnect in hybrid dielectric
US20070232048A1 (en) Damascene interconnection having a SiCOH low k layer
US6232237B1 (en) Method for fabricating semiconductor device
US6495448B1 (en) Dual damascene process
US6191031B1 (en) Process for producing multi-layer wiring structure
US6030896A (en) Self-aligned copper interconnect architecture with enhanced copper diffusion barrier
US7282441B2 (en) De-fluorination after via etch to preserve passivation
US10177091B2 (en) Interconnect structure and method of forming
US6638849B2 (en) Method for manufacturing semiconductor devices having copper interconnect and low-K dielectric layer
US20120199980A1 (en) Integrated circuits having interconnect structures and methods for fabricating integrated circuits having interconnect structures
US6403471B1 (en) Method of forming a dual damascene structure including smoothing the top part of a via
US20230178379A1 (en) Film deposition for patterning process
US6818555B2 (en) Method for metal etchback with self aligned etching mask
KR19980029383A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080608

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090608

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090608

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100608

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110608

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120608

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120608

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130608

Year of fee payment: 12

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees