KR19980029383A - 반도체 소자의 제조 방법 - Google Patents
반도체 소자의 제조 방법 Download PDFInfo
- Publication number
- KR19980029383A KR19980029383A KR1019960048638A KR19960048638A KR19980029383A KR 19980029383 A KR19980029383 A KR 19980029383A KR 1019960048638 A KR1019960048638 A KR 1019960048638A KR 19960048638 A KR19960048638 A KR 19960048638A KR 19980029383 A KR19980029383 A KR 19980029383A
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- depositing
- forming
- polishing rate
- dielectric constant
- Prior art date
Links
Abstract
본 발명은 반도체 소자의 제조 방법에 대해 기재되어 있다.
이는 반도체 기판 상에 도전 물질을 증착한 후 패터닝하여 패턴을 형성하는 단계; 상기 공정 결과 형성된 구조를 따라 제 1 절연막을 형성하는 단계; 상기 제 1 절연막이 형성된 반도체 기판 전면에 필링(filling)특성이 우수하고 저유전율을 갖는 물질을 증착하여 제 2 절연막을 형성하는 단계; 상기 제 2 절연막 상에 연마율(polishing rate)이 크고 저 유전율을 갖는 물질을 증착하여 제 3 절연막을 형성하는 단계; 상기 제 3 절연막 상에 상기 제 3 절연막의 연마율(polishing rate)보다 낮은 연마율은 가지는 물질을 증착하여 물질층을 형성하는 단계; 및 화학기계적 연마(CMP; Chemical Mechanical Polish)를 실시하여 상기 물질층 및 소정 두께의 상기 제 3 절연막을 제거하는 단계로 이루어진다.
즉, 저유전율을 가진 절연막을 평탄화할 때 연마율이 다른 물질을 이용함으로써 기생 용량(parastic capacitance)을 최소화할 수 있고, 디슁(Dishing)현상이 나타나지 않아 보다 글로벌(Global)하게 평탄화할 수 있다는 잇점이 있다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 기생 용량(parastic capacitance)을 최소화하기 위해 저 유전율을 가진 물질로 절연막을 형성한 후 이를 평탄화기 위한 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 포토 마진(Photo Margin)을 확보하고 배선 길이를 최소화하기 위해 하부막의 평탄화 기술이 요구된다.
하부막을 평탄화하기 위한 방법으로는 BPSG 리플로우(BoroPhosphorus Silicate Glass Reflow), 스핀 온 글래스(SOG;Spin On Glass), 에치백(Etch Back), 화학 기계적 연마(CMP) 등이 있다.
상기 화학 기계적 연마(CMP) 방법은 상기 리플로우나 에치 백 방법으로는 달성할 수 없는 넓은 영역 및 저온 공정이 가능한 잇점이 있는 반면 디슁(Dishing)현상이 나타나는 문제점이 있다.
보다 글로벌한 평탄화를 이루기 위해 더미(Dummy) 패턴을 삽입하거나 트랜치에 절연 물질을 채운 후 사진 식각 공정을 이용하여 활성영역의 절연 물질을 식각하는 방법이 고려되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 저 유전율을 가진 절연막을 보다 글로벌(Global)하게 평탄화화기 위한 반도체 소자의 제조 방법을 제공하는데 있다.
도 1a 내지 도 1d는 본 발명에 의한 반도체 소자의 제조 방법을 설명하기 위해 도시한 단면도들이다.
상기 과제를 이루기 위하여 본 발명은, 반도체 기판 상에 도전 물질을 증착한 후 패터닝하여 패턴을 형성하는 단계; 상기 공정 결과 형성된 구조를 따라 제 1 절연막을 형성하는 단계; 상기 제 1 절연막이 형성된 반도체 기판 전면에 필링(filling)특성이 우수하고 저유전율을 갖는 물질을 증착하여 제 2 절연막을 형성하는 단계; 상기 제 2 절연막 상에 연마율(polishing rate)이 크고 저 유전율을 갖는 물질을 증착하여 제 3 절연막을 형성하는 단계; 상기 제 3 절연막 상에 상기 제 3 절연막의 연마율(polishing rate)보다 낮은 연마율은 가지는 물질을 증착하여 물질층을 형성하는 단계; 및 화학기계적 연마(CMP; Chemical Mechanical Polish)를 실시하여 상기 물질층 및 소정 두께의 상기 제 3 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
상기 제 1 절연막은 SiOF, TEOS, SiH4, HTO, SiN 등 중에서 어느 하나를 사용하여 형성하고 상기 TEOS와 SiH4는 플라즈마 화학 기상 증착(Plasma Chemical Vapor Deposition) 방법을 실시하는 것이 바람직하다.
상기 제 2 절연막은 HSQ(Hydrogen Silisequsane), polymer, SOG(Spin On Glass) 중에서 어느 하나를 사용하여 형성하고, 상기 제 3 절연막은 SiOF, HSQ, Polymer, BN 화합물 중에서 어느 하나를 사용하여 형성하는 것이 바람직하다.
또한 상기 물질층은 BN, CN, SiN, W, Ti, TiN, 다결정 실리콘 중에서 어느 하나를 사용하여 형성하는 것리 바람직하다.
따라서, 본 발명에 의한 반도체 소자의 제조 방법은 저유전율을 가진 절연막을 평탄화할 때 연마율이 다른 물질을 이용함으로써 기생 용량(parastic capacitance)을 최소화할 수 있고, 디슁(Dishing)현상이 나타나지 않아 보다 글로벌(Global)하게 평탄화할 수 있다는 잇점이 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 1a 내지 도 1d는 본 발명에 의한 반도체 소자의 제조 방법을 설명하기 위해 도시한 단면도들이다.
도면 참조 번호 1은 층간 절연층을, 3은 패턴을, 5는 제 1 절연막을, 7은 제 2 절연막을, 9·9a는 제 3 절연막을, 11·11a는 물질층을 각각 나타낸다.
도 1a를 참조하면, 반도체 기판(도시하지 않음) 상에 절연물질을 증착하여 층간 절연층(1)을 형성하는 공정, 상기 층간 절연층(1) 상에 도전 물질을 증착한 후 패터닝하여 패턴(3)을 형성하는 공정, 상기 패턴(3)이 형성된 층간 절연층(1) 상에 제 1 절연막(5)을 형성하는 공정을 차례로 진행한다.
상기 제 1 절연막(5)은 SiOF를 사용하여 형성하는데, 이는 이후 후속되는 제 2 절연막 형성시 상기 패턴(3)이 열화되는 것을 방지하기 위한 캡핑층(capping layer)으로, 이러한 결과가 예상되지 않을 경우 상기 제 1 절연막(5)은 형성하지 않을 수 있다.
상기 제 1 절연막(5)은 SiOF 이외에 TEOS, SiH4, HTO 또는 SiN 등을 증착하여 형성할 수 있고 상기 TEOS와 SiH4는 플라즈마 화학 기상 증착(Plasma Chemical Vapor Deposition) 방법을 이용한다.
도 1b를 참조하면, 상기 제 1 절연막(5)이 형성된 반도체 기판 전면에 필링(filling)특성이 우수하고 저유전율을 갖는 물질을 증착하여 제 2 절연막(7)을 형성하는 공정, 상기 제 2 절연막(7) 상에 연마율(polishing rate)이 크고 저 유전율을 갖는 물질을 증착하여 제 3 절연막(9)을 형성하는 공정, 상기 제 3 절연막(9) 상에 연마율이 낮은 물질을 증착하여 물질층(11)을 형성하는 공정을 차례로 진행한다.
그 결과 상기 패턴(3)으로 인해 상기 물질층(11)/제 3 절연막(9)/제 2 절연막(7)은 상기 패턴(3) 상부와 그 이외의 부분에서 단차를 발생시킨다.
상기 제 2 절연막(7)은 HSQ(Hydrogen Silisequsane)를, 상기 제 3 절연막(9)은 SiOF를, 상기 물질층(11)은 BN을 사용하여 형성한다.
이외에 상기 제 2 절연막(7)은 polymer 또는 SOG(Spin On Glass)를, 상기 제 3 절연막(9)은 HSQ, Polymer 또는 BN 화합물을, 상기 물질층(11)은 CN, SiN, W, Ti, TiN 또는 다결정 실리콘을 사용하여 형성할 수 있다.
도 1c를 참조하면, 상기 제 3 절연막(9)이 드러날 때까지 화학기계적 연마(CMP; Chemical Mechanical Polishing) 공정을 실시한다.
즉, 상기 물질층(11)중 단차가 높은 부분이 연마되고 그 이외의 부분은 연마되지 않은 형태의 물질층(11a)을 형성한다.
도 1d를 참조하면, 화학기계적 연마(CMP) 공정을 계속 진행하여 남아있는 상기 물질층(11a)과 상기 제 3 절연막(9)의 소정 두께를 제거하여 제 3 절연막(9a)을 형성한다.
이는 상기 물질층(11a)과 상기 제 3 절연막(9)의 연마율 차이를 이용한 것으로, 그 결과 보다 글로벌(global)하게 평탄화된 제 3 절연막(9a)을 얻을 수 있다.
본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
이상, 설명된 바와 같이 본 발명에 의한 반도체 소자의 제조 방법은 저유전율을 가진 절연막을 평탄화할 때 연마율이 다른 물질을 이용함으로써 기생 용량(parastic capacitance)을 최소화할 수 있고, 디슁(Dishing)현상이 나타나지 않아 보다 글로벌(Global)하게 평탄화 할 수 있다는 잇점이있다.
Claims (6)
- 반도체 기판 상에 도전 물질을 증착한 후 패터닝하여 패턴을 형성하는 단계; 상기 공정 결과 형성된 구조를 따라 제 1 절연막을 형성하는 단계; 상기 제 1 절연막이 형성된 반도체 기판 전면에 필링(filling)특성이 우수하고 저유전율을 갖는 물질을 증착하여 제 2 절연막을 형성하는 단계; 상기 제 2 절연막 상에 연마율(polishing rate)이 크고 저 유전율을 갖는 물질을 증착하여 제 3 절연막을 형성하는 단계; 상기 제 3 절연막 상에 상기 제 3 절연막의 연마율(polishing rate)보다 낮은 연마율은 가지는 물질을 증착하여 물질층을 형성하는 단계; 및 화학기계적 연마(CMP; Chemical Mechanical Polish)를 실시하여 상기 물질층 및 소정 두께의 상기 제 3 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 절연막은 SiOF, TEOS, SiH4, HTO, SiN 등 중에서 어느 하나를 사용하여 형성하는 것을 특징으로하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서, 상기 TEOS와 SiH4를 플라즈마 화학 기상 증착(Plasma Chemical Vapor Deposition)하는 것을 특징으로하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 절연막은 HSQ(Hydrogen Silisequsane), polymer, SOG(Spin On Glass) 중에서 어느 하나를 사용하여 형성하는 것을 특징으로하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 3 절연막은 SiOF, HSQ, Polymer, BN 화합물 중에서 어느 하나를 사용하여 형성하는 것을 특징으로하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 물질층은 BN, CN, SiN, W, Ti, TiN, 다결정 실리콘 중에서 어느 하나를 사용하여 형성하는 것을 특징으로하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960048638A KR19980029383A (ko) | 1996-10-25 | 1996-10-25 | 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960048638A KR19980029383A (ko) | 1996-10-25 | 1996-10-25 | 반도체 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980029383A true KR19980029383A (ko) | 1998-07-25 |
Family
ID=66316363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960048638A KR19980029383A (ko) | 1996-10-25 | 1996-10-25 | 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980029383A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100490793B1 (ko) * | 2001-07-16 | 2005-05-24 | 샤프 가부시키가이샤 | 단일 마스크를 이용한 얕은 트렌치 격리 방법 |
| KR100476371B1 (ko) * | 1997-12-30 | 2005-07-05 | 주식회사 하이닉스반도체 | 금속층간의평탄화절연막형성방법 |
| KR100717823B1 (ko) * | 2004-12-28 | 2007-05-11 | 주식회사 하이닉스반도체 | 반도체 소자의 아이엠디막 형성방법 |
-
1996
- 1996-10-25 KR KR1019960048638A patent/KR19980029383A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476371B1 (ko) * | 1997-12-30 | 2005-07-05 | 주식회사 하이닉스반도체 | 금속층간의평탄화절연막형성방법 |
| KR100490793B1 (ko) * | 2001-07-16 | 2005-05-24 | 샤프 가부시키가이샤 | 단일 마스크를 이용한 얕은 트렌치 격리 방법 |
| KR100717823B1 (ko) * | 2004-12-28 | 2007-05-11 | 주식회사 하이닉스반도체 | 반도체 소자의 아이엠디막 형성방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7226853B2 (en) | Method of forming a dual damascene structure utilizing a three layer hard mask structure | |
| US6806203B2 (en) | Method of forming a dual damascene structure using an amorphous silicon hard mask | |
| JP3196203B2 (ja) | 半導体素子の形成方法 | |
| US5702982A (en) | Method for making metal contacts and interconnections concurrently on semiconductor integrated circuits | |
| US8138082B2 (en) | Method for forming metal interconnects in a dielectric material | |
| KR100413908B1 (ko) | 반도체 물질 상의 유전체층 보호 방법, 상호 접속 구조체 형성 방법 및 이중 대머신 상호 접속 구조체 형성 방법 | |
| KR0179292B1 (ko) | 반도체소자의 다층배선 형성방법 | |
| KR0179289B1 (ko) | 금속배선 형성방법 | |
| US5681425A (en) | Teos plasma protection technology | |
| US6124640A (en) | Scalable and reliable integrated circuit inter-level dielectric | |
| US6054377A (en) | Method for forming an inlaid via in a semiconductor device | |
| JP2000223573A (ja) | 平坦なレベル間誘電体層を有する集積回路素子 | |
| KR100780680B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100301530B1 (ko) | 반도체소자의 층간 절연막 형성방법 | |
| JP2001118928A (ja) | 集積回路の製造方法 | |
| KR19980029383A (ko) | 반도체 소자의 제조 방법 | |
| US6413856B1 (en) | Method of fabricating dual damascene structure | |
| US5920791A (en) | Method of manufacturing intermetal dielectrics for sub-half-micron semiconductor devices | |
| KR100307968B1 (ko) | 플러그폴리를 갖는 반도체장치의 층간절연막 형성방법 | |
| KR100243279B1 (ko) | 금속배선의 층간절연막 형성방법 | |
| KR100492897B1 (ko) | 폴리실리콘 슬러리를 이용한 폴리실리콘 플러그 형성방법 | |
| KR100447322B1 (ko) | 반도체 소자의 메탈 라인 형성 방법 | |
| KR100459063B1 (ko) | 반도체 소자의 금속 배선의 층간 절연막 제조 방법 | |
| KR100244713B1 (ko) | 반도체 소자의 제조방법 | |
| KR19980029382A (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |