JP2000223573A - 平坦なレベル間誘電体層を有する集積回路素子 - Google Patents

平坦なレベル間誘電体層を有する集積回路素子

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JP2000223573A
JP2000223573A JP2000016665A JP2000016665A JP2000223573A JP 2000223573 A JP2000223573 A JP 2000223573A JP 2000016665 A JP2000016665 A JP 2000016665A JP 2000016665 A JP2000016665 A JP 2000016665A JP 2000223573 A JP2000223573 A JP 2000223573A
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fsg
conductive
metal
dielectric
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JP2000016665A
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Mahjoub Ali Abdelgadir
アリ アブデルガディール マージョウブ
Maury Alvaro
マウリー アルバロ
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Lucent Technologies Inc
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Abstract

(57)【要約】 【課題】 伝導層がフッ素への露出から保護されたＦＳ
Ｇ層を含む平坦化された低Ｋのレベル間誘電体層を有す
る集積回路素子が提供される。 【解決手段】 集積回路は半導体基板に隣接した伝導層
を含む。伝導層はそのあいだにギャップを有する導電性
の線を含む。フッ素−ケイ酸塩ガラス（ＦＳＧ）層がパ
ターン付けされた伝導層を覆い、導電性の線のあいだの
ギャップを満たす。また、ドープされない酸化物層がＦ
ＳＧ層の上に存在する。導電性の金属線を覆うＦＳＧ層
のピークがＣＭＰによって減じられる。このようにして
続く伝導層はＦＳＧ層がフッ素にさらされることから実
質的に保護される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、集積回路の分野、特に
平坦なレベル間誘電体層を有する集積回路に関する。
【０００２】
【従来の技術】現在の集積回路の高い充填密度に適合す
るように、半導体基板に形成された集積回路素子への金
属接続は多層相互接続によってなされている。多層相互
接続のそれぞれのレベルはレベル間誘電体によって半導
体基板上に支持されている。一般的に、集積回路の構造
は誘電体層を含み、金属線は誘電体層上部の平行なスト
リップのなかに埋め込まれている。多層相互接続の追加
のレベルが、それぞれ追加の金属相互接続とレベル間誘
電体層を含む、この誘電体層の上に形成される。
【０００３】化学気相成長法（ＣＶＤ）によって誘電体
材料を堆積するための多くの方法が現在利用できる。ギ
ャップの充填の応用にたいしてＣＶＤ法は有利である。
それは良く知られたプロセスであり、一般的にスピン−
オン法より全体として少ないステップを必要としてい
る。ダマシーンプロセスで、ブランケットの堆積がレベ
ル間層に対して必要とされるものの全てであり、ＣＶＤ
あるいはスピン−オンプロセスのどちらかでなされる。
ダマシーン法が使われるかどうかにかかわらず、プレ金
属誘電体（ＰＭＤ）と浅溝分離（ＳＴＩ）によって効果
的にギャップを充填する能力が必要とされる。ＳＴＩに
対して、高い縦横比（例えば４：１）の溝が高品質の誘
電体材料によって満たされなければならない。
【０００４】誘電体によるギャップの充填の応用に対す
る一つのプロセスは高密度プラズマＣＶＤ（ＨＤＰ−Ｃ
ＶＤ）である。ＨＤＰ−ＣＶＤ膜は、乾燥し、圧縮され
た膜であり、マイクロプロセッサーのような多金属層の
応用に役に立つ。それはプラズマに基づくシステムであ
るので、典型的なＨＤＰシステムはテトラエトキシルオ
キシレンオゾン（ＴＥＯＳ／Ｏ3）システムよりもコス
トが高いが、より少ない工程が必要とされるというよう
に単位時間当たりの処理時間における利点を提供する。
市場は、コストに敏感であり、ＴＥＯＳ−オゾン施設が
コストが安いために、ＴＥＯＳ−オゾンは多くのＤＲＡ
Ｍの応用に利用されている。フロー機構に基づく他の物
のように、ＴＥＯＳ−オゾン膜は、ステップを追加し、
かつ生産時間を増加する、アニールをされなければなら
ない。
【０００５】ＨＤＰ−ＣＶＤ酸化物堆積プロセスは実際
には堆積−エッチバックプロセスであり、両方が同時に
なされる。プラズマは酸素とアルゴンを含む高密度混合
物である。ＤＣバイアスによって、酸素はウェーハの表
面に引き上げられ、シラン（ＳｉＨ4）と反応してＳｉ
Ｏ2を形成する。アルゴンは同時に堆積材料をまき散ら
す。エッチバックはギャップの上部での堆積材料の突出
部を取り除くように設計される。堆積材料の多くが取り
除かれるが、アニールが必要でないために、他のいくつ
かの方法よりも時間の節約ができる。
【０００６】ＨＤＰ−ＣＶＤは本来、レベル間誘電体
（ＩＬＤ）応用に対して発展してきた物だが、ＳＴＩ、
ＰＭＤ、チッカ物エッチストップへの応用に対しては高
品質の材料をまた堆積する。プラズマのスパッタ要素の
除去とともに、化学機械研磨（ＣＭＰ）に対する準備と
してＰＥＣＶＤキャップ層が道具となる。エッチ：堆積
（Ｅ：Ｄ）比は通常０．１４と０．３３の間に保たれ、
基板上のガスの比、チャンバ圧、イオン−中性フラック
ス比、イオンエネルギー及びｒｆバイアスによって制御
される。
【０００７】ＨＤＰ−ＣＶＤが、フルオロケイ酸塩ガラ
ス（ＦＳＧ）、低誘電率（低Ｋ）誘電体に対して用いら
れる。低Ｋ誘電体は隣り合う金属層の間の容量性結合を
減少する。さらに、理想的低Ｋ誘電体は、低Ｋと同様に
例えば低リーク、低熱膨張係数、高ブレークダウン電圧
誘電体、低水吸収を提供する。ＦＳＧ層は、フッ化ケイ
素酸化物（ＦxＳｉＯy）であり、フッ素濃度に依存する
約３．２−３．６の誘電率を持つことが知られている。
フッ素の高い電気陰性度は、その誘電率を減少させなが
ら、膜の分極率を減少する。ＦＳＧ層は四フッ化ケイ素
（ＳｉＦ4）をシラン（ＳｉＨ4）、Ｏ2及びアルゴンガ
スに加えることによって形成される。ＦＳＧ層のＨＤＰ
−ＣＶＤは、比較的時間を消耗し、かつ高価である。
【０００８】化学機械研磨（ＣＭＰ）は半導体ウェーハ
に堆積された層を平坦化するために用いられる。化学機
械研磨は、制御された化学的、圧力的、温度的な条件下
で湿った研磨用プラテンに対して半導体ウェーハを回
転、保持することを含んでいる。典型的には、スラリー
溶液が研磨用液として用いられる。研磨機構は、機械的
動作とスラリー溶液によって研磨される材料の化学反応
の組合せである。
【０００９】例えば、ラビ（Ravi)のＵＳ特許第5,807,7
85号に、半導体基板上の金属層のギャップを満たすため
の二酸化ケイ素のサンドウィッチ構造が開示されてい
る。第一層はプラズマＣＶＤ（ＰＥＣＶＤ）によって形
成され、第二層は原子合成ＣＶＤ（ＳＡＣＶＤ）によっ
て形成され、低誘電率が達成される。また、ロウ（Lou)
のＵＳ特許第5,759,906号には、堆積され、それぞれの
層の堆積後にベークされるスピンオンガラス（ＳＯＧ）
の多層が用いる、誘電体層に対する平坦化法が開示され
ている。
【００１０】
【発明が解決しようとする課題】さらにコスト面で効果
的で、かつ実質的に伝導層の金属を可能なフッ素の攻撃
にさらす危険を減少させたＨＤＰ−ＣＶＤ ＦＳＧ層を
含む平坦化された低Ｋのレベル間誘電体層に対する必要
性が存在している。
【００１１】前述の背景に関連して、伝導層をフッ素へ
の露出から保護し、ＨＤＰ−ＣＶＤＦＳＧ層を含む平坦
化された低Ｋのレベル間誘電体層を有する集積回路素子
の提供が、それゆえ、本発明の目的となる。
【００１２】
【課題を解決するための手段】本発明に従うこの、そし
て他の目的、特徴および利点は、半導体基板に隣接しそ
の間にギャップを有するパターン付けされた複数の金属
線と異なった幅を有する複数のパターン付けされた金属
線の少なくともいくつかを含む第一の金属層からなる集
積回路素子によって提供される。素子はさらに、複数の
パターン付けされた金属線の間のギャップを満たし、複
数のパターン付けされた金属線の上のフッ化ケイ酸塩ガ
ラス（ＦＳＧ）層とＦＳＧ層上の平坦なドープされない
酸化物層からなる複合誘電体層を含む。第二の金属層は
平坦なドープされない酸化物層に隣接するかもしれな
い。ＦＳＧ層は複数のピークを有し、各々のピークが複
数のパターン付けされた金属線の一つの上にあり、かつ
第二の金属層をＦＳＧ層からのフッ素にさらすことから
保護するために第一の金属層上に実質的に同じ高さを有
する。
【００１３】素子はまた、パターン付けされた金属線上
に保護誘電体層を含み、ドープされない酸化物層はドー
プされないケイ素ガラス（ＵＳＧ）からなるかもしれな
い。第一の金属層はアルミニウム及び銅の少なくとも一
つを含み、ＦＳＧ層は好ましくは第一の金属層の厚みよ
り高く、少なくとも１００ナノメーターの厚さを有す
る。
【００１４】
【実施例】本発明は、これから本発明の好ましい実施例
が示された添付の図を参照しながら、さらに完全に説明
される。しかしながら本発明は多くの異なる形態で実施
されるかもしれず、ここに記載された実施例に制限され
るように解釈すべきではない。むしろ、これらの実施例
は本開示が完全に理解され、かつ当業者にとって本発明
の範囲を完全に伝えられるように提供された。同じ数字
はいくつかの図を通して同じ要素を示している。層と領
域の寸法は図を明瞭にするために強調されている。
【００１５】図１を参照すると、本件発明に従うレベル
間誘電体層を含む集積回路を製作するための方法の基本
的なステップが説明されている。本発明に従って、方法
が開始され（ブロック１０）、導電性金属層がブロック
１２で堆積される。そのような金属層は、当業者には良
く知られた電着、電気メッキあるいはＣＶＤ法によって
形成あるいは堆積される。金属層がパターン付けされ
（ブロック１４）、そのあいだにギャップを有する金属
線が形成される。そのような金属線は異なった幅を持つ
かもしれず、当業者によってすぐに理解されるように、
良く知られたフォトリソグラフィ法によってパターン付
けされるかもしれない。
【００１６】次ぎにブロック１６でＦＳＧ層が高密度プ
ラズマ化学気相成長法（ＨＤＰ−ＣＶＤ）によって形成
される。ＦＳＧ層は金属線間のギャップの中に埋めら
れ、かつ金属層を覆い、それによって金属線に対応する
ピークが形成され、あるいは金属線が覆われる。ブロッ
ク１８ではＦＳＧ層のピークが化学的、機械的に研磨さ
れその高さが減少する。これは比較的短いＣＭＰのステ
ップであり、金属線を露出することなしに金属線のうえ
のＦＳＧ層ののピークを減じる。
【００１７】ＣＭＰは、適合して堆積されたＦＳＧ層を
実質的により平坦な酸化物の表面に変換するために用い
られる。ＣＭＰがなければ適合ＦＳＧ層はパターン付け
された金属線の層の形状に一致する。適合酸化物層の表
面のうねりが金属層の金属線の上に存在する。ＣＭＰを
用いると、ウェーハの表面上のＦＳＧのピークが減じら
れ、金属線の上の酸化物のより平坦な層が産み出され
る。ドープされない酸化物層は、ドープされないケイ酸
塩ガラス（ＵＳＧ）の様に、ブロック２０でＦＳＧ層の
上に形成され、もし必要ならば最終プロセス（ブロック
２４）の前にレベル間誘電体層を平坦化するために化学
的機械的研磨（ブロック２２）される。
【００１８】断面図２−４を参照しながら、本発明に従
うレベル間誘電体層を含む集積回路素子２８がここで説
明される。半導体基板３０は好ましくはシリコンである
か、シリコン、ポリシリコン層基板に形成された構造で
あるかもしれない。トランジスタ（図示されていない）
のような複数の素子が良く知られた技法を用いて基板３
０のなかに形成される。半導体素子２８は基板３０に隣
接する第一の誘電体層（図示されていない）を含むかも
しれない。このような第一の誘電体層は例えば二酸化ケ
イ素、チッ化ケイ素、そして／あるいは所望の誘電率を
持つ何からの材料あるいは材料の合金といったいづれか
適した誘電体から形成される。他の適した材料には、例
えば五酸化タンタルやバリウムストロンチウムチタン化
物が含まれる。
【００１９】集積回路２８は複数の導電性の線３２を基
板３０の上に含んでいる。導電性の線３２は、基板３０
に電着されるアルミニウムや／あるいは銅のような伝導
層に従来のエッチング法によって形成され、フォトレジ
スト層（示されていない）が形成され、かつ良く知られ
たフォトリソグラフィ法を用いて伝導層の上にパターン
付けされ導電性の線３２が形成されるべき位置を規定す
る。次ぎに伝導層が所望のパターンでエッチングされ、
そのあいだにギャップ４０を有する導電性の線３２が形
成される。
【００２０】集積回路２８は保護誘電体層３４を導電性
の線３２を覆って持つかもしれない。このような保護誘
電体層３４はＵＳＧから形成され、なんらかの他の適し
た技法によって、成長、堆積あるいは形成されるかもし
れない。保護誘電体層３４は、続いて堆積されるＦＳＧ
層３６の潜在的に有害なフッ素にさらされることから導
電性の線３２を保護するように働く。
【００２１】低ＫのＦＳＧ層３６はＨＤＰ−ＣＶＤによ
って所望の高さに形成され、フッ素濃度に依存した約
３．２−３．６の誘電率を有する。例えば、堆積ＦＳＧ
層３６の高さは導電性の線３２のうえに少なくとも２５
０ナノメーターであるかもしれない。ＨＤＰ−ＣＶＤ酸
化物堆積ステップは、堆積−エッチバックプロセスであ
り、両方が同時に行われる。プラズマは、酸素とアルゴ
ンを含んだ高密度混合物である。ＤＣバイアスは酸素を
ウェーハの表面に引き上げ、シラン（ＳｉＨ4）および
／あるいは四フッ化ケイ素と反応しＳｉＯ2を形成す
る。同時にアルゴンは堆積材料をはじきとばす。ＨＤＰ
−ＣＶＤ層はマイクロプロセッサーのような多金属層応
用に役に立つ、ドライで、圧縮された層である。
【００２２】図２に示されたようにＨＤＰ−ＣＶＤのＦ
ＳＧは導電性の線３２のうえに形成されたピーク４２を
有する適合酸化物層である。ピーク４２の高さは、導電
性の線３２のそれぞれの幅及び／あるいは間隔に対応す
る。最も幅の広い導電性の線４２（例えば所定の寸法を
越える）はそこに堆積されたＦＳＧ層の十分な高さを有
するかもしれない。
【００２３】これらピーク４２の高さを減じるために、
ＦＳＧ層は化学的機械的に研磨される。集積回路２８
は、制御された化学的、圧力的、温度的条件の下で湿っ
た研磨プラテンに対して保持され、回転される。典型的
にはスラリー溶液が研磨液として用いられる。研磨機構
は、機械的動作とスラリー溶液によって研磨される材料
の化学反応の組合せである。これは比較的短いＣＭＰの
ステップで、導電性の線３２のうえのＦＳＧのピーク４
２を、金属線を露出することなしに、減じる。他のエッ
チバックステップにおけるＣＭＰに対する典型的な研磨
速度は約２５０ナノメーター／分であるが、本発明にお
いて、ＦＳＧ層３６は約１５−３０秒研磨される（ある
いは、約１５０ｎｍのブランケットの酸化物を除去する
ために等価な時間）。これは、導電性の線３２上に約１
００ｎｍのＦＳＧ３６を残すために行われる。研磨され
得られるピーク４２のそれぞれが実質的に同じ高さを持
つように、ＣＭＰステップはピーク４２の高さのバラツ
キを実質的に除外する。ＦＳＧ層３６のピーク４２の高
さが減じられるので、続く導電性の線がフッ素にさらさ
れる可能性が実質的に減少される。
【００２４】図２にまた示されたように、集積回路２８
はドープされない酸化物層３８を含んでいる。このドー
プされない酸化物層３８は、例えばドープされないケイ
酸塩ガラス（ＵＳＧ）で、当業者に知られた何らかのふ
さわしい技法によって形成されるかもしれない。ドープ
されない酸化物層３８は必要であれば図３に示されたよ
うにＣＭＰによって平坦化される。ＦＳＧ層３６とドー
プされない酸化物層３８は複合誘電体層を形成する。そ
のような複合誘電体層によって、比較的高価な比較的厚
い誘電体層を用いる必要性なしにギャップを満たす誘電
体としてＦＳＧのような低Ｋ誘電体材料を集積させる。
さらに伝導体層をフッ素への露出から保護する、低Ｋ誘
電体を含む平坦化レベル間誘電体層が達成される。
【００２５】前述の説明と関連する図に提示された教示
の利点を持つ本発明の多くの修正及び他の実施例が当業
者に思いつくであろう。それゆえ、本発明が開示された
特定の実施例に制限されず、修正及び実施例が添付の特
許請求の範囲のなかに含まれると意図されることが理解
される。
【００２６】
【発明の効果】本発明によれば、伝導層がフッ素への露
出から保護されたＦＳＧ層を含む平坦化された低Ｋのレ
ベル間誘電体層を有する集積回路素子が提供される。
【図面の簡単な説明】
【図１】図１は、本発明によるレベル間誘電体層を伴う
集積回路素子を製作するための方法のステップを一般に
示した流れ図である。
【図２】図２は、本発明による集積回路素子の内部構造
を示した断面図である。
【図３】図３は、本発明による集積回路素子の内部構造
を示した断面図である。
【図４】図４は、本発明による集積回路素子の内部構造
を示した断面図である。
【符号の説明】
２８ 集積回路（半導体素子） ３０ 基板 ３２ 導電性の線 ３４ 保護誘電体層 ３６ 低ＫのＦＳＧ層 ３８ ドープされない酸化物層 ４０ ギャップ ４２ ピーク
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アルバロ マウリー アメリカ合衆国 32819 フロリダ，オー ランド，ランドグルーブ コート 8034

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板に隣接し、その間にギャップを有するパ
    ターン付けされた導電性の線を含む伝導層であって、前
    記導電性の線の少なくともいくつかが異なる幅を有する
    伝導層と、 前記パターン付けされた導電性の線を覆い、かつ前記導
    電性の線の間のギャップを満たすフッ化ケイ酸塩ガラス
    （ＦＳＧ）層であって、前記導電性の線のうえにあり、
    前記伝導層のうえに実質的に均一な高さを有するＦＳＧ
    層、及び 前記ＦＳＧ層上の平坦なドープされない酸化
    物層を含む複合誘電体層と、を含む集積回路素子。
  2. 【請求項２】 請求項１記載の素子において、さらに保
    護誘電体層を前記パターン付けされた導電性の線上に含
    む素子。
  3. 【請求項３】 請求項１記載の素子において、前記ドー
    プされない酸化物層が、ドープされないケイ酸塩ガラス
    （ＵＳＧ）層を含む素子。
  4. 【請求項４】 請求項１記載の素子において、前記伝導
    層が、金属層であり、かつ少なくともアルミニウム及び
    銅の少なくとも一つを含む素子。
  5. 【請求項５】 請求項１記載の素子において、前記ＦＳ
    Ｇ層が、前記伝導層の厚さより高く、少なくとも１００
    ナノメーターの厚さを有する素子。
  6. 【請求項６】 半導体基板と、 前記半導体基板に隣接し、その間にギャップを有する複
    数のパターン付けされた金属線を含む第一の金属層であ
    って、前記複数のパターン付けされた金属線の少なくと
    もいくつかが異なる幅を有する第一の金属層と、 前記パターン付けされた金属線を覆い、かつ前記金属線
    の間のギャップを満たすフッ化ケイ酸塩ガラス（ＦＳ
    Ｇ）層、 前記ＦＳＧ層上の平坦なドープされない酸化
    物層、及び 前記平坦なドープされない酸化物層に隣接
    する第二の金属層を含む複合誘電体層とを含む集積回路
    素子であって、 前記ＦＳＧ層が複数のピークを有し、各々のピークが、
    前記複数のパターン付けされた金属線の一つの上にあ
    り、かつ各々のピークが、前記第二の金属層が前記ＦＳ
    Ｇ層からのフッ素にさらされることから保護するために
    前記第一の金属層の上に実質的に同一の高さを有するこ
    とを特徴とする集積回路素子。
  7. 【請求項７】 請求項６記載の素子であって、前記パタ
    ーン付けされた金属線上に保護誘電体層を含む素子。
  8. 【請求項８】 請求項６記載の素子において、前記ドー
    プされない酸化物層が、ドープされないケイ酸塩ガラス
    （ＵＳＧ）層を含む素子。
  9. 【請求項９】 請求項６記載の素子において、前記第一
    の金属層が、アルミニウム及び銅の少なくとも一つを含
    む素子。
  10. 【請求項１０】 請求項６記載の素子において、前記Ｆ
    ＳＧ層が、前記第一の金属層の厚さより高く、少なくと
    も１００ナノメーターの厚さを有する素子。
  11. 【請求項１１】 その間にギャップを有する複数のパタ
    ーン付けされた金属線を含む集積回路に対する複合平坦
    レベル間誘電体であって、 前記複数のパターン付けされた金属線を覆い、かつ前記
    複数のパターン付けされた金属線の間の前記ギャップを
    満たすフッ化ケイ酸塩ガラス（ＦＳＧ）層であって、前
    記ＦＳＧ層が複数のピークを有し、それぞれのピークが
    前記複数のパターン付けされた金属線の上にあり、かつ
    続く金属層が前記ＦＳＧ層からのフッ素にさらされるこ
    とから保護するために前記複数のパターン付けされた金
    属線の上に実質的に同一の高さを有するＦＳＧ層、及び
    前記ＦＳＧ層上の平坦なドープされない酸化物層を含む
    ことを特徴とする複合平坦レベル間誘電体。
  12. 【請求項１２】 請求項１１記載の誘電体において、さ
    らに前記複数のパターン付けされた金属線上に保護酸化
    物層を含む誘電体。
  13. 【請求項１３】 請求項１１記載の誘電体において、前
    記ドープされない酸化物層が、ドープされないケイ酸塩
    ガラス（ＵＳＧ）層を含む誘電体。
  14. 【請求項１４】 請求項１１記載の誘電体において、前
    記ＦＳＧ層が、前記複数のパターン付けされた金属線の
    厚さより高く、少なくとも１００ナノメーターの厚さを
    有する誘電体。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6660618B1 (en) * 1999-08-18 2003-12-09 Advanced Micro Devices, Inc. Reverse mask and oxide layer deposition for reduction of vertical capacitance variation in multi-layer metallization systems

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2356289A (en) * 1999-08-19 2001-05-16 Lucent Technologies Inc Process for deposition of low-k dielectric gap filling layer onto high aspect ratio features in integrated circuits
GB2358733A (en) * 1999-08-30 2001-08-01 Lucent Technologies Inc Integrated circuit with multi-layer dielectric having reduced capacitance
GB2358734A (en) * 1999-08-30 2001-08-01 Lucent Technologies Inc Process for fabricating integrated circuit with multi-layer dielectric having reduced capacitance
US6472336B1 (en) * 2000-02-23 2002-10-29 Advanced Micro Devices, Inc. Forming an encapsulating layer after deposition of a dielectric comprised of corrosive material
JP2002100628A (ja) * 2000-09-25 2002-04-05 Sony Corp 半導体装置の製造方法
US6600227B1 (en) * 2002-01-31 2003-07-29 Stmicroelectronics, Inc. System and method for providing mechanical planarization of a sequential build up substrate for an integrated circuit package
TW556316B (en) * 2002-09-25 2003-10-01 Nanya Technology Corp A method of fabricating a shallow trench isolation with high aspect ratio
US6982207B2 (en) * 2003-07-11 2006-01-03 Micron Technology, Inc. Methods for filling high aspect ratio trenches in semiconductor layers
US20050194683A1 (en) * 2004-03-08 2005-09-08 Chen-Hua Yu Bonding structure and fabrication thereof
US7659628B2 (en) * 2004-08-13 2010-02-09 Imec Contact structure comprising semiconductor and metal islands
US10658161B2 (en) 2010-10-15 2020-05-19 Applied Materials, Inc. Method and apparatus for reducing particle defects in plasma etch chambers
KR102317316B1 (ko) * 2019-06-03 2021-10-26 한국생산기술연구원 스탬프를 이용한 액체 금속의 패터닝 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3152788B2 (ja) * 1993-03-29 2001-04-03 株式会社東芝 半導体装置の製造方法
JP3297787B2 (ja) 1994-10-12 2002-07-02 ソニー株式会社 平坦化絶縁膜の形成方法
JPH09219448A (ja) 1996-02-09 1997-08-19 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US6071830A (en) * 1996-04-17 2000-06-06 Sony Corporation Method of forming insulating film
US6157083A (en) 1996-06-03 2000-12-05 Nec Corporation Fluorine doping concentrations in a multi-structure semiconductor device
US5807785A (en) 1996-08-02 1998-09-15 Applied Materials, Inc. Low dielectric constant silicon dioxide sandwich layer
US5759906A (en) 1997-04-11 1998-06-02 Industrial Technology Research Institute Planarization method for intermetal dielectrics between multilevel interconnections on integrated circuits
US5876798A (en) 1997-12-29 1999-03-02 Chartered Semiconductor Manufacturing, Ltd. Method of fluorinated silicon oxide film deposition
US6300672B1 (en) 1998-07-22 2001-10-09 Siemens Aktiengesellschaft Silicon oxynitride cap for fluorinated silicate glass film in intermetal dielectric semiconductor fabrication

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6660618B1 (en) * 1999-08-18 2003-12-09 Advanced Micro Devices, Inc. Reverse mask and oxide layer deposition for reduction of vertical capacitance variation in multi-layer metallization systems

Also Published As

Publication number Publication date
US6274933B1 (en) 2001-08-14
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