KR100301530B1 - 반도체소자의 층간 절연막 형성방법 - Google Patents
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Abstract
본 발명은 층간 절연막 형성시 평탄화 공정 시간을 단축시킬 수 있는 반도체 소자의 층간 절연막 형성 방법에 관한 것으로, 이를 위하여 본 발명은, 소정의 하부 구조가 형성되어 있는 반도체 기판 상에 제 1 절연막을 형성한 후 제 1 절연막 상에 Ti/TiN/Al/TiN의 금속 배선을 형성하고, 반도체 기판 전면에 걸쳐 질화 티타늄(TiN)을 적층한 후 적층된 질화 티타늄(TiN)을 스페이서 에치하여 콘택의 측면 부분에 절연막의 성장 억제를 위한 질화 티타늄(TiN) 스페이서를 형성하며, 반도체 기판 전면에 제 1 절연막의 물질 특성에 따라 적층 속도가 다르게 되는 하지 의존성을 갖는 제 2 절연막을 적층한다. 그 다음 적층된 제 2 절연막 상에 제 3 절연막을 적층한 후 CMP 공정 또는 SOG 공정을 실시하여 평탄화를 수행함으로써, 평탄화를 위한 공정 시간을 단축하여 반도체 소자의 재현성과 신뢰성을 향상시킬 수 있는 것이다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 층간 절연막 형성시 평탄화 공정 시간을 단축하기 위한 반도체 소자의 층간 절연막 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 포토 마진(Photo Margin)을 확보하고 소자의 속도를 향상시키기 위한 배선 길이를 최소화하기 위해 하부막 즉, 금속 배선사이의 층간 절연막의 평탄화 기술이 요구된다. 이 때, 하부막을 평탄화하기 위한 방법으로는 소정의 온도에서 소정 시간동안 리플로우하는 BPSG(Boron Phospho Silicate Glass) 리플로우, 척에 고정된 웨이퍼를 회전시키면서 웨이퍼 표면에 화학 용제를 뿌려주는 SOG(Spin On Glass), PR(Photo Resister) 에치백, CMP(Chemical Mechanical Polishing) 등이 있다.
이때, CMP 공정은 화학 반응과 기계적인 가공을 동시에 이용하는 화학적 기계 연마 공정으로서, 웨이퍼의 표면을 기계적으로 연마시키고 동시에 회전시키면서 용제를 뿌려주어 연마시키는 공정으로 상기한 하부막 평탄화 방법들 중 리플로우 공정이나 또는 포토 레지스터 에치백 공정으로 평탄화할 수 없는 넓은 공간 영역의 글로벌(Global) 평탄화 및 저온 평탄화 공정을 달성할 수 있는 이점을 가지고 있는 평탄화 방법이다. 즉, CMP 공정은 평탄화시키기 위한 부재를 고정시키는 척과 이 척에 대향된 회전판으로 구성되어 있는 연마 장치의 구동에 의하여 연마되고 그 결과 부재가 평탄한 표면 상태를 유지하게 된다.
도 1은 종래 기술에 따른 반도체 소자의 층간 절연막 형성 방법의 순차적인 제조 공정도로서, IMD(Inter Layer Dielectrics) 공정에 종래의 화학적 기상 증착법인 CVD(Chemical Vapor Deposition) 방법을 적용하여 절연막을 형성한 것에 대한 도면이다.
이때, 도 1에서 도시된 바와 같이 절연막을 형성한 후에 CMP 공정을 실시하게 되면 금속 패턴(Metal Pattern)이 있는 영역과 금속 패턴이 없는 영역 사이에는 도 1b에 도시된 바와 같이 움푹 패인 부분인 디싱(Dishing)이 존재함을 알 수 있다.
즉, 이 디싱은 도 1a에 도시된 바와 같이 금속 배선이 형성된 상태에서 산화막을 증착하고 CMP 공정을 실시하게 되면 도 1b에 도시된 바와 같이 소자간의 단차가 발생하는 부분에 대해서 발생한다. 이때, 소자간의 단차가 적은 공간에서는 디싱폭이 적으며, 소자간의 단차폭이 큰 공간에서는 디싱폭이 크다. 즉, CMP 공정에 있어서 디싱은 패턴 단차와 그 밀도에 영향을 받는다.
잘 알려진 바와 같이, CMP 공정에서의 디싱 제거 허용 범위는 통상적으로 10㎛로서, 디싱폭이 10㎛이내이면 한 번의 CMP 공정을 통해 디싱의 제거가 가능하여 CMP 공정 시간이 짧아지나, 디싱 제거 허용 범위폭인 10㎛가 넘어서면 즉, 도 2에 도시된 바와 같이 소자간의 단차폭이 큰 공간에 대해서는 CMP 공정을 실시하게 되면 여러 번의 CMP 공정을 실시하여야 한다. 소자간의 단차폭이 큰 공간에 대해서는 CMP 공정을 이용하여 연마할 면적 즉, 도 2에 도시된 바와 같이 빗금친 공간에 대하여 CMP 공정을 실시하여야 하기 때문에 반도체 소자 제조 공정시 층간 절연막의 평탄화에 따른 CMP 공정 시간이 길어지게 되는 문제점이 있고, 글로벌 평탄화를 달성하는데 그 한계가 있다.
본 발명은 전술한 문제점을 해결하기 위하여 안출한 것으로, 하지 의존성을지닌 박막을 이용하여 절연막 단차를 감소시킴으로써, CMP의 평탄화 공정 시간을 단축하여 반도체 소자의 재현성과 신뢰성을 향상시킬 수 있는 반도체 소자의 층간 절연막 형성 방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 소정의 하부 구조가 형성되어 있는 반도체 기판 상에 반도체 소자의 층간 절연막을 형성하는 방법에 있어서, 상기 반도체 기판 상에 제 1 절연막을 형성하고, 상기 제 1 절연막의 일부를 선택적으로 제거하여 반도체 기판의 상부가 노출되는 콘택을 형성하는 제 1 과정; 상기 제 1 절연막 상에 Ti/TiN/Al/TiN의 금속 배선을 형성하는 제 2 과정; 상기 반도체 기판 전면에 걸쳐 질화 티타늄(TiN)을 적층하고, 이 적층된 질화 티타늄(TiN)에 대해 전면 에치백 공정을 수행하여 상기 콘택의 측면 부분에 제 2 절연막의 성장을 억제하기 위한 질화 티타늄(TiN)의 스페이서를 형성하는 제 3 과정; 상기 반도체 기판의 전면에 걸쳐 상기 제 1 절연막의 물질 특성에 따라 적층 속도가 다르게 되는 하지 의존성을 갖는 상기 제 2 절연막을 적층하는 제 4 과정; 및 적층된 상기 제 2 절연막 상에 제 3 절연막을 적층한 후 CMP 공정을 수행하여 그 표면을 평탄화하는 제 5 과정을 포함하는 반도체 소자의 층간 절연막 형성 방법을 제공한다.
본 발명의 상기 목적과 여러 가지 장점은 이 기술 분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.
도 1은 종래 기술에 따른 반도체 소자의 층간 절연막 형성 방법의 순차적인 제조 공정도이고,
도 2는 종래 기술에 따른 반도체 소자의 층간 절연막 형성시 평탄화 범위를 나타낸 도면이고,
도 3은 본 발명에 따른 반도체 소자의 층간 절연막 형성 방법의 순차적인 제조 공정도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 제 1 절연막 11∼13 : Ti/TiN/Al/TiN 금속 배선층
14 : TiN층 15 : 제 2 절연막
16 : 제 3 절연막
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예의 동작을상세하게 설명하는 바, 본 발명에 대한 이해를 돕기 위하여 도 1에 도시된 구성 부재와 동일한 구성 부재에 대해서는 동일 번호로 표시하였다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 층간 절연막 형성 방법의 순차적인 제조 공정도이다.
도 3a는 소정의 하부 구조가 형성되어 있는 반도체 기판 상에 금속 배선 공정을 실시하는 공정을 나타내는 단면도로서, 제 1 절연막(10)을 형성하고, 그 다음 도면에서는 생략되었지만 콘택(contact)을 형성한 후 금속 배선을 형성, 즉 티타늄/질화 티타늄막(Ti/TiN)(11), 알루미늄막(Al)(12), 질화 티타늄막(TiN)(13)을 순차적으로 적층하여 금속 배선을 형성, 보다 상세하게 제 1 절연막(10) 상에 티타늄/질화 티타늄막 물질과 알루미늄 물질을 순차 증착한 후 에치 공정을 통해 패터닝하여 티타늄/질화 티타늄막(11)과 알루미늄막(12)을 형성하고, 다시 전면에 걸쳐 질화 티타늄 물질을 증착한 후 에치 공정을 통해 패터닝하여 질화 티타늄막(13)을 형성함으로써, Ti/TiN/Al/TiN 으로 된 금속 배선층을 형성한다.
이때, 제 1 절연막(10)은 도 3c에 도시된 바와 같이 형성되는 제 2 절연막(15), 즉 플라즈마 유도 SiH4(plasma enhanced-SiH4) 산화막 또는 TEOS(Tetra Etchylortho Silicate)-O3USG(Undoped Silicate Glass)막을 이용한다.
도 3b는 도 3a에 도시된 바와 같은 공정에 의해 형성된 Ti/TiN/Al/TiN의 금속 배선층에 질화 티타늄(TiN) 스페이서를 형성하는 공정에 대한 단면도로서, Ti/TiN/Al/TiN의 금속 배선층이 형성된 상부 전면에, 질화 티타늄(TiN) 물질을 증착한 후 스페이서 에치(Spacer Etch) 공정, 즉 일반적인 전면 에치백 공정을 수행하여 질화 티타늄(TiN)으로 된 스페이서(14)를 콘택의 측면 부분에 형성한다.
여기에서, 질화 티타늄(TiN)은 제 2 절연막이 갖는 하지 의존성을 이용하여 증착 공정 중에 제 2 절연막 물질이 상대적으로 낮은 속도로 증착되도록, 제 2 절연막의 성장을 억제(즉, 증착 속도를 낮게 억제)하여 갭필(Gup Fill)을 실현하기 위한 것으로, 이것은 후속하는 CMP 공정 또는 SOG 공정에서 그 공정 시간을 단축시키기 위해서이다.
또한, 콘택의 측면 부분에 스페이서(14)를 형성하는 것은 제 2 절연막 물질을 증착할 때 콘택의 측면에서 제 2 절연막 물질이 성장하는 것을 억제하기 위해서이다. 즉, 콘택의 측면에 절연막 물질이 성장하게 되면 평탄화에 저해 요인으로 작용하기 때문에 이를 방지하기 위하여 콘택의 측면에 스페이서(14)를 형성한다.
도 3c는 Ti/TiN/Al/TiN의 금속 배선층 상에 질화 티타늄(TiN) 스페이서를 형성한 후 제 2 절연막(15)을 형성하는 공정에 대한 단면도이다.
도 3c를 참조하면, 도 3b에 도시된 바와 같이 질화 티타늄막(13)을 형성한 상태에서, 증착 공정을 통해 제 2 절연막(15)을 증착하면, 제 1 절연막(10)상에서는 제 2 절연막(15)이 상대적으로 두껍게 증착되고 질화 티타늄(TiN)상에서는 상대적으로 낮은 증착 속도로 증착된다. 이것은 제 2 절연막(15)의 증착 공정 중에 질화 티타늄(TiN)이 성장 억제층으로 작용하기 때문이다.
따라서, 질화 티타늄()상에 제 2 절연막 및 제 3 절연막이 상대적으로 낮게 형성되기 때문에 층간 절연막의 평탄화를 위한 CMP 공정 시간을 단축할 수 있다.
여기에서, 제 1 절연막(10)은 상기한 바와 같이 PE-SiH4산화막이나 TEOS-O3,USG막을 이용하여 제 2 절연막(15) 즉, TEOS-O3USG막(15)이 잘 증착될 수 있도록 하여 금속 패턴이 존재한 영역보다 금속 패턴이 없는 공간 영역에서 제 2 절연막(TEOS-O3USG)(15)을 빠르게 증착시킨다. 즉, 제 2 절연막(15)을 열적 산화막 또는 고온 열적 산화막(HTO) 위에 증착하면 초기 증착 속도 즉, 증착이 시작된 시점에서 1분간 증착된 박막의 두께는 700Å정도이나, 제 2 절연막(15)을 제 1 절연막(10) 즉, PE-SiH4산화나 TEOS-O3USG막 위에 증착하면 초기 증착 속도는 1500Å 정도가 된다. 이것은, 제 2 절연막(15)으로 이용되는 TEOS-O3USG막이 하지 의존성을 갖기 때문에 제 1 절연막(10)의 물질 특성에 따라 증착 속도가 다르게되기 때문이다.
따라서, 금속 패턴 상단부와 측면에 질화 티타늄(TiN)(14)을 형성하고 금속 패턴이 없는 영역에 제 1 절연막(10)을 노출시키면 제 2 절연막(15)인 TEOS-O3USG막의 하지 의존성으로 인하여 도 3c에 도시된 바와 같이 제 2 절연막(15)을 형성할 수 있게 되며, 금속 패턴의 유무 영역에 따른 글로벌 단차를 줄일 수 있게 된다.
이 때, 제 2 절연막(15)으로 이용된 TEOS-O3USG막의 하지 의존성 정도는 O3농도와 TEOS 유량 및 증착 온도에 따라 증감시킬 수 있다.
도 3d는 제 2 절연막(15)을 형성한 후 제 3 절연막(16)을 형성하는 공정에 대한 단면도로서, 제 3 절연막(16)으로는 플라즈마 유도 산화막(Plasma EnhancedOxide Film)을 이용한다. 즉, 도 3c의 제 2 절연막(15) 형성 과정에 있어서 금속 패턴과 제 2 절연막(15)으로 이용된 TEOS-O3USG막(15)사이에는 장력이 작용하여 제 2 절연막(15)의 크랙을 야기할 수 있으므로 제 3 절연막(16)은 플라즈마 유도 CVD(Chemical Vapor Deposition)을 이용하여 형성한다. 여기에서, 제 3 절연막(16)은 소자에 미치는 스트레스를 완화할 목적으로 형성한다.
따라서, 도 3e에 도시된 바와 같이 제 3 절연막(16) 형성 후 CMP 공정(또는 SOG공정)을 진행하는 데 있어서 튀어나온 제 2 절연막(15) 영역이 금속 패턴 가장 자리에 존재하기 때문에 궁극적으로 튀어나온 면적이 일반 CVD 막보다 훨씬 낮아 평탄화를 용이하게 실현하면서도 CMP 공정 시간을 짧게 할 수 있다.
또한, 본 발명에서는 패턴 상단의 가장자리에서 제 2 절연막(TEOS-O3USG막)이 비교적 두껍게 성장되나 그 밀도가 상대적으로 낮기 때문에 제 3 절연막을 형성한 후에 CMP 공정을 수행하여 평탄화를 실현하는 상기한 방법과는 달리, 제 3 절연막 형성 후에 SOG 공정을 수행함으로써 평탄화를 실현할 수도 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 층간 절연막 형성 방법은, 제 2 절연막으로 하지 의존성을 갖는 TEOS-O3USG막을 이용하여 CMP 공정 범위를 축소시킴으로써, CMP 공정 시간을 단축하여 반도체 소자의 재현성과 신뢰성을 향상시키는 효과가 있다.
본 발명은 특정한 바람직한 실시 예들에 대하여 도시되고 설명되었지만, 당업자라면 본 발명의 사상 및 범주를 벗어나지 않고도 다양한 수정 및 변화, 생략이 가능함을 알 수 있을 것이다.
Claims (5)
- 소정의 하부 구조가 형성되어 있는 반도체 기판 상에 반도체 소자의 층간 절연막을 형성하는 방법에 있어서,상기 반도체 기판 상에 제 1 절연막을 형성하고, 상기 제 1 절연막의 일부를 선택적으로 제거하여 반도체 기판의 상부가 노출되는 콘택을 형성하는 제 1 과정;상기 제 1 절연막 상에 Ti/TiN/Al/TiN의 금속 배선을 형성하는 제 2 과정;상기 반도체 기판 전면에 걸쳐 질화 티타늄(TiN)을 적층하고, 이 적층된 질화 티타늄(TiN)에 대해 전면 에치백 공정을 수행하여 상기 콘택의 측면 부분에 제 2 절연막의 성장을 억제하기 위한 질화 티타늄(TiN)의 스페이서를 형성하는 제 3 과정;상기 반도체 기판의 전면에 걸쳐 상기 제 1 절연막의 물질 특성에 따라 적층 속도가 다르게 되는 하지 의존성을 갖는 상기 제 2 절연막을 적층하는 제 4 과정; 및적층된 상기 제 2 절연막 상에 제 3 절연막을 적층한 후 CMP 공정을 수행하여 그 표면을 평탄화하는 제 5 과정을 포함하는 반도체 소자의 층간 절연막 형성 방법.
- 제 1 항에 있어서, 상기 제 1 절연막은, PE-SiH4산화막 또는 TEOS-O3USG막인 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
- 제 1 항에 있어서, 상기 제 2 절연막은, TEOS-O3USG막 또는 HMDS-O3막인 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
- 제 1 항 또는 제 3 항에 있어서, 상기 제 2 절연막으로 이용된 상기 TEOS-O3USG막의 하지 의존성 정도는 O3농도와 TEOS 유량, 증착 온도에 따라 증감되는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
- 제 1 항에 있어서, 상기 제 3 절연막은 플라즈마 기본 산화막을 이용하며 PE-CVD법에 의해 적층되는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
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