JP2009021471A

JP2009021471A - 半導体装置の製造方法

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Publication number: JP2009021471A
Application number: JP2007184085A
Authority: JP
Inventors: Yasutaka Okada; 康隆岡田; Kazutoshi Koshihisa; 和俊越久; Takeshi Jinno; 健神野
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2007-07-13
Filing date: 2007-07-13
Publication date: 2009-01-29

Abstract

【課題】層間絶縁膜のＣＭＰ時にクラックが発生することを抑制するとともに、クラックが発生しても、クラックによる影響を排除できる半導体装置の製造方法を提供する。
【解決手段】半導体基板上全面を覆うようにオゾンＴＥＯＳ膜７を形成した後、オゾンＴＥＯＳ膜７上にプラズマＴＥＯＳ膜８を形成する。その後、プラズマＴＥＯＳ膜８の素子形成領域ＦＲと素子非形成領域ＮＦＲとの間での高低差を低減するようにＣＭＰを施す。次に、プラズマＴＥＯＳ膜８を所定の厚さ全面的にエッチングして平坦化する。
【選択図】図７

Description

本発明は半導体装置の製造方法に関し、特に、層間絶縁膜の化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）工程を有する半導体装置の製造方法に関する。

従来より、半導体装置のコンタクト部を形成する場合、半導体基板上に回路部を形成した後、当該回路部を含めて半導体基板全面を覆うように層間絶縁膜を成膜する。その後、当該層間絶縁膜を平坦化するためにＣＭＰ処理を実施する。

ここで、層間絶縁膜としてはＴＥＯＳ（tetra ethyl orthosilicate）を原料として用いたプラズマＣＶＤ（Chemical Vapor deposition）法によるシリコン酸化膜（以後、プラズマＴＥＯＳ膜と呼称）を用いる構成や、ＴＥＯＳとオゾン（Ｏ₃）とを反応させることで得られたシリコン酸化膜（以後、オゾンＴＥＯＳ膜と呼称）上にプラズマＴＥＯＳを堆積した構成が挙げられるが、ＣＭＰを施すことで層間絶縁膜の表面に研磨キズが生じることが知られている。

層間絶縁膜の表面に研磨キズが発生すると、それを原因とした配線層の短絡などが発生する可能性があり、これを防止するために、例えば、特許文献１には、研磨キズが形成された層間絶縁膜上にＣＭＰが不要な絶縁膜を形成することで、研磨キズを被覆する技術が開示されている。

また、特許文献２には、ＣＭＰにより第１の絶縁膜の表面に生じたスクラッチを埋め込むように第１の絶縁膜上に第２の絶縁膜を形成した後、第１の絶縁膜が露出するまで第２の絶縁膜をエッチバックして、スクラッチを第２の絶縁膜で埋め込む技術が開示されている。

特開平９−１３４８９５号公報特開２０００−２７０５５７号公報

以上説明したように、ＣＭＰにより層間絶縁膜の表面に研磨キズが発生することが知られているが、発明者達は、ＣＭＰは研磨傷だけでなく、研磨時に加わる圧力により層間絶縁膜に応力歪みを発生させ、層間絶縁膜にクラックを発生させることに気づいた。

クラックは研磨傷に比べて深い位置にまで達していることもあり、クラックの生じた層間絶縁膜上に別の絶縁膜を形成しても、クラックの影響を完全に排除することが難しいという問題があった。

本発明は、上記のような問題点を解決するためになされたものであり、層間絶縁膜のＣＭＰ時にクラックが発生することを抑制するとともに、クラックが発生しても、クラックによる影響を排除できる半導体装置の製造方法を提供することを目的とする。

本発明に係る１の実施の形態においては、以下の製造方法が提示されている。すなわち、半導体基板上全面を覆うようにオゾンＴＥＯＳ膜を形成した後、オゾンＴＥＯＳ膜上に第１のプラズマＴＥＯＳ膜を形成する。その後、第１のプラズマＴＥＯＳ膜の素子形成領域と素子非形成領域との間での高低差を低減するようにＣＭＰを施す。次に、第１のプラズマＴＥＯＳ膜を所定の厚さ全面的にエッチングして平坦化する。

上記実施の形態によれば、第１のプラズマＴＥＯＳ膜にＣＭＰを施した後、第１のプラズマＴＥＯＳ膜を所定の厚さ全面的にエッチングして平坦化するという構成を採るので、ＣＭＰに際しては、研磨時に加わる圧力に対する耐性を有するように素子形成領域上に第１のプラズマＴＥＯＳ膜を残すことで、ＣＭＰにより第１のプラズマＴＥＯＳ膜に応力歪みが発生しても、第１のプラズマＴＥＯＳ膜にクラックが生じることが防止される。このため、後のコンタクト部の形成工程において、バリアメタル膜やコンタクトプラグ膜のなどの導体膜がクラック内に残り、それに起因してコンタクト部どうしが短絡状態となることが防止される。

＜はじめに＞
実施の形態の説明に先立って、層間絶縁膜のＣＭＰ時に発生するクラックに起因する影響について、製造工程を順に示す断面図である図１〜図４を用いて説明する。

まず、図１に示す工程において、シリコン基板等の半導体基板１を準備し、半導体基板１上に半導体集積回路を形成する。

図１では、半導体集積回路を構成する半導体素子の一例として、複数のＭＯＳトランジスタＭＴが比較的密集して配設された構成を示している。

ＭＯＳトランジスタＭＴは、半導体基板１上にゲート絶縁膜２を介して配設されたゲート電極３と、ゲート電極３の側面に配設されたサイドウォール絶縁膜４と、ゲート電極３のゲート長方向の両側面外方の半導体基板１の表面内にそれぞれ配設されたソース・ドレイン層ＳＤと、ソース・ドレイン層ＳＤ上およびゲート電極３上に配設されたシリサイド膜ＳＳ、例えばコバルトシリサイド（ＣｏＳｉ）膜やニッケルシリサイド（ＮｉＳｉ）膜を有して構成されている。

なお、ＭＯＳトランジスタＭＴを含む半導体集積回路は周知の技術により形成するので、製造方法の説明は省略する。

次に、半導体基板１上全面に、例えばＣＶＤ（Chemical Vaper Deposition）法により厚さ２０〜５０ｎｍ程度のシリコン窒化膜を形成してライナー膜６とする。

その後、半導体基板１上全面を覆うようにＳＡ−ＣＶＤ（Semi Atomospheric−Chemical Vapor Deposition）法により、約４５０℃の温度でＴＥＯＳとオゾン（Ｏ₃）とを反応させて層間絶縁膜としてのオゾンＴＥＯＳ膜７を１００〜１０００ｎｍの厚さで形成する。なお、ＳＡ−ＣＶＤ法は、大気圧に近いガス圧力下で成膜を行うＣＶＤ法であるが、大気圧よりも低いガス圧力下で成膜を行うＬＰ−ＣＶＤ（Low Pressure−Chemical Vappor Deposition)法を使用することも可能である。このようにオゾンＴＥＯＳ膜７でゲート電極３間を埋め込むことにより、ゲート電極３の型崩れを防ぎつつ良好な埋め込み特性を得ることができる。更にオゾンＴＥＯＳ膜７はＢＰＳＧ等のシリケイトガラス系の層間絶縁膜に比べて耐湿性が良好であるため半導体装置の信頼性を上げることができる。また、オゾンＴＥＯＳ膜７は、シリケイトガラス系の層間絶縁膜のように、リフローなどの高温での熱処理が不要なので、半導体基板１上の半導体素子に与える影響が少なくて済む。

オゾンＴＥＯＳ膜７を形成すると、半導体集積回路の半導体素子が形成された素子形成領域ＦＲではＭＯＳトランジスタＭＴのゲート電極３の高さに応じてオゾンＴＥＯＳ膜７が盛り上がって隆起領域を形成する。この結果、半導体素子が形成されていない素子非形成領域ＮＦＲと素子形成領域ＦＲとの間に高低差（第１の高低差）が生じることになる。

次に、オゾンＴＥＯＳ膜７上にはＴＥＯＳを原料としてプラズマＣＶＤ法により、層間絶縁膜として厚さ４５０ｎｍ程度のプラズマＴＥＯＳ膜８（第１のプラズマＴＥＯＳ膜）を形成するが、上述した高低差に起因して、素子形成領域ＦＲでのプラズマＴＥＯＳ膜８の膜厚は４５０ｎｍよりも薄くなる。このようにプラズマＴＥＯＳ膜８をオゾンＴＥＯＳ膜７の上に成膜することにより、プラズマＴＥＯＳ膜８の成膜速度が早いため、早い成膜速度で成膜できる。また、プラズマＴＥＯＳ膜８の硬度がオゾンＴＥＯＳ膜７よりも高いために、その後のＣＭＰ処理におけるクラックや研磨傷に対する耐性を上げることができる。

次に、図２に示す工程において、プラズマＴＥＯＳ膜８にＣＭＰを施すことで、プラズマＴＥＯＳ膜８の素子形成領域ＦＲと素子非形成領域ＮＦＲとの間の高低差（第２の高低差）を解消して平坦化を行う。

このとき、素子形成領域ＦＲでのプラズマＴＥＯＳ膜８の膜厚が薄いので、ＣＭＰ後には素子形成領域ＦＲに残るプラズマＴＥＯＳ膜８の膜厚は５〜２０ｎｍとなってしまう。このようにプラズマＴＥＯＳ膜８の膜厚が薄くなると、研磨時に加わる圧力によりプラズマＴＥＯＳ膜８に応力歪みが発生し、プラズマＴＥＯＳ膜８にクラックＣＲが生じる。

次に、図３に示す工程において、プラズマＴＥＯＳ膜８上にプラズマＣＶＤ法により厚さ５０〜１００ｎｍのプラズマＴＥＯＳ膜８１を形成してキャップ膜とする。プラズマＴＥＯＳ膜８１はプラズマＴＥＯＳ膜８のクラックＣＲを埋め込むが、クラックＣＲの影響を受けて、プラズマＴＥＯＳ膜８１にも窪み部ＤＰが生じる。

この状態で、図４に示す工程において、ＭＯＳトランジスタＭＴ間のソース・ドレイン層ＳＤ上のシリサイド膜ＳＳに達するようにコンタクトホールＣＨを形成し、コンタクトホールＣＨの内面にバリアメタル膜９を形成する。バリアメタル膜９としては、ＴｉＮ（窒化チタン）膜や、Ｔｉ（チタン）膜上にＴｉＮ膜を形成した２層構造の膜を使用する。なお、ＴｉＮ膜の形成にはＭＯＣＶＤ（（Metal Organic Chemical Vapor Deposition）法や反応性スパッタ法などを使用し、Ｔｉ膜の形成には反応性スパッタ法などを使用すれば良い。

そして、バリアメタル膜９が形成されたコンタクトホールＣＨ内に、Ｗ（タングステン）を埋め込んでコンタクトプラグ１０を形成する。このＷプラグの形成においては、例えばＣＶＤ法を使用し、その後、ＣＭＰにより、プラズマＴＥＯＳ膜８１上の不要なバリアメタル膜９およびタングステン膜を除去してコンタクト部を形成する。

このとき、窪み部ＤＰに入り込んだバリアメタル膜９やタングステン膜の導体膜がＣＭＰによっても除去されない場合には、当該導体膜によってコンタクト部どうしが短絡状態となって、完成した半導体装置に動作不良が発生する可能性があった。

＜Ａ．実施の形態１＞
以下、本発明に係る実施の形態１の半導体装置の製造方法について、製造工程を順に示す断面図である図５〜図９を用いて説明する。なお、図１〜図４を用いて説明した構成と同一の構成については同一の符号を付し、重複する説明は省略する。

まず、図５に示す工程において、シリコン基板等の半導体基板１を準備し、半導体基板１上に半導体集積回路を形成する。

図５では、半導体集積回路を構成する半導体素子の一例として、複数のＭＯＳトランジスタＭＴが比較的密集して配設された構成を示している。

次に、半導体基板１上全面に、例えばＣＶＤ法により厚さ２０〜５０ｎｍ程度のシリコン窒化膜を形成してライナー膜６とする。

その後、半導体基板１上全面を覆うようにＳＡ−ＣＶＤ法により、約４５０℃の温度でＴＥＯＳとオゾン（Ｏ₃）とを反応させてオゾンＴＥＯＳ膜７を１００〜１０００ｎｍの厚さで形成する。

次に、オゾンＴＥＯＳ膜７上にはＴＥＯＳを原料としてプラズマＣＶＤ法により厚さ５３０ｎｍ程度のプラズマＴＥＯＳ膜８を形成するが、上述した高低差により、素子形成領域ＦＲでのプラズマＴＥＯＳ膜８の膜厚は５３０ｎｍよりも薄くなる。なお、プラズマＴＥＯＳ膜８の膜厚は５３０ｎｍに限定されるものではなく、５００〜１０００ｎｍの範囲であれば良いが、成膜時間を考慮すれば５００〜６００ｎｍの範囲が現実的である。

次に、図６に示す工程において、プラズマＴＥＯＳ膜８にＣＭＰを施すことで、プラズマＴＥＯＳ膜８の素子形成領域ＦＲと素子非形成領域ＮＦＲとの間での高低差（第２の高低差）を低減する。

このとき、素子形成領域ＦＲでのプラズマＴＥＯＳ膜８の膜厚は素子非形成領域ＮＦＲよりは薄いが、プラズマＴＥＯＳ膜８の形成に際しては、図１に示したプラズマＴＥＯＳ膜８より８０ｎｍ程度厚く形成しており、その分だけ素子形成領域ＦＲでのプラズマＴＥＯＳ膜８も厚くなっている。従って、ＣＭＰを施した後でも、素子形成領域ＦＲに残るプラズマＴＥＯＳ膜８の膜厚は１００ｎｍ以上となる。なお、このＣＭＰにおいてはプラズマＴＥＯＳ膜８を完全に平坦化するものではなく、プラズマＴＥＯＳ膜８における素子形成領域ＦＲと素子非形成領域ＮＦＲとの間の高低差（第２の高低差）を低減する程度に止めることで、素子形成領域ＦＲにプラズマＴＥＯＳ膜８を厚く残すようにする。

なお、研磨時に加わる圧力によりプラズマＴＥＯＳ膜８に応力歪みが発生しても、プラズマＴＥＯＳ膜８の膜厚が２０ｎｍを越えると応力歪みに対する耐性が増すので、プラズマＴＥＯＳ膜８にクラックが生じることが防止されることが発明者達により確認されており、上記のように厚さ１００ｎｍ以上のプラズマＴＥＯＳ膜８であれば、ＣＭＰによってクラックが生じることが確実に防止される。なお、図６においては、仮定としてクラックＣＲが生じた場合を示している。

図６に示すように、万が一にもクラックＣＲが生じた場合でも、プラズマＴＥＯＳ膜８はクラックＣＲがオゾンＴＥＯＳ膜７にまで達しないだけの厚みを有しているので、図７に示す工程において、プラズマＴＥＯＳ膜８を所定の厚さ（例えば８０ｎｍ）全面的にエッチングすることでクラックＣＲを除去することが可能となる。

このエッチングは、例えば、Ａｒガスを用いたプラズマ生成下で、Ｃ₄Ｆ₈ガスおよびＯ₂ガスを導入して行う異方性ドライエッチングにより実現することができ、本来は、プラズマＴＥＯＳ膜８の厚さ調整のためのエッチングであるが、クラック除去のためのエッチングとしても兼用することができる。

その後、アッシング処理を行う。これにより、プラズマＴＥＯＳ膜８上に残るエッチング残渣物（ポリマー）を除去することができる。なお、このアッシング処理は、高周波放電による酸素プラズマを用いて、２５０℃程度の温度条件下で行う。

続いて、ＳＰＭ（Sulfuric acid/Hydrogen Peroxide Mixture）溶液およびＡＰＭ（Ammonia-Hydrogen Peroxide Mixture）溶液をそれぞれ用いたウエット洗浄処理を行い、プラズマＴＥＯＳ膜８上の有機物およびパーティクルを除去する。なお、それぞれの洗浄に要する時間は何れも６０秒程度である。

次に、図８に示す工程において、プラズマＴＥＯＳ膜８上にプラズマＣＶＤ法により厚さ５０〜１００ｎｍのプラズマＴＥＯＳ膜８１（第２のプラズマＴＥＯＳ膜）を形成してキャップ窒化膜とする。キャップ膜を形成することでプラズマＴＥＯＳ膜８を保護することができる。

このとき、プラズマＴＥＯＳ膜８にはクラックが存在しないので、プラズマＴＥＯＳ膜８１には窪み部等は生じない。

次に、図９に示す工程において、ＭＯＳトランジスタＭＴ間のソース・ドレイン層ＳＤ上のシリサイド膜ＳＳに達するようにコンタクトホールＣＨを形成し、コンタクトホールＣＨの内面にバリアメタル膜９を形成する。

そして、バリアメタル膜９が形成されたコンタクトホールＣＨ内に、Ｗを埋め込んでコンタクトプラグ１０を形成した後、ＣＭＰにより、プラズマＴＥＯＳ膜８１上の不要なバリアメタル膜９およびタングステン膜を除去してコンタクト部を形成する。

このとき、プラズマＴＥＯＳ膜８１の表面には窪み部等を有さないので、当該窪み部等に入り込んだバリアメタル膜９やタングステン膜の導体膜がＣＭＰ後も残り、当該導体膜によってコンタクト部どうしが短絡状態となることが防止される。

以上説明したように、実施の形態１の半導体装置の製造方法においては、オゾンＴＥＯＳ膜７上に形成するプラズマＴＥＯＳ膜８の膜厚を、オゾンＴＥＯＳ膜７における素子非形成領域ＮＦＲと素子形成領域ＦＲとの間の高低差（例えば１００ｎｍ）に応じて厚く設定することで、ＣＭＰ後に素子形成領域ＦＲにプラズマＴＥＯＳ膜８を２０ｎｍ以上、望ましくは１００ｎｍ以上残るようにしている。このため、研磨時に加わる圧力によりプラズマＴＥＯＳ膜８に応力歪みが発生しても、プラズマＴＥＯＳ膜８にクラックが生じることが防止される。

また、ＣＭＰ後のプラズマＴＥＯＳ膜８を全面的に所定の厚さエッチングして平坦化することで、ＣＭＰによりクラックがプラズマＴＥＯＳ膜８に発生した場合であっても、当該クラックを除去することができる。このため、コンタクト部の形成工程において、バリアメタル膜９やコンタクトプラグ膜であるタングステン膜などの導体膜がクラックに内に残り、それに起因してコンタクト部どうしが短絡状態となることが防止される。更に、ＣＭＰの処理時間を低減することができるため、ＣＭＰによるクラックや研磨傷がプラズマＴＥＯＳ膜８に発生する確率を低減させることができる。

＜Ｂ．実施の形態２＞
以上説明した実施の形態１においては、層間絶縁膜をオゾンＴＥＯＳ膜７とプラズマＴＥＯＳ膜８の２層膜で形成する例を示したが、層間絶縁膜をオゾンＴＥＯＳ膜７の単層膜で形成しても良い。

以下、本発明に係る実施の形態２の半導体装置の製造方法について、製造工程を順に示す断面図である図１０〜図１２を用いて説明する。なお、図１〜図４を用いて説明した構成と同一の構成については同一の符号を付し、重複する説明は省略する。

まず、図１０に示す工程において、シリコン基板等の半導体基板１を準備し、半導体基板１上に半導体集積回路を形成する。

図１０では、半導体集積回路を構成する半導体素子の一例として、複数のＭＯＳトランジスタＭＴが比較的密集して配設された構成を示している。

その後、半導体基板１上全面を覆うようにＳＡ−ＣＶＤ法により、約４５０℃の温度でＴＥＯＳとオゾン（Ｏ₃）とを反応させてオゾンＴＥＯＳ膜７を２００〜１０００ｎｍの厚さに形成する。

オゾンＴＥＯＳ膜７を形成すると、半導体集積回路の半導体素子が形成された素子形成領域ＦＲではＭＯＳトランジスタＭＴのゲート電極３の高さに応じてオゾンＴＥＯＳ膜７が盛り上がって隆起領域を形成する。この結果、半導体素子が形成されていない素子非形成領域ＮＦＲと素子形成領域ＦＲとの間に高低差が生じることになる。

次に、図１１に示す工程において、オゾンＴＥＯＳ膜７にＣＭＰを施すことで、素子形成領域ＦＲと素子非形成領域ＮＦＲとの高低差を解消してオゾンＴＥＯＳ膜７を平坦化する。

ここで、オゾンＴＥＯＳ膜７の形成に際しては、図１に示したオゾンＴＥＯＳ膜７より１００ｎｍ程度厚く形成しているので、応力歪みに対する耐性が増しており、ＣＭＰの研磨時に加わる圧力によりオゾンＴＥＯＳ膜７に応力歪みが発生しても、オゾンＴＥＯＳ膜７にクラックが生じることが防止される。

次に、図１２に示す工程において、ＭＯＳトランジスタＭＴ間のソース・ドレイン層ＳＤ上のシリサイド膜ＳＳに達するようにコンタクトホールＣＨを形成し、コンタクトホールＣＨの内面にバリアメタル膜９を形成する。

そして、バリアメタル膜９が形成されたコンタクトホールＣＨ内に、Ｗを埋め込んでコンタクトプラグ１０を形成した後、ＣＭＰにより、オゾンＴＥＯＳ膜７に上の不要なバリアメタル膜９およびタングステン膜を除去する。

このとき、オゾンＴＥＯＳ膜７の表面にはクラック等を有さないので、当該クラック等に入り込んだバリアメタル膜９やタングステン膜の導体膜がＣＭＰ後も残り、当該導体膜によってコンタクト部どうしが短絡状態となることが防止される。

以上説明したように、実施の形態２の半導体装置の製造方法においては層間絶縁膜をオゾンＴＥＯＳ膜７の単層膜で形成し、当該オゾンＴＥＯＳ膜７をＣＭＰの研磨時に加わる圧力に起因した応力歪みに対する耐性が増すように膜厚を厚く形成するので、ＣＭＰに起因してクラックが生じることが防止される。このため、コンタクトホールＣＨの形成工程において、バリアメタル膜９やタングステン膜の導体膜が、クラックに残り、コンタクト部どうしが短絡状態となることが防止される。

なお、以上説明した実施の形態２においては、層間絶縁膜をオゾンＴＥＯＳ膜７の単層膜で形成する例を示したが、オゾンＴＥＯＳ膜７の代わりに、ＨＤＰ−ＣＶＤ（High Density Plasma−Chemical Vapor Deposition）法により形成したシリコン酸化膜を使用しても良い。

また、ＳＯＧ（Spin on Glass）法などの塗布・コーティング法により形成したシリコン酸化膜やその他の低誘電率の絶縁膜（ｌｏｗ−ｋ膜）を使用しても良い。ＳＯＧ法を使用して形成された層間絶縁膜は平坦性に優れるので、ＣＭＰが不要となるという利点がある。

層間絶縁膜のＣＭＰ時に発生するクラックに起因する影響を説明するための図である。層間絶縁膜のＣＭＰ時に発生するクラックに起因する影響を説明するための図である。層間絶縁膜のＣＭＰ時に発生するクラックに起因する影響を説明するための図である。層間絶縁膜のＣＭＰ時に発生するクラックに起因する影響を説明するための図である。本発明に係る実施の形態１の半導体装置の製造方法を説明するための断面図である。本発明に係る実施の形態１の半導体装置の製造方法を説明するための断面図である。本発明に係る実施の形態１の半導体装置の製造方法を説明するための断面図である。本発明に係る実施の形態１の半導体装置の製造方法を説明するための断面図である。本発明に係る実施の形態１の半導体装置の製造方法を説明するための断面図である。本発明に係る実施の形態２の半導体装置の製造方法を説明するための断面図である。本発明に係る実施の形態２の半導体装置の製造方法を説明するための断面図である。本発明に係る実施の形態２の半導体装置の製造方法を説明するための断面図である。

符号の説明

１半導体基板、７オゾンＴＥＯＳ膜、８，８１プラズマＴＥＯＳ膜、ＦＲ素子形成領域、ＮＦＲ素子非形成領域。

Claims

(ａ)半導体基板上全面に、オゾンとＴＥＯＳ（tetra ethyl orthosilicate）との反応により形成したオゾンＴＥＯＳ膜を配設する工程と、
(ｂ)前記オゾンＴＥＯＳ膜上に、プラズマＣＶＤ法により形成した第１のプラズマＴＥＯＳ膜を配設する工程と、
(ｃ)化学機械研磨により前記第１のプラズマＴＥＯＳ膜を全体的に薄くする工程と、
(ｄ)前記化学機械研磨後の前記第１のプラズマＴＥＯＳ膜を異方性エッチングにより全面的に所定厚さ除去して、前記第１のプラズマＴＥＯＳ膜を薄くする工程と、を備える、半導体装置の製造方法。
前記半導体基板は、
半導体素子が形成された素子形成領域と、前記半導体素子が形成されていない素子非形成領域とを有し、
前記工程(ｂ)は、
前記オゾンＴＥＯＳ膜を形成することで前記素子形成領域と前記素子非形成領域との間に生じた第１の高低差に応じて前記第１のプラズマＴＥＯＳ膜の厚さを設定する工程を含み、
前記工程(ｃ)は、
前記第１の高低差に起因する、前記素子形成領域と前記素子非形成領域との間の前記第１のプラズマＴＥＯＳ膜の第２の高低差を低減するように前記化学機械研磨を実施する工程を含む、請求項１記載の半導体装置の製造方法。
前記工程(ｄ)の後に、
(ｅ)前記第１のプラズマＴＥＯＳ膜の表面をアッシングする工程と、
前記工程(ｅ)の後に、
(ｆ)前記第１のプラズマＴＥＯＳ膜の表面をウエット洗浄する工程と、を備える、請求項１記載の半導体装置の製造方法。
前記工程(ｆ)の後に、
前記第１のプラズマＴＥＯＳ膜上に、第２のプラズマＴＥＯＳ膜を配設する工程を備える、請求項３記載の半導体装置の製造方法。
前記工程(ｃ)は、
前記素子形成領域上に、前記化学機械研磨時に加わる圧力により発生する応力歪みに対抗できる厚さの前記第１のプラズマＴＥＯＳ膜を残すように前記化学機械研磨を実施する、請求項２記載の半導体装置の製造方法。
前記工程(ｄ)は、
前記第１のプラズマＴＥＯＳ膜を平坦化する工程を含む、請求項１記載の半導体装置の製造方法。
前記工程(ｆ)は、
前記第１のプラズマＴＥＯＳ膜の表面を、ＳＰＭ（Sulfuric acid/Hydrogen Peroxide Mixture）溶液およびＡＰＭ（Ammonia-Hydrogen Peroxide Mixture）溶液をそれぞれ用いて前記ウエット洗浄する工程を含む、請求項３記載の半導体装置の製造方法。