KR20070054932A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 셀지역과 주변지역으로 구획되고, 상기 셀지역에 조밀하게 수 개의 게이트가 형성된 반도체 기판을 마련하는 단계와, 상기 게이트를 덮도록 기판 전면 상에 층간절연막을 형성하는 단계와, 상기 층간절연막을 CMP하여 상기 층간절연막을 평탄화시킴과 아울러 상기 층간절연막 형성시 발생된 셀지역과 주변지역간의 단차를 제거하는 단계와, 상기 CMP시 층간절연막의 표면에 발생된 마이크로 스크래치를 덮도록 상기 CMP된 층간절연막 상에 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막을 열공정으로 산화시키는 단계 및 상기 산화된 폴리실리콘막을 식각으로 제거하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
도 1은 종래의 방법으로 층간절연막의 CMP시 상기 층간절연막의 표면에 마이크로 스크래치가 발생한 모습을 보여주는 단면도.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 반도체 기판 20: 게이트산화막
30: 도전막 40: 하드마스크막
50: 게이트 60: 층간절연막
70: 산화된 폴리실리콘막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 층간절연막(Inter Layer Dielectrics)의 화학적 기계적 연마(Chemical Mechanical Polishing : 이하, CMP) 공정시 발생되는 마이크로 스크래치를 제거할 수 있는 반도체 소자의 제조방법에 관한 것이다.
이러한 CMP 공정은, 주지된 바와 같이, 슬러리(slurry)에 의한 화학반응과 연마패드(polishing pad)에 의한 기계적 가공이 동시에 수행되는 평탄화 방법으로서, 표면 평탄화를 위해 기존에 이용되어져 왔던 리플로우(reflow) 공정 또는 에치-백(etch-back) 공정 등과 비교해서 글로벌 평탄화를 얻을 수 있고, 아울러, 저온에서 수행될 수 있다는 잇점을 갖는다.
또한, 상기 CMP 공정은 평탄화 공정의 일환으로 제안된 것이지만, 최근에 들어서는 얕은 접합 소자분리(Shallow Trench Isolation) 공정, 층간절연막 평탄화 공정 및 콘택플러그(contact plug) 형성을 위한 도전막의 식각 공정 및 금속배선 형성을 위한 금속막의 식각 공정 등에 필수적으로 이용되고 있으며, 그 이용 분야가 점차 확대되고 있는 추세이다.
상기 층간절연막의 평탄화를 위한 CMP 공정에 적용되고 있는 상용화 슬러리는 디바이스 제조시 요구되는 연마 속도 또는 균일도 등의 연마 성능은 만족할만한 수준을 유지하고 있으나, 층간절연막의 CMP시 슬러리내 존재하는 연마 입자로 인해 층간절연막의 표면에 발생하는 마이크로 스크래치 문제는 해결되지 않고있다. 이렇듯, 상기 층간절연막의 CMP시 상기 층간절연막의 표면에 발생하는 마이크로 스크래치는 콘택플러그(contact plug)간 또는 메탈라인(metal line)간의 브릿지(bridge)를 형성하여 DC fail의 주요 원인이 되고 있다.
따라서, 상기와 같은 문제점을 해결하기 위해 연마 입자의 크기 및 분포 등의 개선 방안등이 제시되고는 있지만, 보통 산화물 성분의 연마 입자를 포함하는 층간절연막의 CMP 공정용 연마 슬러리가 CMP 공정에 적용되지 않으므로, 층간절연 막의 표면에 발생하는 마이크로 스크래치의 근본적인 해결책은 없다.
도 1을 참조하며, 상기 층간절연막의 CMP시 상기 층간절연막의 표면에 마이크로 스크래치가 발생한 것을 알 수 있다.
도 1에서 미설명된 도면 부호 1은 반도체 기판, 2는 게이트산화막, 3은 도전막, 4는 하드마스크막, 5는 게이트, 6은 층간절연막을 각각 나타낸다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로써, 층간절연막 CMP시 발생되는 마이크로 스크래치를 제거할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 셀지역과 주변지역으로 구획되고, 상기 셀지역에 조밀하게 수 개의 게이트가 형성된 반도체 기판을 마련하는 단계; 상기 게이트를 덮도록 기판 전면 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 CMP하여 상기 층간절연막을 평탄화시킴과 아울러 상기 층간절연막 형성시 발생된 셀지역과 주변지역간의 단차를 제거하는 단계; 상기 CMP시 층간절연막의 표면에 발생된 마이크로 스크래치를 덮도록 상기 CMP된 층간절연막 상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막을 열공정으로 산화시키는 단계; 및 상기 산화된 폴리실리콘막을 식각으로 제거하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 층간절연막의 CMP는 연마 목표점 보다 500∼1000Å 더 잔류되 게 수행하는 것을 특징으로 한다.
상기 폴리실리콘막은 500∼2000Å 두께로 형성하는 것을 특징으로 한다.
상기 열공정은 600∼1000℃ 온도에서 수행하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 층간절연막의 CMP 공정에 관한 것으로, 층간절연막의 평탄화 및 상기 층간절연막 증착시 셀지역과 주변지역간에 발생된 단차를 제거하기 위해 층간절연막을 CMP한다. 이때, 상기 CMP는 연마 목표점 보다 더 잔류되게 수행한다. 그런다음, 상기 CMP시 층간절연막의 표면에 발생된 마이크로 스크래치를 덮도록 상기 CMP된 층간절연막 상에 폴리실리콘막을 증착한 후, 그리고나서, 상기 폴리실리콘막을 열공정으로 산화시킨 후, 연이어, 상기 산화된 폴리실리콘막을 제거한다.
이렇게 하면, 상기 산화된 폴리실리콘막을 제거함에 따라 상기 층간절연막의 표면에 발생된 스크래치를 제거할 수 있다.
즉, 연마 목표점 보다 더 잔류되게 CMP된 층간절연막 상에 폴리실리콘막을 증착한 후에, 이를 열공정으로 산화시킨 후, 상기 산화된 폴리실리콘막을 연마 목표점까지 식각으로 제거함으로써, 상기 층간절연막의 표면에 발생된 스크래치를 제거할 수 있다.
다시말해, 상기 층간절연막의 표면에 발생된 스크래치 내부를 폴리실리콘막 으로 채운 후, 이를 열공정으로 산화시킴으로써 상기 스크래치 내부가 층간절연막과 동일한 물질이 된다. 따라서, 상기 층간절연막과 동일한 물질로 변한 스크래치 내부를 포함하여 연마 목표점까지 층간절연막을 식각하게 되면 상기 층간절연막의 표면에 발생된 스크래치를 제거할 수 있다.
자세하게, 도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a을 참조하면, 셀지역 및 주변지역으로 구획된 반도체 기판(10)을 마련한 후, 상기 셀지역의 기판(10)에 대해 게이트 산화 공정을 수행하고, 이를 통해, 기판(10) 표면 상에 게이트산화막(20)을 형성한다. 다음으로, 상기 게이트산화막(20) 상에 도전막(30)과 하드마스크막(40)을 차례로 증착한 후, 이들을 식각하여 상기 셀지역에 조밀하게 수 개의 게이트(50)들을 형성한다.
이어서, 상기 게이트(50)들을 덮도록 기판 전면 상에 층간절연막(60)을 증착한다. 이때, 상기 층간절연막(60)의 증착시 셀지역과 주변지역간의 단차가 생기게 된다.
도 2b를 참조하면, 후속 공정을 위한 층간절연막의 평탄화 및 상기 층간절연막 증착시 발생된 셀지역과 주변지역간의 단차를 제거하기 위해 상기 층간절연막(60)을 연마 목표점 보다 500∼1000Å 더 잔류되게 CMP한다. 여기서, 상기 CMP를 연마 목표점 보다 더 잔류되게 수행하는 것은 후속 식각 공정으로 인한 두께 감소를 고려한 것이다.
한편, 상기 층간절연막(60)의 CMP시 셀지역과 주변지역간의 단차는 제거하였 으나, 상기 CMP시 슬러리내 연마 입자에 의해 층간절연막(60)의 표면에 마이크로 스크래치가 발생하게 된다.
도 2c를 참조하면, 상기 CMP시 층간절연막(60)의 표면에 발생된 마이크로 스크래치를 덮도록 상기 CMP된 층간절연막(60) 상에 폴리실리콘막을 500∼2000Å 두께로 증착한 후, 이어서, 상기 폴리실리콘막을 열공정으로 산화시킨다. 여기서, 상기 열공정은 600∼1000℃ 온도에서 수행한다.
이때, 상기 폴리실리콘막을 열공정으로 산화시킴으로써 층간절연막(60)의 물질과 동일한 물질로 변하게 된다. 즉, 상기 층간절연막의 표면에 발생된 스크래치의 내부에 채워진 폴리실리콘막이 열공정으로 인해 산화됨으로써, 상기 층간절연막의 표면에 발생된 스크래치의 내부는 층간절연막(60)과 동일한 물질이 채워지게 된다.
여기서, 본 발명은 층간절연막(60)의 CMP시 층간절연막에 발생된 마이크로 스크래치를 덮도록 상기 CMP된 층간절연막 상에 폴리실리콘막을 형성한 후에, 이를 열공정으로 산화시켜, 상기 층간절연막(60)과 동일한 물질로 변화시킨다. 그런다음, 상기 산화된 폴리실리콘막(70), 즉, 층간절연막(60)과 동일한 물질로 변한 막을 제거함과 동시에 상기 층간절연막에 발생된 마이크로 스크래치를 제거할 수 있다.
즉, 상기 층간절연막의 표면에 발생된 스크래치의 내부가 산화된 폴리실리콘막(70)으로 채워진 후에, 이를 후속 식각 공정으로 제거함으로써, 상기 층간절연막의 표면에 발생된 스크래치를 제거할 수 있다.
도 2d를 참조하면, 상기 산화된 폴리실리콘막이 포함된 층간절연막을 연마 목표점까지 식각으로 제거하여 마이크로 스크래치가 없고 평탄화된 층간절연막을 얻을 수 있다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명에 따른 반도체 소자를 제조한다.
이상에서와 같이, CMP된 층간절연막 상에 폴리실리콘막을 형성한 후, 이를 열공정으로 산화시킨 후, 그리고 나서, 식각공정으로 제거함으로써, 상기 층간절연막의 CMP시 층간절연막의 표면에 발생된 마이크로 스크래치를 제거할 수 있다. 따라서, 상기 층간절연막의 CMP 후 마이크로 스크래치가 없고 평탄화가 이루어진 층간절연막의 표면을 가질 수 있으며, 상기 마이크로 스크래치로 인해 발생하는 콘택 플러간의 브릿지 현상을 방지함으로써, 디바이스(device)의 수율(yield)을 높일 수 있다.
이상, 본 발명의 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통사의 지식을 가진 자가 용이하게 알 수 있다.

Claims (4)

  1. 셀지역과 주변지역으로 구획되고, 상기 셀지역에 조밀하게 수 개의 게이트가 형성된 반도체 기판을 마련하는 단계;
    상기 게이트를 덮도록 기판 전면 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 CMP하여 상기 층간절연막을 평탄화시킴과 아울러 상기 층간절연막 형성시 발생된 셀지역과 주변지역간의 단차를 제거하는 단계;
    상기 CMP시 층간절연막의 표면에 발생된 마이크로 스크래치를 덮도록 상기 CMP된 층간절연막 상에 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막을 열공정으로 산화시키는 단계; 및
    상기 산화된 폴리실리콘막을 식각으로 제거하는 단계;를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 층간절연막의 CMP는 연마 목표점 보다 500∼1000Å 더 잔류되게 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 폴리실리콘막은 500∼2000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 열공정은 600∼1000℃ 온도에서 수행하는 것을 특징 으로 하는 반도체 소자의 제조방법.
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