KR20080114041A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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김준호
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Abstract

본 발명에 따른 반도체 소자의 제조방법은, 반도체 웨이퍼 상에 층간절연막을 형성하는 단계; 상기 반도체 웨이퍼의 가장자리 지역에 형성된 층간절연막을 베벨 식각(Bevel Etch)하는 단계; 상기 베벨 식각된 반도체 웨이퍼를 클리닝하는 단계; 및 상기 층간절연막을 CMP하는 단계;를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1b는 종래 기술의 문제점을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 웨이퍼 120 : 층간절연막
A : 금속 성분의 잔류물
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 자세하게는, 층간절연막에 대한 CMP공정에서 발생하는 스크래치를 방지하여 제조 수율을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
주지된 바와 같이, 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정은 슬러리(Slurry) 및 연마 패드(Polishing Pad)에 의한 화학 반응과 기계적 가공이 동시에 수행되는 평탄화 공정으로서, 상기 슬러리의 화학적인 특성을 이용해 연마 대상막 표면에 결합력이 낮은 새로운 피막층을 형성시킨 다음, 상기 새로운 피막층을 슬러리 내의 연마입자의 직접적인 접촉, 또는, 유체역학적 압력에 의해 제거함으로써 막의 단차를 제거하는 공정이다.
상기 CMP 공정은 막의 평탄화를 위해 기존에 이용되어져 왔던 리플로우(Reflow) 공정 또는 에치-백(Etch-back) 공정 등과 비교해서 넓은 영역을 평탄화 할 수 있고, 아울러, 저온에서 수행될 수 있다는 장점을 갖는다.
종래의 CMP 공정을 포함하는 반도체 소자의 제조방법을 간략하게 설명하면, 다음과 같다.
먼저, 트랜지스터와 같은 하부 구조물이 형성된 반도체 웨이퍼 상에 금속막을 증착한 후, 상기 금속막을 패터닝해서 제1금속 배선을 형성한다. 그런 다음, 상기 제1금속 배선을 덮도록 층간절연막을 증착하고, 그리고 나서, 상기 층간절연막의 표면을 CMP한다. 이어서, 상기 CMP된 층간절연막 상에 제2금속 배선을 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 반도체 소자를 제조한다.
그러나, 전술한 종래 기술의 경우에는 상기 층간절연막의 표면에 수천 개 이상의 스크래치(Scratch)가 발생된다. 상기 스크래치는 금속 배선간 브리지(Bridge)를 유발하기 때문에, 그 결과, 반도체 소자의 제조 수율이 저하된다.
이하에서는, 도 1a 내지 도 1b를 참조하여 종래 기술의 문제점을 설명하도록 한다.
도 1a를 참조하면, 금속 배선(도시안됨)이 형성된 반도체 웨이퍼(100) 상에 층간절연막(110)을 증착한다. 이때, 상기 반도체 웨이퍼(100)의 가장자리 지역, 즉, 베벨(Bevel) 지역에 금속 성분의 잔류물(A)이 발생하게 된다. 상기 금속 성분의 잔류물(A)은 상기 금속 배선을 패터닝하기 위한 금속막의 식각 공정시 제거되지 않은 채 반도체 웨이퍼(100) 상에 잔류된 것이다.
도 1b를 참조하면, 상기 층간절연막(110)의 표면이 평탄화되도록 CMP한다. 이때, 상기 CMP시 상기 베벨 지역이 노출되는데, 베벨 지역에 잔류된 금속 성분의 잔류물(A) 때문에 상기 층간절연막(110)의 표면에 스크래치가 발생된다.
이러한 스크래치의 발생을 유발하는 금속 성분의 잔류물(A)을 제거하기 위해 웨이퍼 가장자리 지역을 선택적으로 식각하는 베벨 식각 공정이 적용된 바 있다. 하지만, 상기 베벨 식각 공정은 산화막 재질의 막을 식각할 뿐 금속 성분을 제거할 수 없기 때문에, 상기 금속 성분의 잔류물(A)은 제거되지 않는다. 즉, 상기 베벨 식각 공정을 적용하는 방법만으로는 상기 CMP시 스크래치가 발생되는 문제를 해결할 수 없다.
본 발명은 층간절연막에 대한 CMP공정에서 발생하는 스크래치를 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 제조 수율을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 웨이퍼 상에 층 간절연막을 형성하는 단계; 상기 반도체 웨이퍼의 가장자리 지역에 형성된 층간절연막을 베벨 식각(Bevel Etch)하는 단계; 상기 베벨 식각된 반도체 웨이퍼를 클리닝하는 단계; 및 상기 층간절연막을 CMP하는 단계;를 포함하는 것을 특징으로 한다.
여기서, 상기 층간절연막은 HDP(High Density Plasma)막으로 형성한다.
상기 베벨 식각은 상기 반도체 웨이퍼의 가장자리 지역이 노출되도록 수행한다.
상기 클리닝은 상기 반도체 웨이퍼의 가장자리 지역에 노출된 금속 성분의 잔류물이 제거되도록 수행한다.
상기 클리닝은 5∼15분 동안 수행한다.
상기 클리닝은 SC-1(Standard Clean-1) 용액을 사용하여 수행한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하도록 한다.
본 발명은, 금속 배선 간의 분리 및 절연을 위해 형성된 층간절연막을 CMP하기 전에, 반도체 웨이퍼의 가장자리 지역, 즉, 베벨 지역에 형성된 층간절연막 부분을 선택적으로 식각하는 베벨 식각 공정을 수행하고, 상기 베벨 식각 공정이 수행된 반도체 웨이퍼을 클리닝한다.
이렇게 하면, 상기 베벨 식각 공정을 통해 반도체 웨이퍼의 베벨 지역에 발생된 금속 성분의 잔류물을 노출시키고, 상기 노출된 금속 성분의 잔류물을 상기 클리닝을 통해 제거할 수 있다. 따라서, 본 발명은 상기 금속 성분의 잔류물로 인해 상기 CMP 공정시 층간절연막의 표면에 스크래치가 발생되는 것을 방지할 수 있으며, 이를 통해, 반도체 소자의 제조 수율을 향상시킬 수 있다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 반도체 웨이퍼(100) 상에 금속막을 증착한 후, 상기 금속막을 패터닝하여 금속 배선(도시안됨)을 형성한다. 상기 금속 배선은 다층 금속 배선을 적용하는 반도체 소자의 제조시 하부 금속 배선이거나, 또는, 상부 금속 배선이다.
그런 다음, 상기 금속 배선을 덮도록 반도체 웨이퍼(100) 상에 층간절연막(110)을 형성한다. 상기 층간절연막(110)은 상기 금속 배선 간의 절연, 또는, 상 하부 금속 배선 간의 절연을 위해 형성하는 것이며, HDP(High Density Plasma)막으로 형성한다.
이때, 상기 반도체 웨이퍼(100)의 가장자리 지역, 즉, 베벨 지역에 금속 성분의 잔류물(A)이 잔류하게 된다. 상기 금속 성분의 잔류물(A)은 상기 금속 배선을 형성하기 위한 금속막의 패터닝 공정시 제거되지 않은 채 반도체 웨이퍼(100) 상에 잔류된 것이다.
도 2b를 참조하면, 상기 층간절연막(110)에 대해 베벨 식각 공정을 수행한다. 상기 베벨 식각 공정은 상기 반도체 웨이퍼(100)의 가장자리 지역에 대해 선택적으로 수행되는 공정을 말하며, 산화막 재질의 막을 식각하도록 수행된다.
즉, 상기 베벨 식각 공정을 통해 상기 반도체 웨이퍼(100)의 베벨 지역에 형성된 층간절연막(110) 부분이 제거되어 상기 베벨 지역의 반도체 웨이퍼(100) 표면이 노출될 뿐이며, 상기 베벨 지역에 발생된 금속 성분의 잔류물(A)은 그대로 잔류된 상태이다.
도 2c를 참조하면, 상기 베벨 식각 공정이 수행되어 베벨 지역이 노출된 반도체 웨이퍼(100)를 클리닝한다. 여기서, 상기 클리닝은 금속 성분을 용이하게 제거할 수 있는 조건으로 수행하며, 이를 통해, 상기 반도체 웨이퍼(100)의 베벨 지역에 발생된 금속 성분의 잔류물을 완전히 제거할 수 있다. 또한, 상기 클리닝은 NH4OH와 H2O2 및 H2O 가 혼합된 SC-1(Standard Clean-1) 용액을 사용하여 5∼15분 동안, 바람직하게는, 10분 정도 동안 수행한다.
도 2d를 참조하면, 상기 층간절연막(110)의 표면을 평탄화시키기 위해 CMP 공정을 수행한다. 상기 CMP 공정은 금속 배선 간의 절연을 이룸과 아울러 목표하는 층간절연막(110)의 두께가 잔류되도록 수행한다.
이때, 상기 반도체 웨이퍼(100)의 베벨 지역에는 금속 성분의 잔류물이 존재하지 않으므로, 상기 CMP 공정시 층간절연막(110)의 표면에 스크래치가 발생되는 것을 방지할 수 있다. 따라서, 본 발명은 상기 스크래치로 인해 상기 금속 배선 간의 브리지가 발생되는 것을 억제할 수 있으며, 이를 통해, 본 발명은 반도체 소자의 제조 수율을 향상시킬 수 있다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
한편, 전술한 본 발명의 실시예에서는 금속 배선 간의 절연, 또는, 다층 금속 배선 중 상 하부 금속 배선 간의 절연을 위한 층간절연막의 CMP 공정에 있어서 상기 층간절연막 표면의 스크래치 발생을 방지하는 방법에 대해 설명하였지만, 본 발명의 실시예는 소자와 소자 간의 절연을 포함한 모든 절연막의 CMP 공정에 적용할 경우에도 동일한 효과를 얻을 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 반도체 웨이퍼의 표면에 발생된 금속 성분의 잔류물을 제거함으로써, 층간절연막의 CMP 공정시 상기 층간절연막의 표면에 스크래치가 발생하는 것을 방지할 수 있다.
또한, 본 발명은 상기 층간절연막의 표면에 스크래치가 발생되는 것을 방지함으로써, 금속 배선 간의 브리지가 발생되는 것을 억제할 수 있으며, 이를 통해, 본 발명은 반도체 소자의 제조 수율을 향상시킬 수 있다.

Claims (6)

  1. 반도체 웨이퍼 상에 층간절연막을 형성하는 단계;
    상기 반도체 웨이퍼의 가장자리 지역에 형성된 층간절연막을 베벨 식각(Bevel Etch)하는 단계;
    상기 베벨 식각된 반도체 웨이퍼를 클리닝하는 단계; 및
    상기 층간절연막을 CMP하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 층간절연막은 HDP(High Density Plasma)막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 베벨 식각은 상기 반도체 웨이퍼의 가장자리 지역이 노출되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 클리닝은 상기 반도체 웨이퍼의 가장자리 지역에 노출된 금속 성분의 잔류물이 제거되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 클리닝은 5∼15분 동안 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 클리닝은 SC-1(Standard Clean-1) 용액을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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