JP2009272560A

JP2009272560A - 半導体装置の製造方法

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Publication number: JP2009272560A
Application number: JP2008123826A
Authority: JP
Inventors: Ade Asneil Akbar; アデアスネイルアクバル
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2008-05-09
Filing date: 2008-05-09
Publication date: 2009-11-19
Anticipated expiration: 2028-05-09
Also published as: JP5125743B2

Abstract

【課題】微細配線の研磨工程を含む半導体装置の製造工程で、ウェーハ周辺部の膜の剥離を防止する。
【解決手段】半導体基板上の低誘電体膜に形成された配線溝を、バリア膜を介して導体膜で埋め込み、前記配線溝以外の領域に形成された前記導体膜を、バリア膜まで研磨し（第１の研磨）、前記研磨後に全面を剥離防止膜で被覆し、その後、少なくとも前記剥離防止膜と前記バリア膜を研磨して（第２の研磨）、配線を形成する。
【選択図】図２

Description

本発明は、広くは半導体装置の製造方法に関し、特に、配線膜の研磨工程を含む半導体装置の製造方法に関する。

近年、半導体装置の微細化と、動作の高速化に対する要求は増大しており、製造プロセスにおけるデバイスの集積度は、３年間に２倍という早さで進歩しつつある。微細化、高集積化にともなって配線幅や配線ピッチが縮小化し、配線抵抗と配線間容量が増大して、配線遅延が増大するという問題が生じている。

この問題を解決するひとつの方法として、低誘電率（Low-k）の層間絶縁膜材料が用いられるようになってきており、特に、塗布型の低誘電体材料の利用が期待されている。もうひとつの方法は、低抵抗の配線金属材料を用いることである。従来、配線材料はアルミニウム（Ａｌ）の利用が一般的であったが、半導体装置の微細化、動作の高速化に対してアルミニウムでは限界がある。そのため、エレクトロマイグレーションに強く比抵抗の小さい銅（Ｃｕ）配線への移行は不可欠となっている。銅膜はドライエッチングが不可能なため、Low-k膜に形成した配線溝を銅メッキで埋め込み、表面の余分な銅をＣＭＰで除去するダマシン工程（Ｃｕ−ＣＭＰ工程）が採用されている。

一般的に、Ｃｕ−ＣＭＰ工程では、ウェーハ周辺部の研磨レートが高いため、研磨終了後にウェーハ周辺部が過研磨される。その結果、ウェーハ周辺部で層間絶縁膜（ＳｉＯ2膜やLow-k膜など）が剥離し、ウェーハ周辺部にスクラッチが発生する。スクラッチの発生により、ライン間の短絡が多発し、歩留りが低下するという問題がある。

より具体的には、図１（ａ）に示すように、シリコン基板１１１上に、第１酸化膜１１２、第１絶縁膜１１３、低誘電体（Low-k）膜１１４を順次積層する。このとき、スピン方式で塗布された低誘電体膜１１４は、カセット内、成膜チャンバー内で剥がれてダストになるため、ウェーハ周辺部（エッジ領域）の低誘電体膜１１４をエッジリンスで除去する。残った低誘電体膜１１４と、エッジリンスされたエッジ領域との間に段差がある状態で、第２絶縁膜１１５とハードマスク１１６を用いて配線溝１２０を形成する。その後、配線溝１２０の内部およびウェーハ表面にバリア膜１１７を形成し、銅（Ｃｕ）メッキによりＣｕ膜１１８を形成して、配線溝１２０を埋め込む。下層の低誘電体膜１１４の段差に対応して、Ｃｕ膜１１３にも段差が生じる。

このＣｕ膜１１８は、ウェーハキャリアに対する金属汚染の原因となるため、ウェーハ周辺から一定範囲のＣｕ膜１１８を、エッジリンスで除去する。そうすると、銅（Ｃｕ）膜１１８で充填されない銅なし配線溝１２０が現れる。

続いて、ＣＭＰ工程により銅ダマシン配線を形成する。すなわち、図１（ｂ）に示すように、第１研磨として、バリア膜１１７が露出するまで研磨する。続いて、第２研磨として、図１（ｃ）に示すように、Ｃｕ膜１１８を平坦化しながら、第２絶縁膜１１５が露出するまで、バリア膜１１７、ハードマスク１１６を研磨していく。

前述のように、ウェーハ周辺部での研磨レートは中心部に比べて高く、そのうえエッジ周辺に低誘電体膜１１４の段差があると、圧力がさらにウェーハ周辺部へと分散される。その結果、破線のサークルＡで示すように、エッジ領域の第２絶縁膜１１５が過度に研磨され、剥がれが生じることになる。

なお、ウェーハ周辺部での膜の剥離による異物の発生を抑え、Ｃｕ配線への損傷を防止するために、Ｃｕ膜の周辺端が、低誘電体膜に形成された最も外側（最もエッジ側）の配線溝を完全に越えてさらに外側に位置するようにＣｕ配線膜を形成する方法が知られている（たとえば、特許文献１参照）。この文献では、すべての配線溝を完全に埋め込むＣｕ膜を形成した後に、研磨によりＣｕ配線を形成し、全体をブロック膜で被覆する。
特許２００６−９３４０２号公報

上述のように、導体膜の研磨工程を含む半導体製造工程では、ウェーハ周辺部での剥がれや異物の発生が生じ、ウェーハ周辺にスクラッチが多発するという問題があった。ウェーハ周辺部のスクラッチに起因して配線間のショートが発生し、歩留まりが低下する。この問題は、配線の微細化と多孔性の低誘電体材料（Porous Low-k）の使用により、一層顕在化する。

また、特許文献１の方法において、上述したＣｕ配線のさらに上層に、同じくダマシン方式でＣｕ配線を形成する場合には、上層配線用のＣｕ膜のエッジリンスにより、結局はエッジ近傍で、Ｃｕの埋め込みがされていない配線溝が発生してしまい、引き続く研磨工程で剥離してしまう。

そこで、実施形態では、エッジ露光の設計に変更を加えることなく、ウェーハ周辺部の絶縁膜等の膜剥がれを防止する半導体装置の製造方法を提供することを課題とする。

上記課題を解決するために、一つの側面では、半導体装置の製造方法は、
半導体基板上の絶縁膜に形成された配線溝をバリア膜を介して導体膜で埋め込み、
前記配線溝以外の領域に形成された前記導体膜を、前記バリア膜まで研磨し（第１の研磨）、
前記研磨後に全面を剥離防止膜で被覆し、
少なくとも前記剥離防止膜と前記バリア膜を研磨して（第２の研磨）、配線を形成する、
工程を含む。

研磨工程に起因するウェーハ周辺部の膜剥離を防止することができる。その結果、配線間の短絡が防止され、歩留まりが向上する。

以下、図面を参照して、本発明の良好な実施形態を説明する。図２は、本発明の一実施形態の半導体装置の製造工程における配線形成を説明する図である。

まず、図２（ａ）において、シリコン基板１１上に、第１酸化膜１２、第１絶縁膜１３を介して、低誘電体（Low-k）膜１４が形成されている。低誘電体膜１４には、第２絶縁膜１５上に形成されるハードマスク１６により、配線溝２０が形成されている。配線溝２０の内壁とウェーハ表面はバリア膜１７に覆われ、バリア膜１７を介して配線溝２０は導体膜１８で埋め込まれている。

低誘電体膜１４は、ダスト防止のため、その周辺領域があらかじめエッジ除去されている。また、導体膜１８は、ウェーハキャリアが金属汚染されないように、ウェーハのエッジから１．５〜４．０ｍｍ程度の範囲で、エッジ除去されている。これにより、エッジ側に位置する配線溝２０Ｅは、導体膜１８が充填されない状態になる。導体膜１８で埋め込まれていない配線溝２０Ｅの外側の層間絶縁膜（又はその積層）は、配線が微細化するほど、配線溝内の導体膜１８を平坦化する際の研磨圧により、剥離しやすい状態になっている。

実施形態では、この状態から、図２（ｂ）に示すように、配線溝２０以外の領域に堆積された余分な導体膜１８を、バリア膜１７が露出するまで研磨する（第１の研磨）。第１の研磨後に、全面に剥離防止膜２１を形成する。これにより、導体膜１８が充填されていないエッジ近傍の配線溝２０Ｅは、剥離防止膜２１で埋め込まれ、安定した状態になる。

その後、図２（ｃ）に示すように、剥離防止膜２１とバリア膜１７を研磨し（第２の研磨）、さらにハードマスク１７と、配線溝２０内の導体の一部を研磨して、表面を平坦化する。これにより、配線２８が形成される。剥離防止膜２１の一部は、第２の研磨後も、低誘電体膜１４のエッジ除去に起因する段差側壁Ｓ₁に残り、保護壁３１となる。同様に、導体膜１８のエッジ除去により生じた導体なしの配線溝２０Ｅの外側側壁Ｓ₂にも、剥離防止膜２１が残って保護壁３１となる。さらに、配線溝２０Ｅ内部に充填された剥離防止膜２１も、保護壁３１として機能する。

このように、実施形態では、導体膜１８の第１の研磨と、第２の研磨の間に、全面に剥離保護膜２１を形成するため、研磨レートの高いウェーハエッジ近傍で、膜の剥離を抑制することができる。その結果、ウェーハ周辺領域のスクラッチを低減し、配線間の短絡等を防止し、歩留まりを向上することができる。

次に、図３〜図１１を参照して、具体的な配線形成の一例を説明する。まず、図３に示すように、シリコン基板１１上に、シリコン酸化膜（第１酸化膜）１２と第１絶縁膜１３を、ＣＶＤ法により形成する。シリコン酸化膜１２の膜厚は、たとえば３００ｎｍ程度とする。第１絶縁膜１３は、Ｓｉと、Ｎ、Ｏ、Ｃの少なくとも１つを含む膜であり、膜厚は２０〜２００ｎｍである。次いで、スピン塗布方式にて、低誘電体膜１４を形成する。

次に、図４に示すように、低誘電体膜１４のウェーハ周辺のエッジ除去を行う。低誘電体膜１４は、スピン方式で塗布されるため、ウェーハの周辺エッジでは、塗布材料が回り込んでいる。この塗布材料が、カセット、装置内で剥がれてダストになる。これを避けるために、エッジリンスと呼ばれる工程で、ウェーハの周辺洗浄を行う。この工程では、回転支持台（不図示）に固定されたウェーハの外側にエッジリンスノズル（不図示）を配置し、ウェーハ周辺エッジに向かって、ノズルからシンナー等の薬液を吹き付けて、ウェーハ周辺エッジへの塗布材料の回り込みを除去する。これにより、残った低誘電体膜１４とエッジリンスされたウェーハ周辺部との間に段差が形成され、ウェーハ周辺部で下層の第１絶縁膜１３が露出する。

エッジリンスの幅は、ウェーハのエッジから２．０〜４．０ｍｍの範囲である（第１の範囲）。エッジリンスを行ってから、ウェーハを焼成炉に入れて、３００〜５００℃で、３分間焼成し、膜厚が１００〜１０００ｎｍの多孔質層間絶縁膜ＮＣＳ（Nano Clustering Silica又はポーラスシリカ系Low-k膜）１４を形成する。低誘電体材料としては、ＭＳＱ（Methyl Silsesquioxane）、ＨＳＱ（Hydrogen Silsesquioxane）、又はこれらの積層膜を用いてもよい。

次に、図５に示すように、ＣＶＤ法により、段差を含めた全面に、第２絶縁膜１５と、ハードマスク用の第２のシリコン酸化膜２６を順次成膜する。第２のシリコン酸化膜２６上に、スピン塗布法により、ポジレジスト２９を塗布する。

次に、図６に示すように、フォトリソグラフィとエッチングによりレジストパターンをマスクとして、第２のシリコン酸化膜２６でハードマスク１６を形成して、レジスト２９を除去する。次いで、ハードマスク１６をマスクとして、配線溝２０を形成する。このとき、ウェーハのエッジから１．５〜３．０ｍｍの領域にパターンができないように周辺露光を行う。

次に、図７に示すように、配線溝２０の内壁およびウェーハ表面を含む全面に、膜厚１０ｎｍのバリア膜１７をＰＶＤ法により形成する。バリア膜１７は、配線を構成する金属粒子が、層間絶縁膜（第１絶縁膜１５、低誘電体膜１４等）に拡散するのを防止するための膜である。バリア膜１７としては、Ｔａ膜、Ｔｉ膜、ＴａＮ膜、ＴｉＮ膜、ＷＮ膜、又はこれらの積層を用いることができる。

次に、図８に示すように、バリア膜１７上に、たとえば銅（Ｃｕ）メッキのシード層となる銅薄膜（不図示）をＰＶＤ法により形成し、電解メッキ法により、銅配線膜１８を成長する。そして、エッジリンスにより、ウェーハ周辺部の銅配線膜１８を、エッジから１．５〜４．０ｍｍの範囲（第２の範囲）で除去する。これは、ウェーハキャリアが金属汚染されるのを防止するためである。このエッジリンスにより、銅配線膜１８が充填されない銅なし配線溝２０Ｅが生じる。なお、配線膜としては、銅（Ｃｕ）の他に、銀（Ａｇ）、アルミニウム（Ａｌ）、タングステン（Ｗ）を含む導体膜としてもよい。

次に、図９に示すように、ＣＭＰ法により、銅配線膜１８をバリア膜１７が露出するまで研磨する（第１の研磨）。

次に、図１０に示すように、第１の研磨が完了した後に、全面に剥離防止膜２６を形成する。剥離防止膜２６としては、たとえば、膜厚１００ｎｍのシリコン酸化膜をＣＶＤ法により形成する。この剥離防止膜２６で、銅配線膜１８のエッジリンスで生じた銅なし配線溝２０Ｅ（図９参照）が埋め込まれる。

次に、図１１に示すように、剥離防止膜２６及びバリア膜１７、ハードマスク１６、及び配線溝２０内のＣｕ膜１８の一部をＣＭＰ法で研磨して平坦化し（第２の研磨）、配線２８を形成する。この第２の研磨により、低誘電体膜１４のエッジ除去に起因する段差側壁Ｓ₁に剥離防止膜２１の一部が残り、保護壁３１となる。同様に、銅配線膜１８のエッジ除去により生じたＣｕなし配線溝２０Ｅの外側側壁Ｓ₂にも、剥離防止膜２１が残って保護壁３１となる。さらに、配線溝２０Ｅ内部に充填された剥離防止膜２１も、保護壁３１として残る。このようにして、配線２８を有する半導体装置１０が出来上がる。

以上説明したように、実施形態では、Ｃｕ配線膜１８のエッジリンスの後に、バリア膜１７が露出するまでの第１の研磨を行った後に、全面に剥離防止２１を形成し、その後に剥離防止膜２１とバリア膜、さらにハードマスク１６を研磨する第２の研磨を行う。これにより、低誘電体膜１４のエッジリンスに起因する段差側壁Ｓ₁と、Ｃｕ膜１８のエッジリンスに起因する銅なし配線溝２０Ｅの内部および外側側壁Ｓ₂が保護壁３１で覆われ、第２の研磨の過程でウェーハ周辺での膜の剥離を防止することができる。

なお、上述した実施形態では、下層のコンタクトビア（不図示）に接続される配線溝２０を、ビアと別々に形成するシングルダマシンの例をとって説明したが、本発明が、デュアルダマシン配線の形成にも適用可能であることはいうまでもない。

また、基板１１はシリコン基板に限定されず、化合物半導体基板であってもよい。実施形態の製造方法の効果は、低誘電体膜として多孔性のポラスLow-k膜を用いた場合に特に顕著であるが、この例に限定されず、任意の低誘電体材料を用いてもよい。また、本発明は、エッジ部分での剥離が問題となり得る任意の絶縁膜に適用できる。

従来の配線形成方法における問題点を説明するための図である。本発明の実施形態に係る配線形成方法の基本部分を説明するための図である。本発明の一実施形態に係る半導体装置の製造工程図である。本発明の一実施形態に係る半導体装置の製造工程図である。本発明の一実施形態に係る半導体装置の製造工程図である。本発明の一実施形態に係る半導体装置の製造工程図である。本発明の一実施形態に係る半導体装置の製造工程図である。本発明の一実施形態に係る半導体装置の製造工程図である。本発明の一実施形態に係る半導体装置の製造工程図である。本発明の一実施形態に係る半導体装置の製造工程図である。本発明の一実施形態に係る半導体装置の製造工程図である。

符号の説明

１０半導体装置
１１半導体基板（シリコン基板）
１２第１酸化膜
１３第１絶縁膜
１４低誘電体膜（絶縁膜）
１５第２絶縁膜（別の絶縁膜）
１６ハードマスク
１７バリア膜
１８Ｃｕ配線膜（導体膜）
２０配線溝
２０Ｅ銅（Ｃｕ）なし配線溝
２１剥離防止膜
２８配線
３１保護壁

Claims

半導体基板上の絶縁膜に形成された配線溝を、バリア膜を介して導体膜で埋め込み、
前記配線溝以外の領域の前記導体膜を、前記バリア膜まで研磨し、
前記研磨後に全面に剥離防止膜を形成し、
少なくとも前記剥離防止膜と前記バリア膜を研磨して配線を形成する
ことを特徴とする半導体装置の製造方法。
半導体基板上の絶縁膜に配線溝を形成する工程と、
前記配線溝内および前記ウェーハ表面を覆うバリア膜を形成する工程と、
前記バリア膜を介して前記配線溝を埋め込む導体膜を形成する工程と、
前記配線溝以外の領域の導体膜を、前記バリア膜が露出するまで研磨する第１研磨工程と、
前記第１研磨工程の後に、全面に剥離防止膜を形成する工程と、
前記剥離防止膜と前記ウェーハ表面のバリア膜を順次研磨して配線を形成する第２研磨工程と、
を含む半導体装置の製造方法。
前記配線溝の形成前に、前記絶縁膜の周辺部を、ウェーハのエッジから第１の範囲でエッジ除去する第１エッジ除去工程、
をさらに含む請求項２に記載の半導体装置の製造方法。
前記第１研磨工程の前に、前記導体膜の周辺部を、前記ウェーハエッジから前記第１の範囲と同等、又はそれ以下の第２の範囲で除去する第２エッジ除去工程、
をさらに含む請求項３に記載の半導体装置の製造方法。
前記第１エッジ除去工程の後に、前記絶縁膜と、前記第１エッジ除去された周辺領域とを覆う別の絶縁膜を形成する工程、
をさらに含み、
前記配線溝は、前記絶縁膜と前記周辺領域に形成された前記別の絶縁膜とに形成され、
前記第２のエッジ除去工程により、前記周辺領域に形成された前記配線溝の少なくとも一部において、前記埋め込み導体が除去される
ことを特徴とする請求項４に記載の半導体装置の製造方法。
前記埋め込み導体が除去された配線溝は、前記剥離防止膜で埋め込まれることを特徴とする請求項５に記載の半導体装置の製造方法。
前記第１の研磨工程と前記第２の研磨工程の少なくとも一方は化学機械研磨であることを特徴とする請求項２乃至７のいずれか一項に記載の半導体装置の製造方法。