JP2006093402A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】 多層配線を形成する工程を含む半導体装置の製造方法であって、第1の低誘電層3と第2の絶縁層4とに形成した第1の配線溝を埋めるCuからなる第1の配線7Aは、そのウェーハ周辺側端縁がハードマスクを兼ねる第1の低誘電層3のウェーハ周辺領域側端縁を越えるように形成し、その後、第1の配線7Aを保護する為に形成する第1のブロック層8が第1の低誘電層3と接触することがないようにし、以下、絶縁層を介して上記低誘電層以下の積層及び加工の工程を繰り返して多層配線を形成する。
【選択図】 図18
Description
(1)
CVD(chemical vapor deposition)法を適用することに依り、Si基板1上にSiO2 からなる第1の絶縁層2を形成する。
スピンコート法及びベーキング法を適用することに依り、第1の絶縁層2上にSiLKからなる第1の低誘電層3を形成する(例えば、特許文献1又は特許文献2を参照。)。
エッジリンス法を適用することに依り、ウェーハの周辺のみをリンスすることで第1の低誘電層3のウェーハ周辺領域側端縁は図示されているようにウェーハ外周から内側に後退した状態となる。
CVD法を適用することに依り、全面にSiO2 からなる第2の絶縁層4を形成する。
CVD法を適用することに依り、第2の絶縁層4上にSi3 N4 からなる第1のハードマスク層5を形成する。
レジストプロセスを適用することに依り、第1の配線溝を形成する際のマスクとなる第1のレジスト層6を形成する。
(7)
第1の配線溝パターンを形成する為の露光及び周辺露光を行い、次いで、現像処理を行う。この工程に依って、第1の配線溝形成領域6Aに於いては第1の配線溝パターンが形成され、そして、周辺領域6Bに於いてはレジスト層6が全て除去される。
(8)
第1のレジスト層6をマスクとして第1のハードマスク層5のエッチングを行って第1の配線溝パターンの開口を形成する。
(9)
第1のレジスト層6を除去してから、第1のハードマスク層5をマスクとして第2の絶縁層4のエッチングを行って前記開口と同じパターンの第1の配線溝4Aを形成する。
(10)
引き続き、第1のハードマスク層5をマスクとして第1の低誘電層3のエッチングを行って第1の配線溝4Aを延伸し、その後、第1のハードマスク層5を除去する。
(11)
メッキ法を適用することに依り、第1の配線溝4Aを充分に埋める第1のCu層7を形成する。尚、第1のCu層7の下地にはバリアメタル層が存在しているのであるが図では省略してあり、この省略は以下の説明に於いても同じである。
第1のCu層7に周辺エッチングを施して除去する。図には、第1のCu層7で埋められていない第1の配線溝4Aが見られ、これは、周辺エッチングで第1の配線溝4Aを埋めた第1のCu層7が除去されてしまったことを示している。従って、第1のCu層7の周辺領域側端縁は、最外周に位置する第1の配線溝4Aよりも内側に在ることが理解できよう。
(13)
化学機械研磨(chemical mechanical polishing:CMP)法を適用することに依り、第1のCu層7の研磨を行って、第1の配線7Aを形成する。この場合の研磨は、配線間ショートを防ぐ為、第2の絶縁層4内に達する程度に実施する。尚、CMP法の特質として、平面研磨を行うと、ウェーハ周辺では図示されているように斜め研磨される。
(a)CMP法で研磨を行った場合、研磨分布を生ずること、
(b)ウェーハ周辺では、第1のCu層7が存在しない状態で研磨が行われること、 の二つであり、(a)については、特にウェーハ周辺での研磨制御が困難であり、また、(b)については、CMPが、CuとSiO2 との研磨速度の差を利用して制御されるのであるから、図24に見られるように、第1のCu層7の周辺領域側端縁が最外周の第1の配線溝4Aよりも内側に位置している場合には研磨制御が不可能であり、その結果、ウェーハ周辺では、第2の絶縁層4と第1の低誘電層3とが研磨され、低誘電層3の一部が表出されてしまう。
(14)
CVD法を適用することに依り、全面にSi3 N4 からなる第1のブロック層8を形成する。ここで留意しなければならないことは、第1のブロック層8を構成するSi3 N4 と第1の低誘電層3との密着性が良くない為、第1のブロック層8が部分的に剥離してしまい、これが飛散して異物(ごみ)となることである。
(1)
Si基板1上に第1の絶縁層2、第1の低誘電層3、第2の絶縁層4、第1のハードマスク層5、第1のレジスト層6を形成して図示の積層構造を得る工程は、前記従来例1に於ける図19について説明した工程と同じであるので詳細な説明は省略する。
(2)
第1の配線溝パターンを形成する為の露光及び周辺露光を行い、次いで、現像処理を行う。この工程に依って、第1の配線溝形成領域6Aに於いては第1の配線溝パターンが形成され、そして、周辺領域6Bに於いては第1のレジスト層6が全て除去される。
(3) 第1のレジスト層6をマスクとして第1のハードマスク層5のエッチングを行って第1の配線溝パターンの開口を形成する。
(4)
第1のレジスト層6を除去してから、第1のハードマスク層5をマスクとして第2の絶縁層4のエッチングを行って前記開口と同じパターンの第1の配線溝4Aを形成する。
(5)
引き続き、第1のハードマスク層5をマスクとして第1の低誘電層3のエッチングを行って第1の配線溝4Aを延伸し、その後、第1のハードマスク層5を除去する。
(6)
メッキ法を適用することに依り、第1の配線溝4Aを充分に埋める第1のCu層7を形成する。
第1のCu層7の周辺エッチングを行うのであるが、そのエッチングは、第1のCu層7の周辺領域側端縁が最外周に在る第1の配線溝4Aより内側にあって、且つ、第1の低誘電層3の周辺領域側端縁よりも外側に位置するように実施される。図には、第1のCu層7で埋められていない第1の配線溝4Aが見られ、これは、周辺エッチングで第1の配線溝4Aを埋めた第1のCu層7が除去されたことを示している。
(8)
CMP法を適用することに依り、第1のCu層7の研磨を行って第1の配線7Aを形成する。尚、この場合の研磨は、配線間ショートを防ぐ為、第2の絶縁層4内に達する程度に実施する。
(9)
CVD法を適用することに依り、全面にSi3 N4 からなる第1のブロック層8を形成する。この場合、第1のブロック層8を構成するSi3 N4 とは密着性が低い第1の低誘電層3は表出されていないことから、従来例1で説明したような第1のブロック層8の部分的な剥離は発生しない。
引き続きCVD法を適用することに依り、第1のブロック層8上にSiO2 からなる第3の絶縁層9を形成する。
スピンコート法を適用することに依り、第3の絶縁層9上にSiLKからなる第2の低誘電層10を形成する。
エッジリンス法を適用することに依り、ウェーハの周辺のみをリンスすることで第2の低誘電層10のウェーハ周辺領域側端縁は図示されているようにウェーハ外周から内側に後退した状態となる。
CVD法を適用することに依り、第2の低誘電層10上を含む全面にSiO2 からなる第4の絶縁層11を形成する。
引き続きCVD法を適用することに依り、第4の絶縁層11上にSi3 N4 からなる第2のハードマスク層12を形成する。
レジストプロセスを適用することに依り、第2のハードマスク層12上に第2の配線溝を形成する際のマスクとなる第2のレジスト層13を形成する。
(16)
第2の配線溝パターンを形成する為の露光及び周辺露光を行い、次いで、現像処理を行う。この工程に依って、第2の配線溝形成領域13Aに於いては第2の配線溝パターンが形成され、そして、周辺領域13Bでは第2のレジスト層13が全て除去される。
(17)
第2のレジスト層13をマスクとして第2のハードマスク層12のエッチングを行って第2の配線溝パターンの開口を形成する。
(18)
第2のレジスト層13を除去し、前記工程(17)でパターニングされた第2のハードマスク層12を表出させる。
(19)
レジストプロセスを適用することに依り、第2のハードマスク層12上を含む全面に第1のビアホールを形成する為の第3のレジスト層14を形成する。
第1のビアホールパターンを形成する為の露光を行い、次いで、現像処理を行って、ビアホール形成用開口を形成する。尚、この場合、周辺露光は行わない。
(21)
第3のレジスト層14をマスクとして第4の絶縁層11及び第2の低誘電層10のエッチングを行って第1のビアホール形成用開口を形成する。尚、第2の低誘電層10をエッチングする際、レジスト層14を除去する。
(22)
第2のハードマスク層12をマスクとして第4の絶縁層11のエッチングを行って第2の配線溝11Aを形成する。この時、第2の低誘電層10が形成されている領域では、第1のビアホール形成用開口の底に表出されている第3の絶縁層9がエッチングされて第1のビアホール形成用開口が延伸され、また、第2の低誘電層10が形成されていない領域では、第4の絶縁層11と第3の絶縁層9とがエッチングされるので、第2の配線溝11Aは第1のブロック層8の表面に達する。
(1)
CVD法を適用することに依ってSi基板1上にSiO2 からなる第1の絶縁層2を形成し、スピンコート法を適用することに依って第1の絶縁層2上にSiLKからなる第1の低誘電層3を形成し、CVD法を適用することに依って第1の低誘電層3上にSiO2 からなる第2の絶縁層4を形成し、CVD法を適用することに依って第2の絶縁層4上にSi3 N4 からなる第1のハードマスク層5を形成し、レジストプロセスを適用することに依って第1のハードマスク層5上に第1のレジスト層6を形成する。
エッジリンス法を適用することに依り、ウェーハの周辺のみをリンスすることで第1の低誘電層3のウェーハ周辺領域側端縁は図示されているようにウェーハ外周から内側に後退した状態となる。
(3) 第1のレジスト層6に対し、第1の配線溝パターンを形成する為の露光及び周辺露光を行い、次いで、現像処理を行う。
(4)
第1のレジスト層6をマスクとして第1のハードマスク層5のエッチングを行って第1の配線溝パターンの開口を形成する。
(5)
第1のレジスト層6を除去してから、第1のハードマスク層5をマスクとして第2の絶縁層4のエッチングを行って第1の配線溝4Aを形成する。この工程を経ると周辺領域6Bに表出されていた第2の絶縁層4及びその下地になっていた第1の絶縁層2は除去されてSi基板1が表出される。
(6) 第1のハードマスク層5をマスクとして第1の低誘電層3のエッチングを行って第1の配線溝4Aを延伸する。その後、第1のハードマスク層5をエッチングして除去する。
(7)
メッキ法を適用することに依り、第1のCu層7を形成する。この場合、第1のCu層7の周辺領域側端縁は、最外周に位置する第1の配線溝4Aよりもウェーハの内側で且つ第1の低誘電層3の周辺領域側端縁よりも外側に位置するように形成する。
(8)
CMP法を適用することに依り、第1のCu層7の研磨を行って第1の配線7Aを形成する。尚、この場合の研磨は、配線間のショートを防ぐ為、第2の絶縁層4内に達する程度まで実施する。
(9)
CVD法を適用することに依り、全面にSi3 N4 からなる第1のブロック層8を形成し、次いで、CVD法を適用することに依り、第1のブロック層8上にSiO2 からなる第3の絶縁層9を形成し、次いで、スピンコート法を適用することに依り、第3の絶縁層9上にSiLKからなる第2の低誘電層10を形成する。
エッジリンス法を適用することに依り、ウェーハの周辺のみをリンスすることで第1の低誘電層3のウェーハ周辺領域側端縁は図示されているようにウェーハ外周から内側に後退した状態となる。
(11)
CVD法を適用することに依り、全面にSiO2 からなる第4の絶縁層11を形成し、次いで、CVD法を適用することに依り、第4の絶縁膜11上にSi3 N4 からなる第2のハードマスク層12を形成し、スピンコート法を適用することに依り、第2のハードマスク層12上に第2のレジスト層13を形成する。
(12)
第2のレジスト層13に対し、第2の配線溝パターンを形成する為の露光及び周辺露光を行い、次いで、現像処理を行って第2のレジスト層13のパターニングをする。
(13)
第2のレジスト層13をマスクとして第2のハードマスク層12のエッチングを行って第2の配線溝パターンの開口を形成する。
(14)
第2のレジスト層13を除去し、前記工程(12)でパターニングされた第2のハードマスク層12を表出させる。
スピンコート法を適用することに依り、第2のハードマスク層12上を含む全面に第1のビアホールを形成する為の第3のレジスト層14を形成する。
(16)
第3のレジスト層14に対し、第1のビアホールを形成する為の露光を行い、次いで、現像を行って、第1のビアホール形成用パターンを形成する。尚、この場合、周辺露光は行わない。
(17)
第3のレジスト層14をマスクとして第4の絶縁層11及び第2の低誘電層10のエッチングを行って第1のビアホール形成用開口を形成する。尚、第2の低誘電層10をエッチングする際、第3のレジスト層14を除去する。
(18)
第2のハードマスク層12をマスクとして第4の絶縁層11のエッチングを行って第2の配線溝11Aを形成する。この時、第2の低誘電層10が存在する領域では、第1のビアホール形成用開口の底に表出されている第3の絶縁層9もエッチングされて第1のビアホール9Aが形成され、また、第2の低誘電層10が存在しない領域では、直接積層状態に在る第4の絶縁層11と第3の絶縁層9とがエッチングされる。
第2のハードマスク層12の除去、第1のビアホール9A内の底に表出されている第1のブロック層8のエッチング、第2の低誘電層10のエッチングを行う。この工程を経ることで、第2の配線溝11Aの延伸、及び、第1のビアホール9Aの延伸、周辺領域に於ける第1のブロック層8の除去が行われる。
(20)
メッキ法を適用することに依り、第2のCu層15を形成する。この場合、第2のCu層15の周辺領域側端縁は、最外周に位置する第2の配線溝11Aよりもウェーハの外周側で且つ第2の低誘電層10の周辺領域側端縁よりも外側に位置するように形成する。
(21)
CMP法を適用することに依り、第2のCu層15の研磨を行って第2の配線15A及び第1のビアコンタクト15Bを形成する。尚、この場合の研磨は、配線間のショートを防ぐ為、第4の絶縁層11内に達する程度まで実施する。
(22)
CVD法を適用することに依り、全面にSi3 N4 からなる第2のブロック層16を形成する。この場合、勿論、Si3 N4 との密着性が低い材料からなる層は表出されていないので、第2のブロック層16の局所的な剥離は発生せず、従って、異物(ごみ)も現れない。
2 第1の絶縁層
3 第1の低誘電層
4 第2の絶縁層
4A 第1の配線溝
5 第1のハードマスク層
6 第1のレジスト層
6A 第1の配線溝形成領域
6B 周辺領域
7 第1のCu層
7A 第1の配線
8 第1のブロック層
9 第3の絶縁層
10 第2の低誘電層
11 第4の絶縁層
11A 第2の配線溝
12 第2のハードマスク層
13 第2のレジスト層
13A 第2の配線溝形成領域
13B 周辺領域
14 第3のレジスト層
15 第2のCu層
15A 第2の配線
16 第2のブロック層
Claims (3)
- デュアルダマシン法並びに多重ハードマスク法を適用して多層配線を形成する工程が含まれる半導体装置の製造方法に於いて、
半導体基板上に第1の絶縁層、第1の低誘電層、第2の絶縁層、第1のハードマスク層を順に形成する工程と、
次いで、第1のハードマスク層に第1の配線溝パターンの開口を形成してから第2の絶縁層及び第1の低誘電層に前記開口と同パターンの第1の配線溝を形成する工程と、
次いで、第1の配線溝を埋め且つウェーハ周辺領域側端縁が第1の低誘電層のウェーハ周辺領域側端縁を越えてウェーハ外周方向に延在するCuからなる第1の配線を形成する工程と、
次いで、第1の配線上を含めた全面に第1のブロック層を形成する工程と、
次いで、第3の絶縁層、第2の低誘電層、第4の絶縁層、第2のハードマスク層を順に形成する工程と、
次いで、第2のハードマスク層に第2の配線溝パターンの開口を形成してから第4の絶縁層及び第2の低誘電層に前記開口と同パターンの第2の配線溝を形成する工程と、
次いで、第3の絶縁膜及び第1のブロック層を貫通するビアホールを形成する工程と、 次いで、第2の配線溝を埋め且つウェーハ周辺領域側端縁が第2の低誘電層のウェーハ周辺領域側端縁を越えてウェーハ外周方向に延在するCuからなる第2の配線及び前記ビアホールを埋め第2の配線と第1の配線とを結ぶ同じCuからなるコンタクトプラグを形成する工程と、
次いで、第2の配線上を含めた全面に第2のブロック層を形成する工程と
が含まれてなることを特徴とする半導体装置の製造方法。 - 第2のブロック層上に、絶縁層を介し、低誘電層、絶縁層、ハードマスク層の形成から始まる請求項1記載の工程を繰り返し、Cuからなる配線を多層化する工程
が含まれてなることを特徴とする請求項1記載の半導体装置の製造方法。 - 第2の低誘電層はそのウェーハ周辺領域側端縁が第1のCu層からなる第1の配線に於けるウェーハの周辺領域側端縁を越えてウェーハ外周方向に延在して形成されること
を特徴とする請求項1記載の半導体装置の製造方法。
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JP2004276925A JP2006093402A (ja) | 2004-09-24 | 2004-09-24 | 半導体装置の製造方法 |
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Cited By (4)
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WO2007107176A1 (en) * | 2006-03-17 | 2007-09-27 | Freescale Semiconductor, Inc. | Method of reducing risk of delamination of a layer of a semiconductor device |
TWI406361B (zh) * | 2006-05-17 | 2013-08-21 | Ibm | 於互連應用中形成可靠介層接觸之結構及方法 |
US8669190B2 (en) | 2011-02-09 | 2014-03-11 | Canon Kabushiki Kaisha | Method for manufacturing semiconductor device and semiconductor wafer |
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-
2004
- 2004-09-24 JP JP2004276925A patent/JP2006093402A/ja active Pending
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