KR20080060949A - 반도체 소자의 금속 배선 및 이의 제조 방법 - Google Patents

반도체 소자의 금속 배선 및 이의 제조 방법 Download PDF

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Abstract

반도체 소자의 금속 배선 및 이의 제조 방법이 개시되어 있다. 반도체 소자의 금속 배선은 하부 배선 구조물 상에 상기 하부 배선 구조물의 하부 배선을 노출하는 비아홀을 갖는 제1 층간 절연막 패턴, 상기 비아홀의 측벽 및 상기 하부 배선을 선택적으로 덮는 제1 베리어 패턴, 상기 제1 층간 절연막 패턴을 덮고 상기 제1 베리어 패턴을 노출하는 트랜치를 갖는 제2 층간 절연막 패턴, 상기 트랜치 내벽 및 상기 제1 베리어 패턴을 덮는 제2 베리어 패턴, 상기 제2 베리어 패턴 상에 형성된 씨드 패턴 및 상기 씨드 패턴 상에 형성된 구리 배선을 포함하는 반도체 소자의 금속 배선을 포함한다.
반도체 소자, 금속 배선, 배선 구조물, 트랜치, 비아홀

Description

반도체 소자의 금속 배선 및 이의 제조 방법{METAL LINE IN SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE METAL LINE}
도 1은 본 발명의 일실시예에 의한 반도체 소자의 금속 배선을 도시한 단면도이다.
도 2 내지 도 5들은 도 1에 도시된 반도체 소자의 금속 배선 제조 방법을 도시한 단면도들이다.
도 6은 본 발명의 다른 실시예에 의한 반도체 소자의 금속 배선을 도시한 단면도이다.
도 7 내지 도 9들은 도 6에 도시된 반도체 소자의 금속 배선을 제조하는 방법을 도시한 단면도들이다.
본 발명은 반도체 소자의 금속 배선 및 이의 제조 방법에 관한 것이다.
최근 들어 반도체 소자의 고속화, 고집적화가 급속히 진행되고 있고, 이로 인해 트랜지스터의 크기는 보다 작아지고 있는 추세이다. 트랜지스터의 집적도가 증가됨에 따라 반도체 소자의 금속 배선은 보다 미세화되고 있으며, 이 결과 금속 배선에 인가된 신호가 지연되거나 왜곡되어 반도체 소자의 고속 동작이 방해받고 있다.
이와 같은 이유로 최근 반도체 소자의 금속 배선 재료로 널리 이용해 왔던 알루미늄 또는 알루미늄 합금보다 저항이 작고, 높은 전기 이동도(Electro-migration)를 갖는 재료인 구리(copper)를 이용한 구리 배선에 대한 개발이 급속히 진행되고 있다.
그러나, 구리 배선을 형성하기 위해서는 구리막을 형성한 후 구리막을 식각해야 하지만 구리는 알루미늄과 다르게 식각이 용이하지 않고, 구리막의 표면이 대기중에서 급속히 산화되는 문제점을 갖기 때문에 최근에는 이와 같은 구리 배선 형성시 문제점을 해결하기 위한 "다마신(Damascene) 공정"이 개발된 바 있다.
다마신 공정은 층간 절연막에 비아홀 및 트랜치를 형성하고, 비아홀 및 트랜치가 채워지도록 층간 절연막 상에 구리막을 증착한 후 화학기계적 연마(CMP) 공정으로 구리막을 평탄화하여 비아홀 및 트랜치 내부에 구리 배선을 형성한다.
한편, 구리 배선에 포함된 구리 이온은 층간 절연막으로 쉽게 확산 되어 인접한 금속 배선과 쇼트 되는 등 다양한 문제점을 갖기 때문에 일반적으로, 층간 절연막에 비아홀 및 트랜치를 형성한 후, 비아홀 및 트랜치의 내벽에 구리 이온의 확산을 방지하는 베리어막이 형성된다.
그러나, 비아홀 및 트랜치의 내벽에 형성되는 베리어막은 스텝 커버리지가 나빠 비아홀 및 트랜치의 내벽에 구리 배선을 형성할 때 원하지 않는 보이드 등이 발생되는 문제점을 갖는다.
본 발명의 하나의 목적은 베리어막의 스텝 커버리지를 개선하여 구리 배선 형성시 보이드 등이 발생되지 않도록 한 반도체 소자의 금속 배선을 제공함에 있다.
본 발명의 다른 목적은 상기 반도체 소자의 금속 배선을 제조하기 위한 반도체 소자의 금속 배선 제조 방법을 제공함에 있다.
본 발명의 하나의 목적을 구현하기 위한 반도체 소자의 금속 배선은 하부 배선 구조물 상에 상기 하부 배선 구조물의 하부 배선을 노출하는 비아홀을 갖는 제1 층간 절연막 패턴, 상기 비아홀의 측벽 및 상기 하부 배선을 선택적으로 덮는 제1 베리어 패턴, 상기 제1 층간 절연막 패턴을 덮고 상기 제1 베리어 패턴을 노출하는 트랜치를 갖는 제2 층간 절연막 패턴, 상기 트랜치 내벽 및 상기 제1 베리어 패턴을 덮는 제2 베리어 패턴, 상기 제2 베리어 패턴 상에 형성된 씨드 패턴 및 상기 씨드 패턴 상에 형성된 구리 배선을 포함하는 반도체 소자의 금속 배선을 포함한다.
본 발명의 다른 목적을 구현하기 위한 반도체 소자의 금속 배선 형성 방법은 하부 배선 구조물 상에 상기 하부 배선 구조물에 포함된 하부 배선을 노출하는 비아홀을 갖는 제1 층간 절연막 패턴을 형성하는 단계, 상기 비아홀의 측벽 및 상기 하부 배선을 선택적으로 덮는 제1 베리어 패턴을 형성하는 단계, 상기 제1 층간 절연막 패턴을 덮고 상기 제1 베리어 패턴을 노출하는 트랜치를 갖는 제2 층간 절연 막 패턴을 형성하는 단계, 상기 트랜치 내벽 및 상기 제1 베리어 패턴을 덮는 제2 베리어 패턴을 형성하는 단계, 상기 제2 베리어 패턴 상에 씨드층을 형성하는 단계 및 상기 씨드층 상에 구리 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 제조 방법을 포함한다.
또한, 본 발명의 하나의 목적을 구현하기 위한 반도체 소자의 금속 배선은 하부 배선 구조물을 덮고 상기 하부 배선 구조물의 하부 배선을 노출하는 비아홀을 갖는 제1 층간 절연막, 상기 제1 층간 절연막을 덮고 상기 비아홀을 노출하는 트랜치를 갖는 제2 층간 절연막, 상기 비아홀 측벽 및 상기 트랜치의 측벽을 선택적으로 덮는 제1 베리어막 패턴, 상기 비아홀 및 상기 트랜치에 형성되어 상기 제1 베리어막 패턴을 덮는 제2 베리어막 패턴, 상기 제2 베리어막 패턴 상에 배치된 씨드 패턴 및 상기 씨드 패턴 상에 배치된 구리 배선을 포함한다.
또한, 본 발명의 다른 목적을 구현하기 위한 반도체 소자의 금속 배선 형성 방법은 하부 배선 구조물을 덮는 제1 층간 절연막을 형성하는 단계, 상기 제1 층간 절연막을 덮는 제2 층간 절연막을 형성하는 단계, 상기 제1 및 제2 층간 절연막들을 패터닝하여 상기 하부 배선 구조물의 하부 배선을 노출하는 비아홀 및 트랜치를 형성하는 단계, 상기 비아홀 및 상기 트랜치를 덮는 제1 베리어막을 형성하는 단계, 상기 제1 베리어막을 블랭킷 식각하여 상기 비아홀 측벽 및 상기 트랜치의 측벽을 선택적으로 덮는 제1 베리어막 패턴을 형성하는 단계, 상기 비아홀 및 상기 트랜치에 상기 제1 베리어막 패턴을 덮는 제2 베리어막을 형성하는 단계, 상기 제2 베리어막 상에 씨드층을 형성하는 단계 및 상기 씨드층 상에 구리 배선을 형성하는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자의 금속 배선 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 반도체 소자의 금속 배선을 도시한 단면도이다.
도 1을 참조하면, 반도체 소자의 금속 배선(150)은 하부 배선 구조물(50), 제1 층간 절연막 패턴(60), 제1 베리어 패턴(70), 제2 층간 절연막 패턴(80), 제2 베리어 패턴(90), 씨드 패턴(100) 및 구리 배선(110)을 포함한다.
구체적으로, 하부 배선 구조물(50)은 반도체 기판(10), 반도체 기판(10)을 덮는 층간 절연막(20,30)들 및 하부 배선(40)을 포함한다.
제1 층간 절연막 패턴(60)은 하부 배선 구조물(50) 상에 배치된다. 본 실시예에서, 제1 층간 절연막 패턴(60)은 비아홀(65)을 갖고, 비아홀(65)은 하부 배선 구조물(50)의 하부 배선(40)을 노출한다.
제1 베리어 패턴(70)은 비아홀(65)의 측벽 및 비아홀(65)에 의하여 노출된 하부 배선(40)상에 배치된다. 본 실시예에서, 비아홀(65)의 측벽에 배치된 제1 베리어 패턴(70)을 제1 패턴(72)으로 정의하기로 하고, 하부 배선(40) 상에 배치된 제1 베리어 패턴(70)을 제2 패턴(74)으로 정의하기로 한다. 제1 베리어 패턴(70)으 로 사용할 수 있는 물질의 예로서는 TaN, Ta, Ti, TiN 및 TiSiN 등을 들 수 있다.
본 실시예에서, 제1 베리어 패턴(70)의 제1 패턴(72)의 높이는 제1 층간 절연막 패턴(60)의 두께보다 낮게 형성된다. 본 실시예에서, 제1 패턴(72)의 높이를 제1 층간 절연막 패턴(60)의 두께보다 낮게 형성함으로써 후술될 구리 배선(110)에 보이드가 발생되는 것을 방지할 수 있다.
제2 층간 절연막 패턴(80)은 제1 층간 절연막 패턴(60)을 덮고, 제1 베리어 패턴(70)을 노출하는 트랜치(82)를 갖는다. 본 실시예에서, 트랜치(82)의 면적은 비아홀(65)의 평면적보다 크게 형성된다.
제2 베리어 패턴(90)은 트랜치(82)의 내벽, 비아홀(65)의 내벽, 제1 베리어 패턴(70) 및 하부 배선(40)을 덮는다. 비아홀(65)의 하부에서는 제1 베리어 패턴(65) 및 제2 베리어 패턴(90)이 오버랩되기 때문에 제2 베리어 패턴(90)은 비아홀(65)의 하부에서 안정된 구조를 갖고, 이로 인해 구리 배선 형성 도중 보이드가 발생되는 것을 억제할 수 있다. 제2 베리어 패턴(90)으로 사용할 수 있는 물질의 예로서는 TaN, Ta, Ti, TiN 및 TiSiN 등을 들 수 있다.
씨드 패턴(100)은 제2 베리어 패턴(90) 상에 형성되고, 씨드 패턴(100) 상에는 구리 배선(110)이 배치된다.
도 2 내지 도 5들은 도 1에 도시된 반도체 소자의 금속 배선 제조 방법을 도시한 단면도들이다.
도 2를 참조하면, 반도체 기판(10) 상에는 하부 배선(40)을 갖는 하부 배선 구조물(50)이 형성된다.
반도체 기판(10) 상에 하부 배선 구조물(50)이 형성된 후, 하부 배선 구조물(50) 상에는 제1 층간 절연막 패턴(60)이 형성된다.
제1 층간 절연막 패턴(60)을 형성하기 위해서 하부 배선 구조물(50) 상에는 제1 층간 절연막(미도시)이 형성되고, 제1 층간 절연막 상에는 포토레지스트 패턴(미도시)이 형성된다. 포토레지스트 패턴은 하부 배선(40)과 대응하는 부분을 개구하는 개구(미도시)를 갖는다.
제1 층간 절연막은 포토레지스트 패턴을 식각 마스크로 이용하여 패터닝 되어 하부 배선(40)을 노출하는 비아홀(65)을 갖는 제1 층간 절연막 패턴(60)이 형성된다.
도 3을 참조하면, 비아홀(65)을 갖는 제1 층간 절연막 패턴(60)이 형성된 후, 제1 층간 절연막 패턴(60) 상에는 제1 베리어막(75)이 형성된다. 본 실시예에서, 제1 베리어막(75)으로 사용될 수 있는 물질의 예로서는 TaN, Ta, Ti, TiN 및 TiSiN 등을 들 수 있다.
제1 층간 절연막 패턴(60) 상에 제1 베리어막(75)이 형성된 후, 제1 베리어막(75) 상에는 레진 패턴(78)이 형성된다.
레진 패턴(78)을 형성하기 위하여, 제1 베리어막(75) 상에는 전면적에 걸쳐 레진층(79)이 형성된다. 본 실시예에서, 레진층(79)은 노볼락 레진을 포함할 수 있고, 레진층(79)은 제1 베리어막(75)을 완전히 덥는다.
레진층(79)이 형성된 후, 레진층(79)은 비아홀(65)의 내부에만 남도록 에치백 식각되어 레진 패턴(78)이 형성된다. 본 실시예에서, 레진 패턴(78)의 두께는 비아홀(65)의 높이보다 얇게 형성된다.
도 4를 참조하면, 비아홀(65) 내부에 레진 패턴(78)이 형성된 후, 제1 베리어막(75)은 레진 패턴(78)을 식각 마스크로 이용하여 패터닝 되어, 비아홀(65) 내부에는 제1 베리어 패턴(70)이 형성된다. 본 실시예에서, 제1 베리어막(75)은 HNO3/HF 용액에 의하여 습식 식각 되거나, 플라즈마에 의하여 건식 식각될 수 있다.
제1 베리어막(75)을 패터닝하여 형성된 제1 베리어 패턴(70)은 제1 패턴(72) 및 제2 패턴(74)를 갖는다. 제1 패턴(72)은 비아홀(65)의 측벽에 형성되고, 제2 패턴(74)은 하부 배선(40)의 상면과 전기적으로 접촉된다. 본 실시예에서, 제1 패턴(72)의 높이는 레진 패턴(78)에 의하여 결정된다.
본 실시예에서, 레진 패턴(78)의 두께가 비아홀(65)의 높이보다 낮기 때문에 제1 패턴(72)의 높이 역시 비아홀(65)의 두께보다 낮게 형성된다.
도 5를 참조하면, 제1 층간 절연막 패턴(60)의 비아홀(65) 내부에 제1 베리어 패턴(70)이 형성된 후, 제1 층간 절연막 패턴(60) 상에는 제2 층간 절연막 패턴(80)이 형성된다.
본 실시예에서, 제2 층간 절연막 패턴(80)은 제1 층간 절연막 패턴(60)의 비아홀(65)의 제1 베리어 패턴(70)을 노출하는 트랜치(82)를 갖는다.
트랜치(82)를 갖는 제2 층간 절연막 패턴(80)이 형성된 후, 제2 층간 절연막 패턴(80) 상에는 제2 베리어막(95)이 형성된다. 본 실시예에서, 제2 베리어막(95)으로 사용될 수 있는 물질의 예로서는 TaN, Ta, Ti, TiN 및 TiSiN 등을 들 수 있 다.
제2 베리어막(95)이 형성된 후, 제2 베리어막(95) 상에는 씨드층(105)이 형성된다. 씨드층(105)으로 사용될 수 있는 물질의 예로서는 구리 등을 들 수 있다.
제2 베리어막(95) 및 씨드층(105)이 형성된 후, 씨드층(105) 상에는 구리막(115)이 형성된다.
본 실시예에서는 제1 층간 절연막 패턴(60)의 비아홀(65)의 하부에 배치된 제1 베리어 패턴(70) 상에 제2 베리어막(95)이 오버랩되어 있기 때문에 구리막(115)을 형성할 때 비아홀(65) 내부에서 보이드가 발생되는 것을 억제할 수 있다.
이후, 제2 층간 절연막 패턴(80)의 상면에 배치된 구리막(115), 씨드층(105) 및 제2 베리어막(95)은 화학적 기계적 연마 공정에 의하여 제거 되어 도 1에 도시된 바와 같은 구리 배선(110), 씨드 패턴(100) 및 제2 베리어막 패턴(90)이 형성된다.
도 6은 본 발명의 다른 실시예에 의한 반도체 소자의 금속 배선을 도시한 단면도이다.
도 6을 참조하면, 반도체 소자의 금속 배선(250)은 하부 배선 구조물(150), 제1 층간 절연막 패턴(160), 제1 베리어 패턴(170), 제2 층간 절연막 패턴(180), 제2 베리어 패턴(190), 씨드 패턴(200) 및 구리 배선(210)을 포함한다.
구체적으로, 하부 배선 구조물(150)은 반도체 기판(110), 반도체 기판(110)을 덮는 층간 절연막(120,130)들 및 하부 배선(140)을 포함한다.
제1 층간 절연막 패턴(160)은 하부 배선 구조물(150) 상에 배치된다. 본 실시예에서, 제1 층간 절연막 패턴(160)은 비아홀(165)을 갖고, 비아홀(165)은 하부 배선 구조물(150)의 하부 배선(140)을 노출한다.
제2 층간 절연막 패턴(170)은 제1 층간 절연막 패턴(160)상에 배치된다. 본 실시예에서, 제2 층간 절연막 패턴(170)은 비아홀(165)를 노출하는 트랜치(182)를 갖는다.
제1 베리어 패턴(170)은 제1 층간 절연막 패턴(170)에 형성된 비아홀(165)의 측면 및 제2 층간 절연막 패턴(180)에 형성된 트랜치(182)의 측면에 각각 형성된다. 본 실시예에서, 비아홀(165)의 측면 및 트랜치(182)의 측면에 선택적으로 형성된 각 제1 베리어 패턴(170)의 단면은 하부로 갈수록 점차 두께가 증가 되는 형상을 갖는다. 본 실시예에서, 제1 베리어 패턴(170)으로 사용할 수 있는 물질의 예로서는 TaN, Ta, Ti, TiN 및 TiSiN 등을 들 수 있다.
본 실시예에서, 제1 베리어 패턴(170)은 제1 베리어 패턴(170)의 단면이 하부로 갈수록 점차 두께가 증가되는 형상을 가짐으로써 후술될 구리 배선(210)에 보이드가 발생 되는 것을 방지할 수 있다.
제2 베리어 패턴(190)은 트랜치(182)의 내벽, 비아홀(165)의 내벽, 제1 베리어 패턴(170) 및 하부 배선(140)을 덮는다. 비아홀(165) 및 트랜치(182)의 측면에만 선택적으로 제1 베리어 패턴(165)이 배치되기 때문에 제2 베리어 패턴(190)은 비아홀(165)의 하부에서 안정된 구조를 갖고, 이로 인해 구리 배선 형성 도중 보이드가 발생되는 것을 억제할 수 있다. 제2 베리어 패턴(190)으로 사용할 수 있는 물 질의 예로서는 TaN, Ta, Ti, TiN 및 TiSiN 등을 들 수 있다.
씨드 패턴(200)은 제2 베리어 패턴(190) 상에 형성되고, 씨드 패턴(200) 상에는 구리 배선(210)이 배치된다.
도 7 내지 도 9들은 도 6에 도시된 반도체 소자의 금속 배선을 제조하는 방법을 도시한 단면도들이다.
도 7을 참조하면, 반도체 기판(110) 상에는 하부 배선(140)을 갖는 하부 배선 구조물(150)이 형성된다.
반도체 기판(110) 상에 하부 배선 구조물(150)이 형성된 후, 하부 배선 구조물(150) 상에는 비아홀(165)를 갖는 제1 층간 절연막 패턴(160) 및 트랜치(182)를 갖는 제2 층간 절연막 패턴(180)이 형성된다.
본 실시예에서는 제1 층간 절연막(미도시) 및 제2 층간 절연막(미도시)를 형성한 후, 비아홀(165) 및 트랜치(180)를 형성하여 제1 층간 절연막 패턴(160) 및 제2 층간 절연막 패턴(180)을 형성한다.
비아홀(165)을 갖는 제1 층간 절연막 패턴(160) 및 트랜치(182)를 갖는 제2 층간 절연막 패턴(180)이 형성된 후, 제2 층간 절연막 패턴(180) 상에는 제1 베리어막(175)이 형성된다. 본 실시예에서, 제1 베리어막(175)으로 사용될 수 있는 물질의 예로서는 TaN, Ta, Ti, TiN 및 TiSiN 등을 들 수 있다.
도 8을 참조하면, 제1 베리어막(175)이 형성된 후, 제1 베리어막(175)은 블랭킷 식각되어 비아홀(165)의 측면 및 트랜치(182)의 측면에는 선택적으로 제1 베리어막 패턴(170)이 형성된다.
도 9를 참조하면, 제2 층간 절연막 패턴(180) 상에는 제2 베리어막(195)이 형성된다. 본 실시예에서, 제2 베리어막(195)으로 사용될 수 있는 물질의 예로서는 TaN, Ta, Ti, TiN 및 TiSiN 등을 들 수 있다.
제2 베리어막(195)이 형성된 후, 제2 베리어막(195) 상에는 씨드층(205)이 형성된다. 씨드층(205)으로 사용될 수 있는 물질의 예로서는 구리 등을 들 수 있다.
제2 베리어막(195) 및 씨드층(205)이 형성된 후, 씨드층(205) 상에는 구리막(215)이 형성된다.
본 실시예에서는 제1 층간 절연막 패턴(160)의 비아홀(165) 및 제2 층간 절연막 패턴(180)의 트랜치(182)의 측벽에 각각 배치된 제1 베리어 패턴(170) 상에 제2 베리어막(195)이 오버랩되어 있기 때문에 구리막(215)을 형성할 때 비아홀(165) 및 트랜치(182) 내부에서 보이드가 발생되는 것을 억제할 수 있다.
이후, 제2 층간 절연막 패턴(180)의 상면에 배치된 구리막(215), 씨드층(205) 및 제2 베리어막(195)은 화학적 기계적 연마 공정에 의하여 제거되어 도 6에 도시된 바와 같은 구리 배선(210), 씨드 패턴(200) 및 제2 베리어막 패턴(190)이 형성된다.
이상에서 상세하게 설명한 바에 의하면 베리어막의 형상 및 구조를 개선하여 구리 배선을 형성하는 도중 발생되는 보이드 등을 제거할 수 있는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (13)

  1. 하부 배선 구조물 상에 상기 하부 배선 구조물의 하부 배선을 노출하는 비아홀을 갖는 제1 층간 절연막 패턴;
    상기 비아홀의 측벽 및 상기 하부 배선을 선택적으로 덮는 제1 베리어 패턴;
    상기 제1 층간 절연막 패턴을 덮고 상기 제1 베리어 패턴을 노출하는 트랜치를 갖는 제2 층간 절연막 패턴;
    상기 트랜치 내벽 및 상기 제1 베리어 패턴을 덮는 제2 베리어 패턴;
    상기 제2 베리어 패턴 상에 형성된 씨드 패턴; 및
    상기 씨드 패턴 상에 형성된 구리 배선을 포함하는 반도체 소자의 금속 배선.
  2. 제1항에 있어서, 상기 제1 베리어 패턴은 TaN, Ta, Ti, TiN 및 TiSiN으로 이루어진 군으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선.
  3. 제1항에 있어서, 상기 제1 베리어 패턴의 바닥면은 상기 하부 배선 구조물을 덮고, 상기 제1 베리어 패턴의 측면의 높이는 상기 제1 층간 절연막의 두께보다 낮은 것을 특징으로 하는 반도체 소자의 금속 배선.
  4. 하부 배선 구조물 상에 상기 하부 배선 구조물에 포함된 하부 배선을 노출하는 비아홀을 갖는 제1 층간 절연막 패턴을 형성하는 단계;
    상기 비아홀의 측벽 및 상기 하부 배선을 선택적으로 덮는 제1 베리어 패턴을 형성하는 단계;
    상기 제1 층간 절연막 패턴을 덮고 상기 제1 베리어 패턴을 노출하는 트랜치를 갖는 제2 층간 절연막 패턴을 형성하는 단계;
    상기 트랜치 내벽 및 상기 제1 베리어 패턴을 덮는 제2 베리어 패턴을 형성하는 단계;
    상기 제2 베리어 패턴 상에 씨드층을 형성하는 단계; 및
    상기 씨드층 상에 구리 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 제조 방법.
  5. 제4항에 있어서, 상기 제1 베리어 패턴을 형성하는 단계는
    상기 제1 층간 절연막 패턴 상에 제1 베리어막을 형성하는 단계;
    상기 비아홀 내부에 레진 패턴을 형성하는 단계; 및
    상기 레진 패턴을 식각 마스크로 이용하여 상기 레진 패턴으로부터 노출된 상기 제1 베리어막을 패터닝 하는 단계를 포함하는 반도체 소자의 금속 배선 제조 방법.
  6. 제5항에 있어서, 상기 제1 베리어막은 TaN, Ta, Ti, TiN 및 TiSiN으로 이루 어진 군으로부터 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
  7. 제5항에 있어서, 상기 레진 패턴을 형성하는 단계는
    노볼락 레진을 상기 제1 베리어막 상부까지 덮어 레진막을 형성하는 단계; 및
    상기 레진막을 패터닝하여 상기 비아홀 내부에 상기 레진 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
  8. 제5항에 있어서, 상기 제1 베리어막을 패터닝하는 단계에서 상기 제1 베리어막은 HNO3/HF 용액에 의하여 식각 되는 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
  9. 제4항에 있어서, 상기 제2 베리어막은 TaN, Ta, Ti, TiN 및 TiSiN으로 이루어진 군으로부터 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
  10. 하부 배선 구조물을 덮고 상기 하부 배선 구조물의 하부 배선을 노출하는 비아홀을 갖는 제1 층간 절연막;
    상기 제1 층간 절연막을 덮고 상기 비아홀을 노출하는 트랜치를 갖는 제2 층 간 절연막;
    상기 비아홀 측벽 및 상기 트랜치의 측벽을 선택적으로 덮는 제1 베리어막 패턴;
    상기 비아홀 및 상기 트랜치에 형성되어 상기 제1 베리어막 패턴을 덮는 제2 베리어막 패턴;
    상기 제2 베리어막 패턴 상에 배치된 씨드 패턴; 및
    상기 씨드 패턴 상에 배치된 구리 배선을 포함하는 반도체 소자의 금속 배선.
  11. 제10 항에 있어서, 상기 제1 및 제2 베리어막 패턴들은 TaN, Ta, Ti, TiN 및 TiSiN으로 이루어진 군으로부터 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 금속 배선.
  12. 하부 배선 구조물을 덮는 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막을 덮는 제2 층간 절연막을 형성하는 단계;
    상기 제1 및 제2 층간 절연막들을 패터닝하여 상기 하부 배선 구조물의 하부 배선을 노출하는 비아홀 및 트랜치를 형성하는 단계;
    상기 비아홀 및 상기 트랜치를 덮는 제1 베리어막을 형성하는 단계;
    상기 제1 베리어막을 블랭킷 식각하여 상기 비아홀 측벽 및 상기 트랜치의 측벽을 선택적으로 덮는 제1 베리어막 패턴을 형성하는 단계;
    상기 비아홀 및 상기 트랜치에 상기 제1 베리어막 패턴을 덮는 제2 베리어막을 형성하는 단계;
    상기 제2 베리어막 상에 씨드층을 형성하는 단계; 및
    상기 씨드층 상에 구리 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 제조 방법.
  13. 제12항에 있어서, 상기 제1 및 제2 베리어막 패턴들은 TaN, Ta, Ti, TiN 및 TiSiN으로 이루어진 군으로부터 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
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