KR20080060949A - 반도체 소자의 금속 배선 및 이의 제조 방법 - Google Patents

반도체 소자의 금속 배선 및 이의 제조 방법 Download PDF

Info

Publication number
KR20080060949A
KR20080060949A KR1020060135605A KR20060135605A KR20080060949A KR 20080060949 A KR20080060949 A KR 20080060949A KR 1020060135605 A KR1020060135605 A KR 1020060135605A KR 20060135605 A KR20060135605 A KR 20060135605A KR 20080060949 A KR20080060949 A KR 20080060949A
Authority
KR
South Korea
Prior art keywords
pattern
barrier
interlayer insulating
via hole
forming
Prior art date
Application number
KR1020060135605A
Other languages
English (en)
Other versions
KR100853098B1 (ko
Inventor
김승현
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020060135605A priority Critical patent/KR100853098B1/ko
Priority to US11/842,851 priority patent/US7709965B2/en
Priority to CN2007101626525A priority patent/CN101211890B/zh
Publication of KR20080060949A publication Critical patent/KR20080060949A/ko
Application granted granted Critical
Publication of KR100853098B1 publication Critical patent/KR100853098B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 소자의 금속 배선 및 이의 제조 방법이 개시되어 있다. 반도체 소자의 금속 배선은 하부 배선 구조물 상에 상기 하부 배선 구조물의 하부 배선을 노출하는 비아홀을 갖는 제1 층간 절연막 패턴, 상기 비아홀의 측벽 및 상기 하부 배선을 선택적으로 덮는 제1 베리어 패턴, 상기 제1 층간 절연막 패턴을 덮고 상기 제1 베리어 패턴을 노출하는 트랜치를 갖는 제2 층간 절연막 패턴, 상기 트랜치 내벽 및 상기 제1 베리어 패턴을 덮는 제2 베리어 패턴, 상기 제2 베리어 패턴 상에 형성된 씨드 패턴 및 상기 씨드 패턴 상에 형성된 구리 배선을 포함하는 반도체 소자의 금속 배선을 포함한다.
반도체 소자, 금속 배선, 배선 구조물, 트랜치, 비아홀

Description

반도체 소자의 금속 배선 및 이의 제조 방법{METAL LINE IN SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE METAL LINE}
도 1은 본 발명의 일실시예에 의한 반도체 소자의 금속 배선을 도시한 단면도이다.
도 2 내지 도 5들은 도 1에 도시된 반도체 소자의 금속 배선 제조 방법을 도시한 단면도들이다.
도 6은 본 발명의 다른 실시예에 의한 반도체 소자의 금속 배선을 도시한 단면도이다.
도 7 내지 도 9들은 도 6에 도시된 반도체 소자의 금속 배선을 제조하는 방법을 도시한 단면도들이다.
본 발명은 반도체 소자의 금속 배선 및 이의 제조 방법에 관한 것이다.
최근 들어 반도체 소자의 고속화, 고집적화가 급속히 진행되고 있고, 이로 인해 트랜지스터의 크기는 보다 작아지고 있는 추세이다. 트랜지스터의 집적도가 증가됨에 따라 반도체 소자의 금속 배선은 보다 미세화되고 있으며, 이 결과 금속 배선에 인가된 신호가 지연되거나 왜곡되어 반도체 소자의 고속 동작이 방해받고 있다.
이와 같은 이유로 최근 반도체 소자의 금속 배선 재료로 널리 이용해 왔던 알루미늄 또는 알루미늄 합금보다 저항이 작고, 높은 전기 이동도(Electro-migration)를 갖는 재료인 구리(copper)를 이용한 구리 배선에 대한 개발이 급속히 진행되고 있다.
그러나, 구리 배선을 형성하기 위해서는 구리막을 형성한 후 구리막을 식각해야 하지만 구리는 알루미늄과 다르게 식각이 용이하지 않고, 구리막의 표면이 대기중에서 급속히 산화되는 문제점을 갖기 때문에 최근에는 이와 같은 구리 배선 형성시 문제점을 해결하기 위한 "다마신(Damascene) 공정"이 개발된 바 있다.
다마신 공정은 층간 절연막에 비아홀 및 트랜치를 형성하고, 비아홀 및 트랜치가 채워지도록 층간 절연막 상에 구리막을 증착한 후 화학기계적 연마(CMP) 공정으로 구리막을 평탄화하여 비아홀 및 트랜치 내부에 구리 배선을 형성한다.
한편, 구리 배선에 포함된 구리 이온은 층간 절연막으로 쉽게 확산 되어 인접한 금속 배선과 쇼트 되는 등 다양한 문제점을 갖기 때문에 일반적으로, 층간 절연막에 비아홀 및 트랜치를 형성한 후, 비아홀 및 트랜치의 내벽에 구리 이온의 확산을 방지하는 베리어막이 형성된다.
그러나, 비아홀 및 트랜치의 내벽에 형성되는 베리어막은 스텝 커버리지가 나빠 비아홀 및 트랜치의 내벽에 구리 배선을 형성할 때 원하지 않는 보이드 등이 발생되는 문제점을 갖는다.
본 발명의 하나의 목적은 베리어막의 스텝 커버리지를 개선하여 구리 배선 형성시 보이드 등이 발생되지 않도록 한 반도체 소자의 금속 배선을 제공함에 있다.
본 발명의 다른 목적은 상기 반도체 소자의 금속 배선을 제조하기 위한 반도체 소자의 금속 배선 제조 방법을 제공함에 있다.
본 발명의 하나의 목적을 구현하기 위한 반도체 소자의 금속 배선은 하부 배선 구조물 상에 상기 하부 배선 구조물의 하부 배선을 노출하는 비아홀을 갖는 제1 층간 절연막 패턴, 상기 비아홀의 측벽 및 상기 하부 배선을 선택적으로 덮는 제1 베리어 패턴, 상기 제1 층간 절연막 패턴을 덮고 상기 제1 베리어 패턴을 노출하는 트랜치를 갖는 제2 층간 절연막 패턴, 상기 트랜치 내벽 및 상기 제1 베리어 패턴을 덮는 제2 베리어 패턴, 상기 제2 베리어 패턴 상에 형성된 씨드 패턴 및 상기 씨드 패턴 상에 형성된 구리 배선을 포함하는 반도체 소자의 금속 배선을 포함한다.
본 발명의 다른 목적을 구현하기 위한 반도체 소자의 금속 배선 형성 방법은 하부 배선 구조물 상에 상기 하부 배선 구조물에 포함된 하부 배선을 노출하는 비아홀을 갖는 제1 층간 절연막 패턴을 형성하는 단계, 상기 비아홀의 측벽 및 상기 하부 배선을 선택적으로 덮는 제1 베리어 패턴을 형성하는 단계, 상기 제1 층간 절연막 패턴을 덮고 상기 제1 베리어 패턴을 노출하는 트랜치를 갖는 제2 층간 절연 막 패턴을 형성하는 단계, 상기 트랜치 내벽 및 상기 제1 베리어 패턴을 덮는 제2 베리어 패턴을 형성하는 단계, 상기 제2 베리어 패턴 상에 씨드층을 형성하는 단계 및 상기 씨드층 상에 구리 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 제조 방법을 포함한다.
또한, 본 발명의 하나의 목적을 구현하기 위한 반도체 소자의 금속 배선은 하부 배선 구조물을 덮고 상기 하부 배선 구조물의 하부 배선을 노출하는 비아홀을 갖는 제1 층간 절연막, 상기 제1 층간 절연막을 덮고 상기 비아홀을 노출하는 트랜치를 갖는 제2 층간 절연막, 상기 비아홀 측벽 및 상기 트랜치의 측벽을 선택적으로 덮는 제1 베리어막 패턴, 상기 비아홀 및 상기 트랜치에 형성되어 상기 제1 베리어막 패턴을 덮는 제2 베리어막 패턴, 상기 제2 베리어막 패턴 상에 배치된 씨드 패턴 및 상기 씨드 패턴 상에 배치된 구리 배선을 포함한다.
또한, 본 발명의 다른 목적을 구현하기 위한 반도체 소자의 금속 배선 형성 방법은 하부 배선 구조물을 덮는 제1 층간 절연막을 형성하는 단계, 상기 제1 층간 절연막을 덮는 제2 층간 절연막을 형성하는 단계, 상기 제1 및 제2 층간 절연막들을 패터닝하여 상기 하부 배선 구조물의 하부 배선을 노출하는 비아홀 및 트랜치를 형성하는 단계, 상기 비아홀 및 상기 트랜치를 덮는 제1 베리어막을 형성하는 단계, 상기 제1 베리어막을 블랭킷 식각하여 상기 비아홀 측벽 및 상기 트랜치의 측벽을 선택적으로 덮는 제1 베리어막 패턴을 형성하는 단계, 상기 비아홀 및 상기 트랜치에 상기 제1 베리어막 패턴을 덮는 제2 베리어막을 형성하는 단계, 상기 제2 베리어막 상에 씨드층을 형성하는 단계 및 상기 씨드층 상에 구리 배선을 형성하는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자의 금속 배선 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 반도체 소자의 금속 배선을 도시한 단면도이다.
도 1을 참조하면, 반도체 소자의 금속 배선(150)은 하부 배선 구조물(50), 제1 층간 절연막 패턴(60), 제1 베리어 패턴(70), 제2 층간 절연막 패턴(80), 제2 베리어 패턴(90), 씨드 패턴(100) 및 구리 배선(110)을 포함한다.
구체적으로, 하부 배선 구조물(50)은 반도체 기판(10), 반도체 기판(10)을 덮는 층간 절연막(20,30)들 및 하부 배선(40)을 포함한다.
제1 층간 절연막 패턴(60)은 하부 배선 구조물(50) 상에 배치된다. 본 실시예에서, 제1 층간 절연막 패턴(60)은 비아홀(65)을 갖고, 비아홀(65)은 하부 배선 구조물(50)의 하부 배선(40)을 노출한다.
제1 베리어 패턴(70)은 비아홀(65)의 측벽 및 비아홀(65)에 의하여 노출된 하부 배선(40)상에 배치된다. 본 실시예에서, 비아홀(65)의 측벽에 배치된 제1 베리어 패턴(70)을 제1 패턴(72)으로 정의하기로 하고, 하부 배선(40) 상에 배치된 제1 베리어 패턴(70)을 제2 패턴(74)으로 정의하기로 한다. 제1 베리어 패턴(70)으 로 사용할 수 있는 물질의 예로서는 TaN, Ta, Ti, TiN 및 TiSiN 등을 들 수 있다.
본 실시예에서, 제1 베리어 패턴(70)의 제1 패턴(72)의 높이는 제1 층간 절연막 패턴(60)의 두께보다 낮게 형성된다. 본 실시예에서, 제1 패턴(72)의 높이를 제1 층간 절연막 패턴(60)의 두께보다 낮게 형성함으로써 후술될 구리 배선(110)에 보이드가 발생되는 것을 방지할 수 있다.
제2 층간 절연막 패턴(80)은 제1 층간 절연막 패턴(60)을 덮고, 제1 베리어 패턴(70)을 노출하는 트랜치(82)를 갖는다. 본 실시예에서, 트랜치(82)의 면적은 비아홀(65)의 평면적보다 크게 형성된다.
제2 베리어 패턴(90)은 트랜치(82)의 내벽, 비아홀(65)의 내벽, 제1 베리어 패턴(70) 및 하부 배선(40)을 덮는다. 비아홀(65)의 하부에서는 제1 베리어 패턴(65) 및 제2 베리어 패턴(90)이 오버랩되기 때문에 제2 베리어 패턴(90)은 비아홀(65)의 하부에서 안정된 구조를 갖고, 이로 인해 구리 배선 형성 도중 보이드가 발생되는 것을 억제할 수 있다. 제2 베리어 패턴(90)으로 사용할 수 있는 물질의 예로서는 TaN, Ta, Ti, TiN 및 TiSiN 등을 들 수 있다.
씨드 패턴(100)은 제2 베리어 패턴(90) 상에 형성되고, 씨드 패턴(100) 상에는 구리 배선(110)이 배치된다.
도 2 내지 도 5들은 도 1에 도시된 반도체 소자의 금속 배선 제조 방법을 도시한 단면도들이다.
도 2를 참조하면, 반도체 기판(10) 상에는 하부 배선(40)을 갖는 하부 배선 구조물(50)이 형성된다.
반도체 기판(10) 상에 하부 배선 구조물(50)이 형성된 후, 하부 배선 구조물(50) 상에는 제1 층간 절연막 패턴(60)이 형성된다.
제1 층간 절연막 패턴(60)을 형성하기 위해서 하부 배선 구조물(50) 상에는 제1 층간 절연막(미도시)이 형성되고, 제1 층간 절연막 상에는 포토레지스트 패턴(미도시)이 형성된다. 포토레지스트 패턴은 하부 배선(40)과 대응하는 부분을 개구하는 개구(미도시)를 갖는다.
제1 층간 절연막은 포토레지스트 패턴을 식각 마스크로 이용하여 패터닝 되어 하부 배선(40)을 노출하는 비아홀(65)을 갖는 제1 층간 절연막 패턴(60)이 형성된다.
도 3을 참조하면, 비아홀(65)을 갖는 제1 층간 절연막 패턴(60)이 형성된 후, 제1 층간 절연막 패턴(60) 상에는 제1 베리어막(75)이 형성된다. 본 실시예에서, 제1 베리어막(75)으로 사용될 수 있는 물질의 예로서는 TaN, Ta, Ti, TiN 및 TiSiN 등을 들 수 있다.
제1 층간 절연막 패턴(60) 상에 제1 베리어막(75)이 형성된 후, 제1 베리어막(75) 상에는 레진 패턴(78)이 형성된다.
레진 패턴(78)을 형성하기 위하여, 제1 베리어막(75) 상에는 전면적에 걸쳐 레진층(79)이 형성된다. 본 실시예에서, 레진층(79)은 노볼락 레진을 포함할 수 있고, 레진층(79)은 제1 베리어막(75)을 완전히 덥는다.
레진층(79)이 형성된 후, 레진층(79)은 비아홀(65)의 내부에만 남도록 에치백 식각되어 레진 패턴(78)이 형성된다. 본 실시예에서, 레진 패턴(78)의 두께는 비아홀(65)의 높이보다 얇게 형성된다.
도 4를 참조하면, 비아홀(65) 내부에 레진 패턴(78)이 형성된 후, 제1 베리어막(75)은 레진 패턴(78)을 식각 마스크로 이용하여 패터닝 되어, 비아홀(65) 내부에는 제1 베리어 패턴(70)이 형성된다. 본 실시예에서, 제1 베리어막(75)은 HNO3/HF 용액에 의하여 습식 식각 되거나, 플라즈마에 의하여 건식 식각될 수 있다.
제1 베리어막(75)을 패터닝하여 형성된 제1 베리어 패턴(70)은 제1 패턴(72) 및 제2 패턴(74)를 갖는다. 제1 패턴(72)은 비아홀(65)의 측벽에 형성되고, 제2 패턴(74)은 하부 배선(40)의 상면과 전기적으로 접촉된다. 본 실시예에서, 제1 패턴(72)의 높이는 레진 패턴(78)에 의하여 결정된다.
본 실시예에서, 레진 패턴(78)의 두께가 비아홀(65)의 높이보다 낮기 때문에 제1 패턴(72)의 높이 역시 비아홀(65)의 두께보다 낮게 형성된다.
도 5를 참조하면, 제1 층간 절연막 패턴(60)의 비아홀(65) 내부에 제1 베리어 패턴(70)이 형성된 후, 제1 층간 절연막 패턴(60) 상에는 제2 층간 절연막 패턴(80)이 형성된다.
본 실시예에서, 제2 층간 절연막 패턴(80)은 제1 층간 절연막 패턴(60)의 비아홀(65)의 제1 베리어 패턴(70)을 노출하는 트랜치(82)를 갖는다.
트랜치(82)를 갖는 제2 층간 절연막 패턴(80)이 형성된 후, 제2 층간 절연막 패턴(80) 상에는 제2 베리어막(95)이 형성된다. 본 실시예에서, 제2 베리어막(95)으로 사용될 수 있는 물질의 예로서는 TaN, Ta, Ti, TiN 및 TiSiN 등을 들 수 있 다.
제2 베리어막(95)이 형성된 후, 제2 베리어막(95) 상에는 씨드층(105)이 형성된다. 씨드층(105)으로 사용될 수 있는 물질의 예로서는 구리 등을 들 수 있다.
제2 베리어막(95) 및 씨드층(105)이 형성된 후, 씨드층(105) 상에는 구리막(115)이 형성된다.
본 실시예에서는 제1 층간 절연막 패턴(60)의 비아홀(65)의 하부에 배치된 제1 베리어 패턴(70) 상에 제2 베리어막(95)이 오버랩되어 있기 때문에 구리막(115)을 형성할 때 비아홀(65) 내부에서 보이드가 발생되는 것을 억제할 수 있다.
이후, 제2 층간 절연막 패턴(80)의 상면에 배치된 구리막(115), 씨드층(105) 및 제2 베리어막(95)은 화학적 기계적 연마 공정에 의하여 제거 되어 도 1에 도시된 바와 같은 구리 배선(110), 씨드 패턴(100) 및 제2 베리어막 패턴(90)이 형성된다.
도 6은 본 발명의 다른 실시예에 의한 반도체 소자의 금속 배선을 도시한 단면도이다.
도 6을 참조하면, 반도체 소자의 금속 배선(250)은 하부 배선 구조물(150), 제1 층간 절연막 패턴(160), 제1 베리어 패턴(170), 제2 층간 절연막 패턴(180), 제2 베리어 패턴(190), 씨드 패턴(200) 및 구리 배선(210)을 포함한다.
구체적으로, 하부 배선 구조물(150)은 반도체 기판(110), 반도체 기판(110)을 덮는 층간 절연막(120,130)들 및 하부 배선(140)을 포함한다.
제1 층간 절연막 패턴(160)은 하부 배선 구조물(150) 상에 배치된다. 본 실시예에서, 제1 층간 절연막 패턴(160)은 비아홀(165)을 갖고, 비아홀(165)은 하부 배선 구조물(150)의 하부 배선(140)을 노출한다.
제2 층간 절연막 패턴(170)은 제1 층간 절연막 패턴(160)상에 배치된다. 본 실시예에서, 제2 층간 절연막 패턴(170)은 비아홀(165)를 노출하는 트랜치(182)를 갖는다.
제1 베리어 패턴(170)은 제1 층간 절연막 패턴(170)에 형성된 비아홀(165)의 측면 및 제2 층간 절연막 패턴(180)에 형성된 트랜치(182)의 측면에 각각 형성된다. 본 실시예에서, 비아홀(165)의 측면 및 트랜치(182)의 측면에 선택적으로 형성된 각 제1 베리어 패턴(170)의 단면은 하부로 갈수록 점차 두께가 증가 되는 형상을 갖는다. 본 실시예에서, 제1 베리어 패턴(170)으로 사용할 수 있는 물질의 예로서는 TaN, Ta, Ti, TiN 및 TiSiN 등을 들 수 있다.
본 실시예에서, 제1 베리어 패턴(170)은 제1 베리어 패턴(170)의 단면이 하부로 갈수록 점차 두께가 증가되는 형상을 가짐으로써 후술될 구리 배선(210)에 보이드가 발생 되는 것을 방지할 수 있다.
제2 베리어 패턴(190)은 트랜치(182)의 내벽, 비아홀(165)의 내벽, 제1 베리어 패턴(170) 및 하부 배선(140)을 덮는다. 비아홀(165) 및 트랜치(182)의 측면에만 선택적으로 제1 베리어 패턴(165)이 배치되기 때문에 제2 베리어 패턴(190)은 비아홀(165)의 하부에서 안정된 구조를 갖고, 이로 인해 구리 배선 형성 도중 보이드가 발생되는 것을 억제할 수 있다. 제2 베리어 패턴(190)으로 사용할 수 있는 물 질의 예로서는 TaN, Ta, Ti, TiN 및 TiSiN 등을 들 수 있다.
씨드 패턴(200)은 제2 베리어 패턴(190) 상에 형성되고, 씨드 패턴(200) 상에는 구리 배선(210)이 배치된다.
도 7 내지 도 9들은 도 6에 도시된 반도체 소자의 금속 배선을 제조하는 방법을 도시한 단면도들이다.
도 7을 참조하면, 반도체 기판(110) 상에는 하부 배선(140)을 갖는 하부 배선 구조물(150)이 형성된다.
반도체 기판(110) 상에 하부 배선 구조물(150)이 형성된 후, 하부 배선 구조물(150) 상에는 비아홀(165)를 갖는 제1 층간 절연막 패턴(160) 및 트랜치(182)를 갖는 제2 층간 절연막 패턴(180)이 형성된다.
본 실시예에서는 제1 층간 절연막(미도시) 및 제2 층간 절연막(미도시)를 형성한 후, 비아홀(165) 및 트랜치(180)를 형성하여 제1 층간 절연막 패턴(160) 및 제2 층간 절연막 패턴(180)을 형성한다.
비아홀(165)을 갖는 제1 층간 절연막 패턴(160) 및 트랜치(182)를 갖는 제2 층간 절연막 패턴(180)이 형성된 후, 제2 층간 절연막 패턴(180) 상에는 제1 베리어막(175)이 형성된다. 본 실시예에서, 제1 베리어막(175)으로 사용될 수 있는 물질의 예로서는 TaN, Ta, Ti, TiN 및 TiSiN 등을 들 수 있다.
도 8을 참조하면, 제1 베리어막(175)이 형성된 후, 제1 베리어막(175)은 블랭킷 식각되어 비아홀(165)의 측면 및 트랜치(182)의 측면에는 선택적으로 제1 베리어막 패턴(170)이 형성된다.
도 9를 참조하면, 제2 층간 절연막 패턴(180) 상에는 제2 베리어막(195)이 형성된다. 본 실시예에서, 제2 베리어막(195)으로 사용될 수 있는 물질의 예로서는 TaN, Ta, Ti, TiN 및 TiSiN 등을 들 수 있다.
제2 베리어막(195)이 형성된 후, 제2 베리어막(195) 상에는 씨드층(205)이 형성된다. 씨드층(205)으로 사용될 수 있는 물질의 예로서는 구리 등을 들 수 있다.
제2 베리어막(195) 및 씨드층(205)이 형성된 후, 씨드층(205) 상에는 구리막(215)이 형성된다.
본 실시예에서는 제1 층간 절연막 패턴(160)의 비아홀(165) 및 제2 층간 절연막 패턴(180)의 트랜치(182)의 측벽에 각각 배치된 제1 베리어 패턴(170) 상에 제2 베리어막(195)이 오버랩되어 있기 때문에 구리막(215)을 형성할 때 비아홀(165) 및 트랜치(182) 내부에서 보이드가 발생되는 것을 억제할 수 있다.
이후, 제2 층간 절연막 패턴(180)의 상면에 배치된 구리막(215), 씨드층(205) 및 제2 베리어막(195)은 화학적 기계적 연마 공정에 의하여 제거되어 도 6에 도시된 바와 같은 구리 배선(210), 씨드 패턴(200) 및 제2 베리어막 패턴(190)이 형성된다.
이상에서 상세하게 설명한 바에 의하면 베리어막의 형상 및 구조를 개선하여 구리 배선을 형성하는 도중 발생되는 보이드 등을 제거할 수 있는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (13)

  1. 하부 배선 구조물 상에 상기 하부 배선 구조물의 하부 배선을 노출하는 비아홀을 갖는 제1 층간 절연막 패턴;
    상기 비아홀의 측벽 및 상기 하부 배선을 선택적으로 덮는 제1 베리어 패턴;
    상기 제1 층간 절연막 패턴을 덮고 상기 제1 베리어 패턴을 노출하는 트랜치를 갖는 제2 층간 절연막 패턴;
    상기 트랜치 내벽 및 상기 제1 베리어 패턴을 덮는 제2 베리어 패턴;
    상기 제2 베리어 패턴 상에 형성된 씨드 패턴; 및
    상기 씨드 패턴 상에 형성된 구리 배선을 포함하는 반도체 소자의 금속 배선.
  2. 제1항에 있어서, 상기 제1 베리어 패턴은 TaN, Ta, Ti, TiN 및 TiSiN으로 이루어진 군으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선.
  3. 제1항에 있어서, 상기 제1 베리어 패턴의 바닥면은 상기 하부 배선 구조물을 덮고, 상기 제1 베리어 패턴의 측면의 높이는 상기 제1 층간 절연막의 두께보다 낮은 것을 특징으로 하는 반도체 소자의 금속 배선.
  4. 하부 배선 구조물 상에 상기 하부 배선 구조물에 포함된 하부 배선을 노출하는 비아홀을 갖는 제1 층간 절연막 패턴을 형성하는 단계;
    상기 비아홀의 측벽 및 상기 하부 배선을 선택적으로 덮는 제1 베리어 패턴을 형성하는 단계;
    상기 제1 층간 절연막 패턴을 덮고 상기 제1 베리어 패턴을 노출하는 트랜치를 갖는 제2 층간 절연막 패턴을 형성하는 단계;
    상기 트랜치 내벽 및 상기 제1 베리어 패턴을 덮는 제2 베리어 패턴을 형성하는 단계;
    상기 제2 베리어 패턴 상에 씨드층을 형성하는 단계; 및
    상기 씨드층 상에 구리 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 제조 방법.
  5. 제4항에 있어서, 상기 제1 베리어 패턴을 형성하는 단계는
    상기 제1 층간 절연막 패턴 상에 제1 베리어막을 형성하는 단계;
    상기 비아홀 내부에 레진 패턴을 형성하는 단계; 및
    상기 레진 패턴을 식각 마스크로 이용하여 상기 레진 패턴으로부터 노출된 상기 제1 베리어막을 패터닝 하는 단계를 포함하는 반도체 소자의 금속 배선 제조 방법.
  6. 제5항에 있어서, 상기 제1 베리어막은 TaN, Ta, Ti, TiN 및 TiSiN으로 이루 어진 군으로부터 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
  7. 제5항에 있어서, 상기 레진 패턴을 형성하는 단계는
    노볼락 레진을 상기 제1 베리어막 상부까지 덮어 레진막을 형성하는 단계; 및
    상기 레진막을 패터닝하여 상기 비아홀 내부에 상기 레진 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
  8. 제5항에 있어서, 상기 제1 베리어막을 패터닝하는 단계에서 상기 제1 베리어막은 HNO3/HF 용액에 의하여 식각 되는 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
  9. 제4항에 있어서, 상기 제2 베리어막은 TaN, Ta, Ti, TiN 및 TiSiN으로 이루어진 군으로부터 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
  10. 하부 배선 구조물을 덮고 상기 하부 배선 구조물의 하부 배선을 노출하는 비아홀을 갖는 제1 층간 절연막;
    상기 제1 층간 절연막을 덮고 상기 비아홀을 노출하는 트랜치를 갖는 제2 층 간 절연막;
    상기 비아홀 측벽 및 상기 트랜치의 측벽을 선택적으로 덮는 제1 베리어막 패턴;
    상기 비아홀 및 상기 트랜치에 형성되어 상기 제1 베리어막 패턴을 덮는 제2 베리어막 패턴;
    상기 제2 베리어막 패턴 상에 배치된 씨드 패턴; 및
    상기 씨드 패턴 상에 배치된 구리 배선을 포함하는 반도체 소자의 금속 배선.
  11. 제10 항에 있어서, 상기 제1 및 제2 베리어막 패턴들은 TaN, Ta, Ti, TiN 및 TiSiN으로 이루어진 군으로부터 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 금속 배선.
  12. 하부 배선 구조물을 덮는 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막을 덮는 제2 층간 절연막을 형성하는 단계;
    상기 제1 및 제2 층간 절연막들을 패터닝하여 상기 하부 배선 구조물의 하부 배선을 노출하는 비아홀 및 트랜치를 형성하는 단계;
    상기 비아홀 및 상기 트랜치를 덮는 제1 베리어막을 형성하는 단계;
    상기 제1 베리어막을 블랭킷 식각하여 상기 비아홀 측벽 및 상기 트랜치의 측벽을 선택적으로 덮는 제1 베리어막 패턴을 형성하는 단계;
    상기 비아홀 및 상기 트랜치에 상기 제1 베리어막 패턴을 덮는 제2 베리어막을 형성하는 단계;
    상기 제2 베리어막 상에 씨드층을 형성하는 단계; 및
    상기 씨드층 상에 구리 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 제조 방법.
  13. 제12항에 있어서, 상기 제1 및 제2 베리어막 패턴들은 TaN, Ta, Ti, TiN 및 TiSiN으로 이루어진 군으로부터 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
KR1020060135605A 2006-12-27 2006-12-27 반도체 소자의 금속 배선 및 이의 제조 방법 KR100853098B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020060135605A KR100853098B1 (ko) 2006-12-27 2006-12-27 반도체 소자의 금속 배선 및 이의 제조 방법
US11/842,851 US7709965B2 (en) 2006-12-27 2007-08-21 Metal line of semiconductor device and method of manufacturing the same
CN2007101626525A CN101211890B (zh) 2006-12-27 2007-10-16 半导体器件的金属线及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060135605A KR100853098B1 (ko) 2006-12-27 2006-12-27 반도체 소자의 금속 배선 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20080060949A true KR20080060949A (ko) 2008-07-02
KR100853098B1 KR100853098B1 (ko) 2008-08-19

Family

ID=39582748

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060135605A KR100853098B1 (ko) 2006-12-27 2006-12-27 반도체 소자의 금속 배선 및 이의 제조 방법

Country Status (3)

Country Link
US (1) US7709965B2 (ko)
KR (1) KR100853098B1 (ko)
CN (1) CN101211890B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102339813A (zh) * 2010-07-14 2012-02-01 中国科学院微电子研究所 半导体结构及其制造方法
US8461683B2 (en) * 2011-04-01 2013-06-11 Intel Corporation Self-forming, self-aligned barriers for back-end interconnects and methods of making same
US9281211B2 (en) 2014-02-10 2016-03-08 International Business Machines Corporation Nanoscale interconnect structure
CN105633012A (zh) * 2015-03-31 2016-06-01 中国科学院微电子研究所 互连结构及其制造方法
US9685389B1 (en) * 2016-02-03 2017-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Formation of getter layer for memory device

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW417249B (en) * 1997-05-14 2001-01-01 Applied Materials Inc Reliability barrier integration for cu application
US5985762A (en) * 1997-05-19 1999-11-16 International Business Machines Corporation Method of forming a self-aligned copper diffusion barrier in vias
US6140227A (en) * 1998-11-25 2000-10-31 United Microelectronics Corp. Method of fabricating a glue layer of contact/via
JP2000323571A (ja) * 1999-05-14 2000-11-24 Sony Corp 半導体装置の製造方法
US6358842B1 (en) * 2000-08-07 2002-03-19 Chartered Semiconductor Manufacturing Ltd. Method to form damascene interconnects with sidewall passivation to protect organic dielectrics
US6498091B1 (en) * 2000-11-01 2002-12-24 Applied Materials, Inc. Method of using a barrier sputter reactor to remove an underlying barrier layer
US6586334B2 (en) * 2000-11-09 2003-07-01 Texas Instruments Incorporated Reducing copper line resistivity by smoothing trench and via sidewalls
US6756672B1 (en) * 2001-02-06 2004-06-29 Advanced Micro Devices, Inc. Use of sic for preventing copper contamination of low-k dielectric layers
US6624066B2 (en) * 2001-02-14 2003-09-23 Texas Instruments Incorporated Reliable interconnects with low via/contact resistance
US7132363B2 (en) * 2001-03-27 2006-11-07 Advanced Micro Devices, Inc. Stabilizing fluorine etching of low-k materials
TW502381B (en) * 2001-04-24 2002-09-11 United Microelectronics Corp Manufacturing method of damascene structure
US6878615B2 (en) * 2001-05-24 2005-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method to solve via poisoning for porous low-k dielectric
US6590288B1 (en) * 2001-06-04 2003-07-08 Advanced Micro Devices, Inc. Selective deposition in integrated circuit interconnects
JP3540302B2 (ja) * 2001-10-19 2004-07-07 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
US6645853B1 (en) * 2001-12-05 2003-11-11 Advanced Micro Devices, Inc. Interconnects with improved barrier layer adhesion
JP2003303882A (ja) * 2002-04-09 2003-10-24 Sony Corp 半導体装置の製造方法及び半導体装置の製造装置
JP2004119950A (ja) * 2002-09-30 2004-04-15 Sony Corp 半導体装置の製造方法
US7026714B2 (en) * 2003-03-18 2006-04-11 Cunningham James A Copper interconnect systems which use conductive, metal-based cap layers
US6987059B1 (en) * 2003-08-14 2006-01-17 Lsi Logic Corporation Method and structure for creating ultra low resistance damascene copper wiring
KR101048002B1 (ko) * 2003-12-26 2011-07-13 매그나칩 반도체 유한회사 반도체 소자의 장벽 금속층 형성방법
KR100649352B1 (ko) * 2005-04-30 2006-11-27 주식회사 하이닉스반도체 반도체소자의 제조 방법

Also Published As

Publication number Publication date
US20080157371A1 (en) 2008-07-03
US7709965B2 (en) 2010-05-04
KR100853098B1 (ko) 2008-08-19
CN101211890A (zh) 2008-07-02
CN101211890B (zh) 2010-06-02

Similar Documents

Publication Publication Date Title
KR100387255B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100853098B1 (ko) 반도체 소자의 금속 배선 및 이의 제조 방법
US8030779B2 (en) Multi-layered metal interconnection
KR100460771B1 (ko) 듀얼다마신 공정에 의한 다층 배선의 형성 방법
US7501340B2 (en) Methods of forming interconnection lines in semiconductor devices
KR20060078849A (ko) 반도체 장치 및 그의 제조 방법
US7790605B2 (en) Formation of interconnects through lift-off processing
KR100571409B1 (ko) 반도체 소자의 배선 형성 방법
KR100987871B1 (ko) 반도체 소자의 금속 배선 형성 방법
JPH11186274A (ja) デュアル・ダマスク技術
KR100914450B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100755126B1 (ko) 반도체소자의 구리배선 형성 방법
KR101113768B1 (ko) 듀얼 다마신 공정을 이용하는 반도체 소자의 제조 방법
KR100649312B1 (ko) 반도체 소자의 제조 방법
KR100422912B1 (ko) 반도체 소자의 접촉부 및 그 형성 방법
KR100591175B1 (ko) 반도체 소자의 금속 배선의 층간 연결 구조의 제조 방법
KR100591155B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100548527B1 (ko) 금속배선 형성방법
KR20080061168A (ko) 반도체 소자의 금속 배선 형성 방법
KR20050069598A (ko) 반도체 소자의 배선 제조 방법
KR100789612B1 (ko) 금속 배선 형성 방법
KR100538634B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100678008B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100393968B1 (ko) 반도체 소자의 이중 다마신 형성방법
KR100857009B1 (ko) 반도체 소자의 수직 배선 및 그 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110719

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20120726

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee