KR100857009B1 - 반도체 소자의 수직 배선 및 그 형성 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 수직 배선 형성 방법은,
하부 금속 배선층을 포함하는 층간 절연막에 비아홀을 상기 하부 금속 배선층 위에 형성하는 단계; 상기 비아홀의 내벽에 제1 티타늄막 및 제1 질화티타늄막을 순차적으로 적층하는 단계; 상기 비아홀 내에만 상기 제1 티타늄막, 제1 질화티타늄막, 그리고 텅스텐이 남도록 화학 기계적 연마 공정을 실시하는 단계; 상기 텅스텐의 상부 일부분을 식각하는 단계; 상기 일부가 식각된 텅스텐과 층간 절연막 위에 제2 질화티타늄막을 형성하는 단계; 상기 제2 질화티타늄막 위에 제2 티타늄막, 수평 배선층, 제3 티타늄막, 제3 질화티타늄막을 순차적으로 형성하는 단계; 및, 상기 제3 질화티타늄막 위에 포토 레지스트 패턴을 형성한 후, 상기 포토 레지스트 패턴을 식각 마스크로 삼아 식각 공정을 진행하여 수평 배선층 패턴을 형성하는 단계를 포함한다.

Description

반도체 소자의 수직 배선 및 그 형성 방법{Vertical metal line of Semiconductor device and the Fabricating Method thereof}
도 1a 내지 도 1e는 종래의 반도체 소자의 수직 배선 형성 방법을 도시한 공정도,
도 2a는 종래의 반도체 소자의 수직 배선에서 발생한 텅스텐 손실을 보여 주는 평면사진,
도 2b는 종래의 반도체 소자의 수직 배선에서 발생한 텅스텐 손실을 보여 주는 단면사진,
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 수직 배선 형성 방법을 도시한 공정도이다.
본 발명은 반도체 소자의 수직 배선 및 그 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 수평 배선은 구리나 구리합금, 또는 알루미늄이나 알루미늄합금으로 이루어진다.
그리고, 반도체 소자의 수직 배선은 여러가지 금속이 사용될 수 있지만, 주로 텅스텐(W)으로 이루어진다.
도 1a 내지 도 1e는 종래의 반도체 소자의 수직 배선 형성 방법을 도시한 공정도이다.
먼저, 도 1a를 참조하면, 하부 금속 배선층(11)을 포함하는 층간 절연막(10)에 비아홀(12)을 상기 하부 금속 배선층(11) 위에 형성한 후, 상기 비아홀(12)의 내벽에 티타늄막(21) 및 질화티타늄막(22)을 순차적으로 적층한다. 이어서, 상기 비아홀(12) 내부를 채우는 텅스텐(W)을 형성한다.
그 다음, 도 1b를 참조하면, 화학 기계적 연마공정(CMP)을 실시하여 상기 비아홀(12) 내에만 티타늄막(21), 질화티타늄막(22), 그리고 텅스텐(W)이 남도록 연마한다.
그 다음, 도 1c를 참조하면, 연마된 결과물 위에 티타늄막(23)을 형성한다. 이때, 상기 티타늄막(23)은 대략 100Å정도의 두께로 형성한다.
그 다음, 도 1d를 참조하면, 상기 티타늄막(23) 위에 구리 또는 구리가 약 95%, 알루미늄이 약 5% 함유된 구리합금으로 이루어진 수평 배선층(30)을 형성한 후, 상기 수평 배선층(30) 위에 확산 방지막(40)으로써, 티타늄막(41)과 질화티타늄막(42)을 순차적으로 적층한다. 이어서, 상기 확산 방지막(40) 위에 포토 레지스트 패턴(P)을 형성한다. 여기서, 상기 포토 레지스트 패턴(P)은 수평 배선층을 식 각하여 수평 배선층 패턴을 형성하기 위한 것으로, 이는 반도체 소자의 집적도가 커짐에 따라, 소자의 크기를 작게할 수 있도록, 불필요한 수평 배선층 부분은 제거하기 위한 공정에서 식각 마스크로 사용하기 위해 형성한다.
그 다음, 도 1e를 참조하면, 상기 포토 레지스트 패턴(P)을 식각 마스크로 삼아 식각 공정을 진행하여 수평 배선층 패턴(31)을 형성한다.
이때, 상기 수평 배선층 패턴(31)이 그 하부에 위치한 텅스텐으로 이루어진 수직 배선을 모두 커버하는 것이 가장 바람직하나, 실제로는 미스 얼라인이 발생하는 경우가 대부분인데, 이는 반도체 소자의 임계치수(critical dimension; CD)가 작아짐에 따라, 수직 배선을 정확히 커버하도록 수평 배선층 패턴(31)을 형성하는 것이 어렵기 때문이다.
도 2a 및 도 2b를 참조하면, 이러한 미스 얼라인으로 인해, 비아홀(12) 내에 채워진 텅스텐(W)은, 반도체 소자 제조 공정 중에 대기에 노출됨에 따라, 상기 텅스텐이 확산 등으로 인하여 텅스텐 손실(A)이 발생하는 문제점이 있다.
본 발명은 상기한 바와 같은 종래의 문제점을 개선하기 위한 것으로서, 수평 배선층과 수직 배선의 미스 얼라인이 발생하더라도 텅스텐의 확산으로 인한 텅스텐 손실을 방지할 수 있도록 함으로써, 불필요한 제조 비용의 증가를 방지할 수 있으며, 또한 반도체 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 수직 배선 및 그 형성 방법을 제공하는 데 있다.
본 발명에 따른 반도체 소자의 수직 배선 형성 방법은,
하부 금속 배선층을 포함하는 층간 절연막에 비아홀을 상기 하부 금속 배선층 위에 형성하는 단계; 상기 비아홀의 내벽에 제1 티타늄막 및 제1 질화티타늄막을 순차적으로 적층하는 단계; 상기 비아홀 내에만 상기 제1 티타늄막, 제1 질화티타늄막, 그리고 텅스텐이 남도록 화학 기계적 연마 공정을 실시하는 단계; 상기 텅스텐의 상부 일부분을 식각하는 단계; 상기 일부가 식각된 텅스텐과 층간 절연막 위에 제2 질화티타늄막을 형성하는 단계; 상기 제2 질화티타늄막 위에 제2 티타늄막, 수평 배선층, 제3 티타늄막, 제3 질화티타늄막을 순차적으로 형성하는 단계; 및, 상기 제3 질화티타늄막 위에 포토 레지스트 패턴을 형성한 후, 상기 포토 레지스트 패턴을 식각 마스크로 삼아 식각 공정을 진행하여 수평 배선층 패턴을 형성하는 단계를 포함한다.
또한, 본 발명에 따른 반도체 소자의 수직 배선은,
하부 금속 배선층을 포함하는 층간 절연막에 형성된 비아홀; 상기 비아홀의 내벽에 순차적으로 형성된 제1 티타늄막 및 제1 질화티타늄막; 상기 비아홀의 내부에 채워진 텅스텐; 상기 텅스텐과 상기 층간 절연막 위에 형성된 제2 질화티타늄막; 및, 상기 제2 질화티타늄막 위에 순차적으로 형성된 제2 티타늄막, 수평 배선층 패턴, 제3 티타늄막, 제3 질화티타늄막을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 우선, 도면들 중 동일한 구성요소 또는 부품들은 가능한 한 동일한 참조부호를 나타내고 있음에 유의해야 한다. 본 발명을 설명함에 있어서 관련된 공지기능 혹은 구성에 대한 구체적인 설명은 본 발명의 요지를 모호하게 하지 않기 위해 생략한다.
또한, 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 수직 배선 형성 방법을 도시한 공정도이다.
먼저, 도 3a를 참조하면, 하부 금속 배선층(110)을 포함하는 층간 절연막(100)에 비아홀(120)을 상기 하부 금속 배선층(110) 위에 형성한 후, 상기 비아홀(120)의 내벽에 제1 티타늄막(210) 및 제1 질화티타늄막(220)을 순차적으로 적층한다. 이때, 상기 제1 티타늄막(210)은 150 내지 250Å으로 형성할 수 있고, 구체 적으로는 200Å으로 형성할 수 있다. 또한, 상기 제1 질화티타늄막(220)은 80 내지 120Å으로 형성할 수 있고, 구체적으로는 100Å으로 형성할 수 있다. 이어서, 상기 비아홀(120) 내부를 채우는 텅스텐(W)을 형성한다.
그 다음, 도 3b를 참조하면, 화학 기계적 연마공정(CMP)을 실시하여 상기 비아홀(120) 내에만 제1 티타늄막(210), 제1 질화티타늄막(220), 그리고 텅스텐(W)이 남도록 연마한다.
그 다음, 도 3c를 참조하면, 에치백(etchback) 공정을 실시하여 상기 텅스텐(W)의 상부 일부분을 식각한다. 이때, 150 내지 250Å정도로 식각한다.
그 다음, 도 3d를 참조하면, 그 결과물 위에 제2 질화티타늄막(225)을 형성한다. 이때, 상기 제2 질화티타늄막(225)은 250 내지 350Å으로 형성할 수 있고, 구체적으로는 300Å으로 형성할 수 있다.
그 다음, 도 3e를 참조하면, 상기 제2 질화티타늄막(225) 위에 제2 티타늄막(230), 수평 배선층(300), 제3 티타늄막(410), 제3 질화티타늄막(420)을 순차적으로 형성한다. 이때, 상기 제2 티타늄막(230)은 80 내지 120Å으로 형성할 수 있고, 구체적으로는 100Å으로 형성할 수 있다. 또한, 상기 수평 배선층(300)은 구리 또는 구리가 약 95%, 알루미늄이 약 5% 함유된 구리합금으로 이루어질 수 있고, 그 두께는 4000 내지 5000Å으로 형성할 수 있고, 구체적으로는 4500Å으로 형성할 수 있다. 여기서, 상기 제2 질화티타늄막과 제2 티타늄막, 상기 제3 티타늄막과 제3 질화티타늄막은 각각 확산 방지막 역할을 한다.
또한, 상기 제3 티타늄막(410)은 30 내지 70Å으로 형성할 수 있고, 구체적 으로는 50Å으로 형성할 수 있다. 상기 제3 질화티타늄막(420)은 400 내지 800Å으로 형성할 수 있고, 구체적으로는 600Å으로 형성할 수 있다.
이어서, 상기 제3 질화티타늄막(420) 위에 포토 레지스트 패턴(P)을 형성한다. 여기서, 상기 포토 레지스트 패턴(P)은 수평 배선층(300)을 식각하여 수평 배선층 패턴(310)을 형성하기 위한 것으로, 이는 반도체 소자의 집적도가 커짐에 따라, 소자의 크기를 작게할 수 있도록, 불필요한 수평 배선층 부분은 제거하기 위한 공정에서 식각 마스크로 사용하기 위해 형성한다.
그 다음, 도 3f를 참조하면, 상기 포토 레지스트 패턴(P)을 식각 마스크로 삼아 식각 공정을 진행하여 수평 배선층 패턴(310)을 형성한다.
이때, 상기 수평 배선층 패턴(310)이 그 하부에 위치한 텅스텐으로 이루어진 수직 배선을 모두 커버하는 것이 가장 바람직하나, 실제로는 미스 얼라인이 발생하는 경우가 대부분이다. 그러나, 종래와는 달리, 상기 비아홀(120) 내부에 채워진 텅스텐은 그 위에 제2 질화티타늄막(225)으로 커버되어 있으므로, 수평 배선층과 수직 배선의 미스 얼라인이 발생하더라도 텅스텐의 확산으로 인한 텅스텐 손실을 방지할 수 있게 된다. 이를 보여주는 것이 도 3f의 B부분이다.
본 발명에 따른 반도체 소자의 수직 배선은, 도 3f를 참조하면, 하부 금속 배선층(110)이 형성된 층간 절연막(100)에는 비아홀(120)이 형성되어 있고, 상기 비아홀(120)의 내벽에는 제1 티타늄막(210) 및 제1 질화티타늄막(220)이 순차적으로 적층되어 있다.
이때, 상기 제1 티타늄막(210)은 150 내지 250Å으로 형성될 수 있고, 구체적으로는 200Å으로 형성될 수 있다.
상기 비아홀(120)의 내부에는 텅스텐(W)으로 채워져 있고, 상기 텅스텐(W) 위에는 제2 질화티타늄막(225)이 형성되어 있다. 이와 동시에, 상기 제2 질화티타늄막(225)은 상기 비아홀(120)의 상부와 상기 층간 절연막(100) 위에 형성되어 있다.
상기 제2 질화티타늄막(225) 위에는 제2 티타늄막(230), 수평 배선층 패턴(310), 제3 티타늄막(410), 제3 질화티타늄막(420)이 순차적으로 형성되어 있다.
상기 제1, 제2, 제3 티타늄막(210,230,410)과 제1, 제2, 제3 질화티타늄막(220,225,420)의 두께는 본 발명의 수직 배선 형성 방법에서 설명한 두께와 동일하다. 따라서, 이에 대한 반복되는 기재는 생략한다.
이상과 같이 본 발명에 따른 반도체 소자의 수직 배선 및 그 형성 방법을 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상 범위내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
상기한 바와 같은 구성으로 이루어진 본 발명에 따른 반도체 소자의 수직 배선 및 그 형성 방법에 의하면,
수평 배선층과 수직 배선의 미스 얼라인이 발생하더라도 텅스텐의 확산으로 인한 텅스텐 손실을 방지할 수 있도록 함으로써, 불필요한 제조 비용의 증가를 방지할 수 있으며, 또한 반도체 소자의 전기적 특성을 향상시킬 수 있는 효과가 있다.

Claims (9)

  1. 하부 금속 배선층을 포함하는 층간 절연막에 비아홀을 상기 하부 금속 배선층 위에 형성하는 단계;
    상기 비아홀 및 상기 층간 절연막의 상측에 제1 티타늄막, 제1 질화티타늄막및 텅스텐을 적층하는 단계;
    상기 비아홀 내에만 상기 제1 티타늄막, 제1 질화티타늄막 및 텅스텐이 남도록 화학 기계적 연마 공정을 실시하는 단계;
    상기 텅스텐의 상부 일부분을 식각하는 단계;
    상기 일부가 식각된 텅스텐과 층간 절연막 위에 제2 질화티타늄막을 형성하는 단계;
    상기 제2 질화티타늄막 위에 수평 배선층을 형성하는 단계; 및,
    상기 수평 배선층 위에 포토 레지스트 패턴을 형성한 후, 상기 포토 레지스트 패턴을 식각 마스크로 삼아 식각 공정을 진행하여 수평 배선층 패턴을 형성하는 단계
    를 포함하는 반도체 소자의 수직 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 비아홀의 내벽에 제1 티타늄막 및 제1 질화티타늄막을 적층하는 단계는 상기 제1 티타늄막은 150 내지 250Å으로 형성하고, 상기 제1 질화티타늄막은 80 내지 120Å으로 형성하는 반도체 소자의 수직 배선 형성 방법.
  3. 제 1 항에 있어서,
    상기 텅스텐의 상부 일부분을 식각하는 단계는 상기 텅스텐의 상부를 150 내지 250Å을 식각하는 반도체 소자의 수직 배선 형성 방법.
  4. 제 1 항에 있어서,
    상기 제2 질화티타늄막을 형성하는 단계는 제2 질화티타늄막을 250 내지 350Å으로 형성하는 반도체 소자의 수직 배선 형성 방법.
  5. 제 1 항에 있어서,
    상기 수평 배선층의 형성 전 제2 티타늄막을 형성하는 단계 및 상기 수평 배선층의 형성 후 제3 티타늄막 및 제3 질화티타늄막을 형성하는 단계가 더 포함되고,
    상기 제2 티타늄막은 80 내지 120Å으로 형성하고, 상기 수평 배선층은 4000 내지 5000Å으로 형성하며, 상기 제3 티타늄막은 30 내지 70Å으로 형성하고, 상기 제3 질화티타늄막은 400 내지 800Å으로 형성하는 반도체 소자의 수직 배선 형성 방법.
  6. 하부 금속 배선층을 포함하는 층간 절연막에 형성된 비아홀;
    상기 비아홀의 내벽에 형성된 제1 티타늄막 및 제1 질화티타늄막;
    상기 비아홀의 내부에 일부 채워진 텅스텐;
    상기 비아홀 내부의 텅스텐과 상기 층간 절연막 위에 형성된 제2 질화티타늄막; 및,
    상기 제2 질화티타늄막 위에 형성된 수평 배선층 패턴
    을 포함하는 반도체 소자의 수직 배선.
  7. 제 6 항에 있어서,
    상기 제1 티타늄막은 150 내지 250Å이고, 상기 제1 질화티타늄막은 80 내지 120Å인 반도체 소자의 수직 배선.
  8. 제 6 항에 있어서,
    상기 텅스텐 위에 형성된 제2 질화티타늄막은 250 내지 350Å인 반도체 소자의 수직 배선.
  9. 제 6 항에 있어서,
    상기 제2 질화티타늄막과 수평 배선층 패턴 사이에 형성된 제2 티타늄막 및 상기 수평 배선층 패턴 위에 형성된 제3 티타늄막 및 제3 질화티타늄막이 더 포함되고,
    상기 제2 티타늄막은 80 내지 120Å이고, 상기 수평 배선층 패턴은 4000 내지 5000Å이며, 상기 제3 티타늄막은 30 내지 70Å이고, 상기 제3 질화티타늄막은 400 내지 800Å인 반도체 소자의 수직 배선.
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