KR101084633B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents
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Abstract
본 발명은, 하부 금속층을 포함하는 반도체 소자의 상부에 확산 장벽층, 비아 레벨 절연층, 식각 정지층 및 트렌치 레벨 절연층의 적층 구조를 형성하는 단계; 상기 확산 장벽층의 상부까지 비아 식각 공정을 실시하여 비아 홀을 형성하는 단계; 전체 표면 상부에 상기 비아 홀을 매립하는 포토레지스트를 형성하는 단계; 상기 트렌치 레벨 절연층이 노출될 때까지 상기 포토레지스트를 식각하는 제 1 CMP 공정을 실시하는 단계; 전체 표면 상부에 반사 방지층을 형성하는 단계; 상기 반사 방지층 및 트렌치 레벨 절연층을 식각하여 금속 배선 트렌치를 형성함과 동시에, 상기 비아 홀 내의 포토레지스트 및 그 하부의 확산 장벽층을 제거하여 상기 하부 금속층을 노출시키는 단계; 및 금속 매립 공정 및 제 2 CMP 공정을 포함하는 금속 배선 형성 공정을 실시하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법을 제공한다.
Description
도 1a 및 도 1b 는 종래기술에 따른 트렌치 식각 시 비아 홀 하부의 하부 금속층이 노출되는 문제점을 설명하기 위한 도면.
도 2a 내지 도 2e 는 종래기술에 따른 포토레지스트 에치-백 공정을 나타내는 도면.
도 3a 내지 도 3e 는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 나타내는 도면.
<도면의 주요부분에 대한 부호의 설명>
100, 120, 140 : 절연층 100a : 하부 금속층
110 : 확산 장벽층 130 : 식각 정지층
150 : 포토 레지스트 160 : 반사 방지층
170 : 포토 레지스트 200 : 비아 홀
300 : 금속 배선 트렌치
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 더욱 상세하게는, 트렌치 식각 공정 시 비아 홀 하부의 확산 장벽층을 보호할 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
반도체 소자의 금속 배선을 형성하는 경우, 비아 홀과 금속 배선 트렌치를 포함하는 이중 다마신 구조의 절연막 패턴을 형성한 다음, 금속 배선과 접속될 하부 금속층 위에 전기 도금법을 시행하여 금속 매립층을 적층한 후 CMP 공정 등의 마무리 공정을 실시한다.
이중 다마신 구조의 절연막 패턴을 형성하는 방법으로는, 비아 퍼스트(Via First)법, 트렌치 퍼스트(Trench First)법 또는 이들의 조합에 의한 방법 등이 있는데, 이 중 비아 퍼스트법에서는 비아 홀을 먼저 식각한 뒤 금속 배선 트렌치를 식각하며, 금속 배선 트렌치의 식각 시에 하부 금속층이 노출되는 것을 방지하기 위하여 유기 반사 방지층(Organic BARC)으로 비아 홀을 채운 후에 트렌치 식각을 실시한다. 이것은 하부 금속층이 노출됨으로 인해 후속 공정에서 하부 금속층의 표면에 형성된 금속 산화막으로 반도체 소자의 신뢰성이 저하되는 것을 방지하기 위함이다.
그러나, 종래기술에 따른 방법으로 유기 반사 방지층을 채운 다음 트렌치 식각 공정을 실시하는 경우에는, 도 1a 및 도 1b 에 나타낸 바와 같은 문제점이 발생하는데, 구체적으로 설명하면 다음과 같다. 즉, 유기 반사 방지층은 패턴 밀도에 따라서 그 도포되는 정도를 달리하는데, 이소 패턴(Iso. Pattern)의 경우에는 유기 반사 방지층이 충분히 도포되지만 덴스 패턴(Dense Pattern)의 경우에는 유기 반사 방지층이 충분히 도포되지 못한다(도 1a 참조). 이로 인해, 이소 패턴 상에 유기 반사 방지층이 얇게 도포된 상태에서 트렌치 식각 공정을 실시할 경우, 비아 홀 하부의 확산 장벽층을 유기 반사 방지층이 충분히 보호하지 못하게 되어 펀치스루(Punch Through) 현상이 발생하게 되고, 결국 비아 홀 하부의 하부 금속층이 노출되어 산화막을 형성하게 된다(도 1b 참조).
펀치스루 현상으로 인한 문제점을 해결하기 위하여, 도 2a 내지 도 2d 에 나타낸 방법이 고안되었다. 우선, 도 2a 에 나타낸 바와 같이 충분한 두께의 포토레지스트(150)를 코팅한 후, 도 2b 에 나타낸 바와 같이 비아 홀(200) 하부의 포토레지스트(150)는 남겨놓을 정도까지만 포토레지스트 에치-백(Etch-back)을 실시한다. 그 후, 도 2c 및 도 2d 에 나타낸 바와 같이 반사 방지층(160) 및 포토레지스트(170)를 상부 표면에 형성하고 트렌치 식각 공정 및 포토레지스트 제거 공정을 실시한 다음 비아 홀(200) 하부의 확산 장벽층(110)을 제거하여 최종적인 이중 다마신 구조의 절연막 패턴을 얻는다. 한편, 120 은 비아 레벨 절연층, 130 은 트렌치 레벨 식각 정지층, 그리고 140 은 트렌치 레벨 절연층을 각각 나타낸다.
그렇지만, 이 방법 역시 패턴 밀도에 따라 포토레지스트의 도포 두께가 달라지는 점으로 인한 한계를 가지고 있다. 즉, 도 2e 에 나타낸 바와 같이, 덴스 패턴과 이소 패턴 상에 형성된 포토레지스트의 도포 두께가 달라서, 포토레지스트 에치-백 이후에 비아 홀 내부에 잔존하는 포토레지스트의 양이 달라질 수 있으며, 이 때문에 펀치스루 현상에 대한 우려는 여전히 남게 된다는 문제가 있는 것이다.
본 발명은, 상술한 문제점을 감안하여 이루어진 것으로, 트렌치 식각 공정 시 비아 홀 하부의 확산 장벽층을 보호할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는 것을 목적으로 한다.
본 발명의 일측면에 따른 반도체 소자의 금속 배선 형성 방법은, 하부 금속층을 포함하는 반도체 소자의 상부에 확산 장벽층, 비아 레벨 절연층, 식각 정지층 및 트렌치 레벨 절연층의 적층 구조를 형성하는 단계; 상기 확산 장벽층의 상부까지 비아 식각 공정을 실시하여 비아 홀을 형성하는 단계; 전체 표면 상부에 상기 비아 홀을 매립하는 포토레지스트를 형성하는 단계; 상기 트렌치 레벨 절연층이 노출될 때까지 상기 포토레지스트를 식각하는 제 1 CMP 공정을 실시하는 단계; 전체 표면 상부에 반사 방지층을 형성하는 단계; 상기 반사 방지층 및 트렌치 레벨 절연층을 식각하여 금속 배선 트렌치를 형성함과 동시에, 상기 비아 홀 내의 포토레지스트 및 그 하부의 확산 장벽층을 제거하여 상기 하부 금속층을 노출시키는 단계; 및 금속 매립 공정 및 제 2 CMP 공정을 포함하는 금속 배선 형성 공정을 실시하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 다른 측면에 따른 반도체 소자의 금속 배선 형성 방법은, 상기 제 1 CMP 공정을 실시한 후 상기 반사 방지층을 형성하기 전에, 상기 비아 홀 내의 상기 포토레지스트를 상기 식각 정지층 이하의 높이까지 리세스(Recess)하는 단계를 더 포함하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시형태를 첨부도면을 참조하여 상세하게 설명한 다. 도 3a 내지 도 3e 는 본 발명의 실시형태를 나타내는 도면으로서, 도 2a 내지 도 2e 에 나타낸 구성요소와 대응하는 구성요소에 대해서는 동일한 참조부호를 붙이고 설명을 생략한다.
도 3a 를 참조하면, 금속 배선과 접속될 하부 금속층(100a)을 포함하는 절연층(100)의 상부에 확산 장벽층(110), 비아 레벨 절연층(120), 트렌치 레벨 식각 정지층(130) 및 트렌치 레벨 절연층(140)으로 이루어진 적층 구조를 형성한 다음 확산 장벽층(110)의 상부까지 비아 식각 공정을 실시하여 비아 홀(200)을 형성한다. 그 후, 절연막 패턴의 전체 표면 상부에 상기 비아 홀(200)을 매립하는 포토레지스트(150)를 형성하는데, 이 경우에는 비아 홀(200)을 매립하면서 전체 표면 상부에도 충분한 두께의 포토레지스트(150)층이 형성될 수 있도록 한다. 또, 일반적인 포토리소그래피 공정에서와는 달리, 포토레지스트(150)에는 베이킹(Baking)을 실시하지 않는 것이 바람직하다.
도 3b 를 참조하면, 트렌치 레벨 절연층(140)이 노출될 때까지 포토레지스트(150)를 CMP 공정으로 식각한다. 이렇게, 종래기술과 같이 에치-백 공정을 실시하지 않고 CMP 공정을 실시함으로써, 비아 홀(200) 내부에 잔존하는 포토레지스트(150)의 양을 확보할 수 있다. 또한, 포토레지스트(150)에 베이킹을 실시하지 않은 경우에는, 별도의 슬러리(Slurry)의 공급없이 DI-Water 만을 공급하면서 연마 공정을 수행하여 평탄화 식각하는 것이 바람직하며, 이 경우 트렌치 레벨 절연층(140)의 손실을 최소화할 수 있고, 평탄화 식각 공정이 쉬워진다.
바람직하게는, 도 3c 를 참조하면, 상기 CMP 공정을 완료한 상태에서 비아 홀(200) 내부의 포토레지스트(150)를 트렌치 레벨 식각 정지층(130)의 높이 이하로 리세스(Recess)한다. 트렌치 레벨 절연층(140)까지 포토레지스트(150)가 채워져 있는 상태에서 트렌치 에칭 공정을 실시하면, 비아 홀(200)에 경사가 있는 경우에는 그 경사에 따라 형성된 포토레지스트(150)가 마스크로서 작용하여, 소자 신뢰성을 저하시키는 측벽펜스(Sidewall Fence)가 형성될 수 있기 때문이다. 리세스 공정은 산소, 질소, 헬륨, 질소 및 이들의 조합 중 선택된 어느 하나를 이용하여 수행하는 것이 바람직하다.
다음으로, 도 3d 를 참조하면, 유기 반사 방지층(160)을 전체 표면 상부에 형성한 다음 트렌치 식각 공정을 위한 포토레지스트(170)를 형성한다.
도 3e 를 참조하면, 유기 반사 방지층(160), 트렌치 레벨 절연층(140) 및 트렌치 레벨 식각 정지층(130)을 식각하여 금속 배선 트렌치(300)를 형성하고, 잔존하는 포토레지스트(170) 및 비아 홀(200) 하부의 확산 장벽층(110)을 제거하는 공정을 실시하여, 하부 금속층(100a)을 노출시킨다. 이로써, 비아 홀(200)과 금속 배선 트렌치(300)를 포함하는 이중 다마신 구조의 절연막 패턴을 형성할 수 있으며, 구리와 같은 금속 배선의 전기 도금 및 CMP 공정 등의 금속 배선 형성 공정을 실시하여 금속 배선을 최종적으로 완성한다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법에 따르면, 트렌치 식각 공정을 하는 동안에도, 비아 홀 하부의 확산 장벽층까지 식각되어 하부 금속층이 노출되지 않도록 할 수 있어, 하부 금속층의 산화로 인한 소자 수율 저하 및 소자 신뢰성 저하의 문제를 해결할 수 있다.
Claims (5)
- 하부 금속층을 포함하는 반도체 소자의 상부에 확산 장벽층, 비아 레벨 절연층, 식각 정지층 및 트렌치 레벨 절연층의 적층 구조를 형성하는 단계;상기 확산 장벽층의 상부까지 비아 식각 공정을 실시하여 비아 홀을 형성하는 단계;전체 표면 상부에 상기 비아 홀을 매립하는 포토레지스트를 형성하는 단계;상기 트렌치 레벨 절연층이 노출될 때까지 상기 포토레지스트를 식각하는 제 1 CMP 공정을 실시하는 단계;상기 비아 홀 내의 상기 포토레지스트를 상기 식각 정지층 이하의 높이까지 리세스하는 단계;전체 표면 상부에 반사 방지층을 형성하는 단계;상기 반사 방지층 및 트렌치 레벨 절연층을 식각하여 금속 배선 트렌치를 형성함과 동시에, 상기 비아 홀 내의 포토레지스트 및 그 하부의 확산 장벽층을 제거하여 상기 하부 금속층을 노출시키는 단계; 및금속 매립 공정 및 제 2 CMP 공정을 포함하는 금속 배선 형성 공정을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 삭제
- 제 1 항에 있어서,상기 리세스 공정은 산소, 질소, 헬륨, 질소 및 이들의 조합 중 선택된 어느 하나를 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 포토레지스트는 베이킹(Baking)되지 않은 포토레지스트인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 4 항에 있어서,상기 제 1 CMP 공정은 슬러리의 공급없이 DI-WATER 만을 공급하면서 연마 공정을 수행함으로써 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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