KR20010004803A - 반도체소자의 금속배선 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 하부 금속배선을 노출시키는 비아콘택홀이 구비되는 하부산화막을 형성하고 상기 비아콘택홀 표면에 제1 티타늄/티타늄나이트라이드를 형성하고 상기 비아콘택홀을 매립하는 텅스텐을 매립한 다음, 상기 텅스텐을 일정두께 식각하여 평탄화시키되, 상기 하부산화막 상측에 상기 텅스텐을 일정두께 남기고 상기 텅스텐 상부에 제2 티타늄/티타늄나이트라이드, 알루미늄 및 제3 티타늄/티타늄나이트라이드 적층구조를 형성한 다음, 후속공정으로 상기 적층구조와 텅스텐의 식각선택비 차이를 이용하여 상기 적층구조를 상부 금속배선 마스크를 이용해 Cl2+ BCl3를활성화시킨 플라즈마, SF6를 활성화시킨 플라즈마 및 Cl2+ BCl3를활성화시킨 플라즈마로 식각함으로써 마이크로-로딩 효과를 최소화시키며 상기 하부금속배선에 접속되는 상부 금속배선을 형성하는 공정으로 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 금속배선 형성방법 {METHOD FOR FORMING METAL LINE OF A SEMICONDUCTOR DEVICE}
본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 특히 반도체 칩 (chip) 제조시, 금속 배선의 선폭(linewidth) 이나 금속 배선간의 간격(space)은 작으면서 금속 배선의 높이는 큰 고집적도의 금속 배선을 형성하기 위해 알루미늄 식각을 진행할 때 발생하는 식각율 마이크로-로딩 현상을 개선하는데 응용될 수 있다. 또한 텅스텐 평탄화 공정을 화학적-기계적-연마(CMP : chemical mechanical polishing)방식으로 진행할 때, 비아 홀(via hole) 내부에 형성되어 있는 비아콘택 플러그가 세정 공정(cleaning process)에서 손상되는 현상을 방지하는 기술에 관한 것이다.
반도체 칩(chip)의 집적도가 높아질수록 금속 배선의 선폭(linewidth) 이나 간격(space)은 작아지는 반면 금속 배선의 높이는 커진다.
이러한 금속 배선을 형성하기위해 플라즈마(plasma) 식각을 진행하면, 금속배선 간의 간격이 넓은 지역에 비해 금속 배선 간의 간격이 넓은 지역에 비해 금속 배선 간의 간격이 좁은 지역의 알루미늄 식각이 늦게 이루어지는 식각율 마이크로-로딩(etch rate micro-loading)현상이 발생한다.
현행 반도체 칩 제조에 일반적으로 채용되고 있는 기존의 공정 방식은 이러한 식각율 마이크로-로딩 현상이 심하게 발생하여 후속공정에 여러 가지 악 영향을 끼치는데, 그 공정 방식을 설명하면 다음과 같다
도 1a 내지 도 1h 는 종래기술에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도이다.
도 1a를 참조하면, 제1금속배선(도시안됨)을 형성하고 그 상부에 하부 산화막(11)을 평탄화시킨 후, 비아콘택마스크(도시안됨)를 이용한 식각공정으로 비아 홀(13)을 형성한다.
도 1b를 참조하면, 전체표면상부에 제1 티타늄/티타늄나이트라이드 (Ti/TiN)(15)을 얇게 전면 증착 시킨다. 상기 제1 티티늄/티타늄나이트라이드(15)는 후속공정에서 형성되는 텅스텐 플러그의 접착성(adhesion)을 좋게 하면서 동시에 텅스텐이 주변의 산화막이나 또는 하부의 접촉 부위에 침투해 들어가는 것을 막는 역할을 한다.
도 1c를 참조하면, 상기 비아홀(13)을 매립하는 텅스텐(17)을 전체표면상부에 형성하되, 화학기상증착(chemical vapor deposition, 이하에서 CVD 라 함)에 의해 형성한다.
도 1d를 참조하면, 상기 비아 홀(13) 이외의 부위에 존재하는 상기 텅스텐(17) 및 제1 티타늄/티타늄나이트라이드(15)를 화학적-기계적-연마(CMP : chemical mechanical polishing)방식으로 제거하여 텅스텐으로 비아 콘택플러그를 형성한다.
이때, 상기 텅스텐(17) 층의 상부에 나타나는 표면 굴곡 (surface topology_)도 함께 평탄화한다.
일반적으로, 화학적-기계적-연마 공정이 완료된 대개의 경우 텅스텐 플러그와 주변의 산화막 사이에는 약간의 단차가 존재한다.
도 1e를 참조하면, 금속 배선 형성에 필요한 높이만큼 제2 티타늄/티타늄나이트라이드(19) / 알루미늄(21) / 제3 티타늄나이트라이드(23)를 전면 증착시킨다.
이때, 상기 알루미늄(21) 하부의 제2 티타늄/티타늄나이트라이드(19)는 상기 비아홀(13) 표면에 형성되는 제1 티타늄/티타늄나이트라이드(15)와 동일한 역할을 수행하며, 상기 알루미늄(21) 상부의 제3티타늄/티타늄나이트라이드(23)는 차후에 이루어지는 감광막 패턴닝 공정에서 빛의 반사 방지막(ARC: anti-reflective coating) 역할을 담당한다.
도 1f를 참조하면, 감광막을 필요한 높이만큼 증착시킨 후에 패턴닝하여 감광막패턴(25)을 형성한다.
이때, 상기 감광막패턴(25)은 제2금속배선 마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한다.
도 1g를 참조하면, Cl2+ BCl3를 활성화 시킨 플라즈마를 이용하여 제2 티타늄/티타늄나이트라이드(19) / 알루미늄(21) / 제3 티타늄나이트라이드(23) 적층구조를 식각한다.
여기서, 상기 식각공정시 마이크로-로딩(etch rate micro-loading)현상이 발생한다. 즉, 금속 배선 간의 간격이 좁은 부위의 식각율이 금속 배선 간의 간격이 넓은 부위의 식각율 보다 작기 때문에, 결과적으로 금속 배선간의 간격이 넓은 부위의 금속 식각이 완료되었을 때 간격이 좁은 부위에는 δA1만큼의 금속 층이 여전히 남아 있다.
도 1h를 참조하면, 금속 배선 식각이 완료된 상태로서, 식각율 마이크로-로딩 현상 때문에 금속배선간의 간격이 넓은 부위의 산화막(11)과 좁은 부위 사이에는 산화막(11)의 두께는 δo 만큼의 차이가 발생한다.
이때, δA1과 δo 과 δo 사이에는 δoδA1/Sci Al/Ox(Cl2+ BCl3를 활성화 시킨 플라즈마에서 알루미늄의 산화막에 대한 식각비)의 관계가 성립한다.
상기한 바와같이 종래기술에 따른 반도체소자의 금속배선 형성방법은,
먼저, 금속배선간의 간격이 좁은 지역에서 알루미늄 하부의 티타늄/티타늄나이트라이드 막까지 완전히 식각하면, 식각율 마이크로-로딩 현상 때문에 완료된 금속 배선간의 간격이 넓은 지역에서는 하부 산화막의 손실이 심하게 발생한다.
그리고, 상기 하부 산화막의 손실이 심하게 발생하면 이후에 이루어지는 상부 산화막의 증착 및 평탄화 공정이 어려워져 공정 비용이 많이 들고 제조된 반도체 칩(chip)의 수율(yield)에 악 영향을 끼친다.
그리고, 식각율 마이크로-로딩 현상 때문에 플라즈마에 의한 식각 시간이 길어지며, 그 결과 이미 패턴닝된 금속 배선의 측벽(sidewall)이 플라즈마에 노출되는 시간이 길어지게 되어 측벽이 손상될 가능성이 높아진다.
그리고, 증착된 텅스텐의 제거 및 평탄화 공정이 완료되면 비아 홀을 매립하는 비아콘택 플러그가 외부에 노출된다. CMP 공정이 완료되면, 연마 공정에서 사용된 연마제 및 공정 부산물(byproduct)을 제거하기 위한 세정 공정(cleaning process)시 비아콘택플러그가 손상될 가능성이 높다.
특히 세정제가 비아콘택 플러그와 산화막 측벽 사이에 존재하는 제1티타늄/티타늄나이트라이드와 지속적으로 반응하며 들어가 비아콘택 플러그 바닥 부위의 기계적 결합과 전기적인 접촉을 취약하게 만드는 경우도 있다.
또한, 화학적-기계적-연마 공정이 완료된 대개의 경우 텅스텐 플러그와 주변의 산화막 사이에는 약간의 단차가 존재한다. 이와 같이 단차가 발생하면 이후의 공정에서 증착된 제2티타늄/티타늄나이트라이드 / 알루미늄 / 제3티타늄/티타늄나이트라이드 층과 하부 층 사이의 접착력이 떨어진다. 그리고, 상기 알루미늄 증착 이전에 티타늄/티타늄나이트라이드 막을 증착시켜 접착성을 보완한다 할지라도, 텅스텐 플러그가 다수 모여 있는 지역에서는 제2티타늄/티타늄나이트라이드 / 알루미늄 / 제3티타늄/티타늄나이트라이드 층이 하부 층과 떨어지는 경우가 발생한다.
결론적으로 고집적도의 금속 배선을 효과적으로 구현하기 위해서는 식각 과정에서 발생하는 마이크로-로딩 현상의 문제점 및 텅스텐 플러그의 외부 노출에 따른 훼손의 문제점을 해결할 수 있는 새로운 공정 방식을 개발할 필요가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 금속배선을 형성하기 위한 식각공정시 하부에 형성되는 절연막의 두께를 유지할 수 있도록 하여 소자의 특성 열화를 방지할 수 있는 반도체소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1h는 종래기술에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도.
도 2a 내지 도 2l는 본 발명의 실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
11,31 : 하부산화막 13,33 : 비아홀
15,35 : 제1 티타늄/티타늄나이트라이드
17,37 : 텅스텐 19,39 : 제2 티타늄/티타늄나이트라이드
21,41 : 알루미늄 23,43 : 제3 티타늄/티타늄나이트라이드
25,45 : 감광막패턴
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 금속배선 형성방법은, 하부 금속배선을 노출시키는 비아콘택홀이 구비되는 하부산화막을 형성하는 공정과, 비아콘택홀 표면에 제1 티타늄/티타늄나이트라이드를 형성하고 상기 비아콘택홀을 매립하는 텅스텐을 매립하는 공정과, 텅스텐을 일정두께 식각하여 평탄화시키되, 하부산화막 상측에 상기 텅스텐을 일정두께 남기는 공정과, 텅스텐 상부에 제2 티타늄/티타늄나이트라이드, 알루미늄 및 제3 티타늄/티타늄나이트라이드 적층구조를 형성하는 공정과, 후속공정으로 적층구조와 텅스텐의 식각선택비 차이를 이용하여 상기 적층구조를 상부 금속배선 마스크를 이용해 Cl2+ BCl3를활성화시킨 플라즈마, SF6를 활성화시킨 플라즈마 및 Cl2+ BCl3를활성화시킨 플라즈마로 식각함으로써 마이크로-로딩 효과를 최소화시키며 하부금속배선에 접속되는 상부 금속배선을 형성하는 공정을 포함하는 것을 특징으로한다.
한편, 이상의 목적을 달성하기 위한 본 발명의 원리는 다음과 같다.
먼저, 현재 반도체 제조 공정에서, 알루미늄, 티타늄/티타늄나이트라이드 및 텅스텐의 식각에 일반적으로 사용되는 Cl2+ BCl3플라즈마와 SF6플라즈마의 선택비(selectivity)에 대해 살펴보자.
SCl Al/ox(Cl2+ BCl3를 활성화 시킨 플라즈마에서 알루미늄 산화막에 대한 식각비),
SCl Al/w(Cl2+ BCl3를 활성화 시킨 플라즈마에서 알루미늄 텅스텐에 대한 식각비),
SCl Ti/Ox(Cl2+ BCl3를 활성화 시킨 플라즈마에서 티타늄/티타늄나이트라이드의 산환막에 대한 식각비),
Ssf w/Ti(SF6를 활성화 시킨 플라즈마에서 텅스텐의 티타늄/티타늄나이트라이드에 대한 식각비),
SCl Al/ox∼10,SCl Al/w∼10, SCl Ti/Ox∼5,Ssf w/Ti∼15
본 발명에서는 텅스텐 플러그의 편탄화 공정에서 비아-구명 이외의 부위에 일정 두께의 텅스텐 박막을 남긴 후에 그 위에 티타늄/티타늄나이트라이드 / 알루미늄 / 티타늄/티타늄나이트라이드 층을 증착 시킨다.
이와 같이하여 형성된 다중 금속층 티타늄/티타늄나이트라이트 / 알루미늄 / 티타늄/티타늄나이트라이드를 Cl2+ BCl3를 활성화시킨 플라즈마로 식각하면, 식각비 SCl Al/w∼10 때문에 텅스텐 막이 식각-정지 막(etch stopppiong layer)처럼 작용하고, 그 결과 티타늄/티타늄나이트라이드 / 알루미늄 / 티타늄/티타늄나이트라이드 층이 식각되는 과정에서 식각율 마이크로-로딩이 현상 때문에 발생한 단차가 텅스텐 층에서는 1/SCl Al/w의 비율로 줄어든다.
남아 있는 텅스텐 층을 SF6를 활성화 시킨 플라즈마로 식각하면 텅스텐 층으 아래에 존재하는 티타늄/티타늄나이트라이드 층이 식각-정지-막으로 작용하기 때문에 텅스텐 층이 식각되는 과정에서 발생한 단차가 티타늄/티타늄나이트라이드 층에서는 1/Ssf w/Ti의 비율로 줄어든다.
마지막으로 남아 있는 티타늄/티타늄나이트라이드 층을 Cl2+ BCl3를 활성화 시킨 플라즈마로 식각하면, 동일한 이유로 티타늄/티타늄나이트라이드 층에서 발생한 단차가 산화막 층에서는 SCl Ti/Ox의 비율로 줄어든다.
결론적으로 본발명에서 제시한 방식으로 공정을 진행할 경우 식각이 완료 되었을 때 하부 산화막에 발생하는 단차는SCl Al/ox/(SCl Al/w∼10 Ssf w/Ti∼15SCl Ti/Ox∼5)의 비율로 줄어들어 기존의 공정 방식에 비해 무시할 수 있을 정도로 작아진다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하기로 한다.
도 2a 내지 도 2l 은 본 발명의 실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도이다.
도 2a를 참조하면, 기존의 공정 방식과 동일한 방식으로 하부산화막(31)에 비아홀(33)을 형성한다.
도 2b를 참조하면, 기존의 공정 방식으로 상기 비아홀(33)을 포함한 전체표면상부에 동일한 방식으로 제1 티타늄/티타늄나이트라이드 (Ti/TIN)(35)를 얇게 전면 층착 시킨다.
도 2c를 참조하면, 기존의 공정 방식과 동일한 방식으로 텅스텐(37)을 전면 증착시켜 비아 구멍을 채운다.
도 2d를 참조하면, 상기 비아홀(33) 구멍 이외의 부위에 존재하는 텅스텐(37) 및 제1티타늄/티타늄나이트라이드(35)를 CMP 하여 평탄화 시킨다. 이때, 상기 비아홀(33) 이외의 부위에 일정 두께의 텅스텐(37) 박막이 남아 잇을 정도로 연마량을 조절한다.
도 2e를 참조하면, 금속 배선 형성에 필요한 높이만큼 제2 티타늄/티타늄나이트라이드(39) / 알루미늄(41) / 제3 티타늄/티타늄나이트라이드(43)를 전면 증착 시킨다.
이때, 상기 제2 티타늄/티타늄나이트라이드(39) / 알루미늄(41) / 제3 티타늄/티타늄나이트라이드(43)의 두께는 기존의 공정 방식에서 증착되는 두께에 비해 약간 작아도 된다.
도 2f를 참조하면, 필요한 높이만큼 감광막패턴(45)을 형성한다. 이때, 상기 감광막패턴(45) 제2금속배선 마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한다.
도 2g를 참조하면, Cl2+ BCl3를활성화시킨 플라즈마를 이용하여 제2 티타늄/티타늄나이트라이드(39) / 알루미늄(41) / 제3 티타늄/티타늄나이트라이드(43)를 상부로부터 식각한다.
기존 공정 방식과 마찬가지로 식각율 마이크로-로딩 효과 때문에 금속 배선 간의 간격이 넓은 부위의 금속 식각이 완료되었을 때 간격이 좁은 부위에는 εAl만큼의 금속 층이 남아 있게 된다.
상기 제2 티타늄/티타늄나이트라이드(39) / 알루미늄(41) / 제3 티타늄/티타늄나이트라이드(43) 적층구조가 기존의 공정 방식에서 증착되는 두께에 비해 약간 작기 때문에 εAl은 εAl에 비해 약간 작다.
도 2h를 참조하면, 제2 티타늄/티타늄나이트라이드(39) / 알루미늄(41) / 제3 티타늄/티타늄나이트라이드(43) 적층구조의 식각이 완료된 상태로서, 식각율 마이크로-로딩 현상 때문에 금속 배선 간의 간격이 넓은 부위의 텅스텐 막과 좁은 부위 사이에는 텅스텐 막의 두께는 εW만큼의 차이가 발생한다. 이때, εW와 εAl사이에는 εW εAl/ (SCl Al/w) 의 관계가 성립한다.
도 2i를 참조하면, SF6를 활성화시킨 플라즈마를 이용하여 남아 있는 텅스텍(37) 막을 식각한다.
도 2j를 참조하면, SF6를 활성화시킨 플라즈마에 의한 텅스텐(37)막의 식각이 완료된 상태로서, 식각이 시작될 때 텅스텐 막에 이미 존재하던 단차 εW와 텅스텐 막 식각 시 새롭게 부가되는 마이크로-로딩 효과 때문에 텅스텐 하부의 제1 티타늄/티타늄나이트라이드(35) 막에는 εti만큼의 단차가 발생한다. 그리고, SF6플라즈마에서 텅스텐(37)의 제1 티타늄/티타늄나이트라이트(35)에 대한 식각비를 고려하여 εti의 값을 계산하면 다음과 같다.
εti εW/(SSF w/Ti)+ ε(SSF w/Ti)
상기 텅스텐(37) 막의 두께가 제2 티타늄/티타늄나이트라이드(39) / 알루미늄(41) / 제3 티타늄/티타늄나이트라이드(43) 적층구조에 비하여 얇을 경우 εW〉ε 의 조건을 언제나 만족시킨다. 따라서 제1 티타늄/티타늄나이트라이트(35) 막에서 발생하는 단차 εti는
εti〈 2εW/(SSF w/Ti)2εW(SSF Al/WSSF w/Ti)
의 조건을 만족 시킨다.
도 2k를 참조하면, Cl2+ BCl3를활성화시킨 플라즈마를 이용하여 상기 텅스텐(37) 막 하부에 존재하는 제1 티타늄/티타늄나이트라이드(35) 막을 식각한다.
도 2l를 참조하면, Cl2+ BCl3를활성화시킨 플라즈마를 이용하여 상기 텅스텐(37) 막 하부에 존재하는 제1 티타늄/티타늄나이트라이드(35) 막의 식각을 완료한 상태로서, 제1 티타늄/티타늄나이트라이드(35) 막에 이미 존재하던 단차 εti와 식각시 추가로 발생하는 마이크로-로딩 효과 때문에 하부산화막(31)에서 발생하는 단차는
εox εti/(SDl Ti/ox)+ ε'(SDl Ti/ox)
로 주어진다. 대개의 경우 εti〉ε 조건을 만족하므로 결국 하부 산화막(31)에 최종적으로 발생하는 단차는
εox 2εti/(SDl Ti/ox)+ 4εAl(SDl TAl/WSSF W/TiSDl Ti/ox)
의 조건을 만족한다.
한편, 본 발명의 다른 실시예는 평탄화식각공정을 CMP 대신 전면 식각(blanket etch)방식을 채용하는 것이다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 금속배선 형성방법은 다음과 같은 효과가 있다.
먼저, 금속 배선의 식각이 완료되었을 때 발생하는 하부산화막의 단차를 줄이고, CMP 공정시 비아콘택플러그의 노출 및 손상을 억제하며 비아콘택플러그와 상부금속배선인 제2금속배선과의 접착력을 증가시키고, CMP 량을 감소시켜 공정 비용을 절감하여 반도체소자의 생산성, 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.

Claims (2)

  1. 하부 금속배선을 노출시키는 비아콘택홀이 구비되는 하부산화막을 형성하는 단계와,
    상기 비아콘택홀 표면에 제1 티타늄/티타늄나이트라이드를 형성하고 상기 비아콘택홀을 매립하는 텅스텐을 매립하는 단계와,
    상기 텅스텐을 일정두께 식각하여 평탄화시키되, 상기 하부산화막 상측에 상기 텅스텐을 일정두께 남기는 단계와,
    상기 텅스텐 상부에 제2 티타늄/티타늄나이트라이드, 알루미늄 및 제3 티타늄/티타늄나이트라이드 적층구조를 형성하는 단계와,
    후속공정으로 상기 적층구조와 텅스텐의 식각선택비 차이를 이용하여 상기 적층구조를 상부 금속배선 마스크를 이용해 Cl2+ BCl3를활성화시킨 플라즈마, SF6를 활성화시킨 플라즈마 및 Cl2+ BCl3를활성화시킨 플라즈마로 식각함으로써 마이크로-로딩 효과를 최소화시키며 상기 하부금속배선에 접속되는 상부 금속배선을 형성하는 공정을 포함하는 반도체소자의 금속배선 형성방법.
  2. 제 1 항에 있어서,
    상기 평탄화식각공정은 CMP 공정이나 전면 식각 공정으로 실시하는 것을 특징으로하는 반도체소자의 금속배선 형성방법.
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