CN117059565A - 封装方法 - Google Patents

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Abstract

一种封装方法，方法包括：提供第一晶圆，第一晶圆包括第一衬底、以及位于第一衬底上的第一介电层，第一介电层中形成有待互连导电层，第一晶圆上键合有第二晶圆，第二晶圆包括第二衬底、以及位于第二衬底上的第二介电层，第二介电层的顶部键合有承载晶圆；在承载晶圆上形成第三介电层；形成第三介电层之后，在待互连导电层上形成贯穿第三介电层、承载晶圆、第二介电层、第二衬底和第一介电层的互连接触孔，互连接触孔露出待互连导电层的顶面；在互连接触孔中形成互连结构，互连结构与待互连导电层相电连接。降低了互连接触孔的顶部呈喇叭口的概率，使位于互连接触孔中的互连结构的形貌满足工艺要求，从而提高了半导体结构的性能。

Description

封装方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种封装方法。
背景技术
随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与基底的导通是通过互连结构实现的。互连结构包括互连线和形成于接触开口内的接触孔插塞。接触孔插塞与半导体器件相连接，互连线实现接触孔插塞之间的连接，从而构成电路。
目前，互连结构的性能仍有待提高。
发明内容
本发明实施例解决的问题是提供一种封装方法，有利于进一步提高电容器的性能。
为解决上述问题，本发明实施例提供一种封装方法，包括：提供第一晶圆，所述第一晶圆包括第一衬底、以及位于所述第一衬底上的第一介电层，所述第一介电层中形成有待互连导电层，所述第一晶圆上键合有第二晶圆，所述第二晶圆包括第二衬底、以及位于所述第二衬底上的第二介电层，所述第二介电层的顶部键合有承载晶圆；在所述承载晶圆上形成第三介电层；形成所述第三介电层之后，在所述待互连导电层上形成贯穿所述第三介电层、承载晶圆、第二介电层、第二衬底和第一介电层的互连接触孔，所述互连接触孔露出所述待互连导电层的顶面；在所述互连接触孔中形成互连结构，所述互连结构与所述待互连导电层相电连接。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供一种封装方法，第二介电层的顶部键合有承载晶圆，在待互连导电层上形成贯穿所述第三介电层、承载晶圆、第二介电层、第二衬底和第一介电层的互连接触孔的过程中，所述承载晶圆与第一介电层之间具有刻蚀选择比，也就是说，所述承载晶圆能够起到硬掩膜的作用，使所述承载晶圆对位于其底部的第二介电层起到了保护作用，降低了所述第二介电层被去除的概率，同时，也有利于提高互连接触孔的侧壁垂直度，降低了所述互连接触孔的顶部呈喇叭口的概率，使位于所述互连接触孔中的互连结构的形貌满足工艺要求，从而提高了所述半导体结构的性能。
附图说明
图1至图7是一种封装方法中各步骤对应的结构示意图；
图8至图19是本发明封装方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前半导体结构的性能有待提高。现结合一种封装方法分析其性能有待提高的原因。
图1至图7是一种封装方法中各步骤对应的结构示意图。
参考图1，提供第一晶圆17，包括第一衬底10、以及位于所述第一衬底10上的第一介电层16，所述第一介电层16中形成有待互连导电层18，所述第一晶圆17上键合有第二晶圆21，所述第二晶圆21与所述第一晶圆通过所述第一键合层15相键合，所述第二晶圆21包括第二衬底19、以及位于所述第二衬底19上的第二介电层11，所述第二衬底19朝向所述第一晶圆17，所述第二介电层18的顶部形成有硬掩膜层22，所述硬掩膜层22的顶部形成有承载晶圆23。
参考图2，去除所述承载晶圆23。
参考图3，在所述硬掩膜层22的顶部形成具有掩膜开口26的光刻胶层25。
参考图4，以所述光刻胶层25为掩膜，沿所述掩膜开口26，在所述待互连导电层18上形成贯穿所述硬掩膜层22和第二介电层11的第一互连接触孔27。
参考图5，以所述硬掩膜层22为掩膜，刻蚀所述第一互连接触孔27露出的所述第二衬底19，形成贯穿所述第二衬底19的第二互连接触孔28，所述第二互连接触孔28的顶部与所述第一互连接触孔27的底部相连通。
参考图6，继续以所述硬掩膜层22为掩膜，刻蚀所述第一互连接触孔27和第二互连接触孔28露出的所述第一介电层16，在所述第一介电层16中形成第三互连接触孔29，所述第三互连接触孔29露出所述待互连导电层18的顶面。
参考图7，在所述第一互连接触孔27、第二互连接触孔28和第三互连接触孔29中形成互连结构30，所述互连结构30与所述待互连导电层18相电连接。
经研究发现，以所述硬掩膜层22为掩膜，刻蚀所述第一互连接触孔27露出的所述第二衬底19，形成贯穿所述第二衬底19的第二互连接触孔28的过程中，所采用的刻蚀工艺容易导致所述硬掩膜层22的顶面受到损伤，特别是所述硬掩膜层22顶面拐角处的材料容易发生凸出，相应的，在以所述硬掩膜层22为掩膜，刻蚀所述第一互连接触孔27和第二互连接触孔28露出的所述第一介电层16，在所述第一介电层16中形成第三互连接触孔29的过程中，所采用的刻蚀工艺对硬掩膜层22顶面拐角处的材料刻蚀速率比较快，使所述第一互连接触孔27中出现喇叭口(如图6所示)，导致在所述第一互连接触孔27、第二互连接触孔28和第三互连接触孔29中形成的互连结构30的形貌不满足工艺要求，从而影响了所述半导体结构的性能。
为了解决所述技术问题，本发明实施例提供一种封装方法，包括：提供第一晶圆，所述第一晶圆包括第一衬底、以及位于所述第一衬底上的第一介电层，所述第一介电层中形成有待互连导电层，所述第一晶圆上键合有第二晶圆，所述第二晶圆包括第二衬底、以及位于所述第二衬底上的第二介电层，所述第二介电层的顶部键合有承载晶圆；在所述承载晶圆上形成第三介电层；形成所述第三介电层之后，在所述待互连导电层上形成贯穿所述第三介电层、承载晶圆、第二介电层、第二衬底和第一介电层的互连接触孔，所述互连接触孔露出所述待互连导电层的顶面；在所述互连接触孔中形成互连结构，所述互连结构与所述待互连导电层相电连接。
本发明实施例提供一种封装方法，第二介电层的顶部键合有承载晶圆，在待互连导电层上形成贯穿所述第三介电层、承载晶圆、第二介电层、第二衬底和第一介电层的互连接触孔的过程中，所述承载晶圆与第一介电层之间具有刻蚀选择比，也就是说，所述承载晶圆能够起到硬掩膜的作用，使所述承载晶圆对位于其底部的第二介电层起到了保护作用，降低了所述第二介电层被去除的概率，同时，也有利于提高互连接触孔的侧壁垂直度，降低了所述互连接触孔的顶部呈喇叭口的概率，使位于所述互连接触孔中的互连结构的形貌满足工艺要求，从而提高了所述半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图8至图19是本发明封装方法一实施例中各步骤对应的结构示意图。
参考图8，提供第一晶圆107，所述第一晶圆107包括第一衬底100、以及位于所述第一衬底100上的第一介电层106，所述第一介电层106中形成有待互连导电层108，所述第一晶圆107上键合有第二晶圆111，所述第二晶圆111包括第二衬底109、以及位于所述第二衬底109上的第二介电层110，所述第二介电层110的顶部键合有承载晶圆113。
本实施例中，所述第一晶圆107和第二晶圆111为后续的工艺制程提供工艺平台。
所述第一晶圆107为完成制作的晶圆，所述第一晶圆107可以采用集成电路制作技术所制成。
本实施例中，所述第一衬底100为硅衬底。在其他实施例中，所述第一衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述第一衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述第一衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述第一介电层106为后续形成第三互连接触孔提供工艺基础。
需要说明的是，所述第一介电层106中形成有通过沉积、刻蚀等工艺形成的NMOS器件和PMOS器件等器件。
本实施例中，所述第一介电层106包括第一子介电层101、位于所述第一子介电层101上的刻蚀停止层102以及位于所述刻蚀停止层102上的第二子介电层103，所述待互连导电层108位于所述第一子介电层101中，且所述待互连导电层108与所述第一子介电层101的顶面相齐平。
所述第一子介电层101用于电隔离相邻所述待互连导电层108。
本实施例中，所述第一子介电层101的材料包括氧化硅和氮化硅中的一种或两种。
在后续形成第三互连接触孔的过程中，所述刻蚀停止层102起到刻蚀停止的作用，降低了在形成所述第三互连接触孔的过程中发生过刻蚀的概率，从而降低了对所述待互连导电层108造成损伤的概率。
为此，所述刻蚀停止层102的材料硬度较大，作为一种示例，所述刻蚀停止层102的材料为氮化硅。
所述第二子介电层103用于电隔离相邻的半导体器件，以及为后续形成第二开口提供空间位置。
所述第二子介电层103的材料为介电材料，本实施例中，所述第二子介电层103的材料包括氧化硅和氮化硅中的一种或两种。
所述第二晶圆111为完成制作的晶圆，所述第二晶圆111可以采用集成电路制作技术所制成。
本实施例中，所述第二衬底109为硅衬底。在其他实施例中，所述第二衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述第二衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述第二衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述第二介电层110为后续形成第一互连接触孔提供空间位置。
需要说明的是，所述第二介电层110中形成有通过沉积、刻蚀等工艺形成的NMOS器件和PMOS器件等器件。
所述第二介电层110的材料为介电材料，本实施例中，所述第二介电层110的材料包括氧化硅和氮化硅中的一种或两种。
本实施例中，所述第二晶圆111还包括位于所述第二介电层110顶部的第一键合层112。
所述第一键合层112用于实现所述承载晶圆113与第二晶圆111相互键合。
具体地，所述第一键合层112的材料包括氧化硅、氮化硅和氮碳化硅中的一种或多种。作为一种示例，所述第一键合层112的材料为氧化硅。
需要说明的是，本实施例中，在提供所述第一晶圆107的步骤中，所述第一介电层106的顶部形成有第二键合层105。
所述第二键合层105用于实现所述第一晶圆107与第二晶圆111相互键合。
本实施例中，所述第一晶圆107与第二晶圆111键合的工艺包括熔融键合工艺、混合键合工艺、临时键合工艺、粘合剂键合工艺、阳极键合工艺和凸点键合工艺中的一种或多种。
具体地，所述第二键合层105的材料包括氧化硅、氮化硅和氮碳化硅中的一种或多种。作为一种示例，所述第二键合层105的材料为氧化硅。
本实施例中，在将所述第二晶圆111键合至所述第一晶圆107上之前，将所述第二晶圆111键合至所述承载晶圆113上，承载晶圆113在第二晶圆111键合至所述承载晶圆113的过程中起到承载作用。
需要说明的是，本实施例中，第二介电层110的顶部键合有承载晶圆113，后续在待互连导电层108上形成贯穿第三介电层、承载晶圆113、第二介电层110、第二衬底109和第一介电层106的互连接触孔的过程中，所述承载晶圆113与第一介电层106之间具有刻蚀选择比，也就是说，所述承载晶圆113能够起到硬掩膜的作用，使所述承载晶圆113对位于其底部的第二介电层110起到了保护作用，降低了所述第二介电层110被去除的概率，同时，也有利于提高互连接触孔的侧壁垂直度，降低了所述互连接触孔的顶部呈喇叭口的概率，使位于所述互连接触孔中的互连结构的形貌满足工艺要求，从而提高了所述半导体结构的性能。
还需要说明的是，本实施例中，将所述第二晶圆111键合至所述承载晶圆113上之前，还包括：对所述承载晶圆113的边缘区域进行修边处理，进行所述修边处理后的剩余所述承载晶圆113呈凸台状，包括基底部1132和凸出于所述基底部1132的凸起部1131，所述凸起部1131面向所述第二晶圆111。
具体地，进行所述修边处理，因为在承载晶圆113的边缘区域，通常不够平整，容易导致所述承载晶圆113在后续与其他晶圆键合时存在缝隙，因此，通过所述修边处理将承载晶圆113边缘区域不平整部分去除，降低了所述承载晶圆113与其他晶圆键合面处出现缝隙的概率，从而提高键合可靠性。
本实施例中，所述待互连导电层108用于与后续形成的互连结构相电连接，从而实现所述第一晶圆107通过所述互连结构与外部电路结构相电连接。
本实施例中，所述待互连导电层108包括铝、铜和钨中的一种或多种。
具体地，所述铝、铜和钨具有较低的电阻率，有利于使所述待互连导电层108产生的电阻值较低，同时，铝、铜和钨的电子迁移率较快，具有较高的导电性能，从而提高所述半导体结构的性能。
参考图9，对所述承载晶圆113进行减薄处理，以去除部分厚度的所述承载晶圆113。
具体地，在后续形成第三互连接触孔的过程中，所述承载晶圆113用于作为刻蚀掩膜，因此，对所述承载晶圆113进行减薄处理，使剩余所述承载晶圆113的厚度满足作为刻蚀掩膜时的目标厚度。
本实施例中，对所述承载晶圆113进行减薄处理的步骤中，所述减薄处理的厚度至少为所述基底部1132的厚度。
本实施例中，对所述承载晶圆113进行减薄处理可以先采用粗研磨再进行精细研磨工艺，粗研磨采用粗研磨机快速进行研磨，精细研磨例如采用化学机械研磨工艺。
参考图10，在所述承载晶圆113上形成第三介电层115。
具体的，后续在所述第二衬底109中形成第二互连接触孔的过程中，所述第三介电层115用于作为形成所述第二互连接触孔的刻蚀掩膜。
本实施例中，所述第三介电层115的材料包括氧化硅。
需要说明的是，所述第三介电层115的厚度不宜过大，也不宜过小。如果所述第三介电层115的厚度过大，容易导致所述第三介电层115产生的应力过大，相应的，导致所述第二晶圆111和第一晶圆107发生形变，从而对第二晶圆111和第一晶圆107的性能产生影响；后续在所述第二衬底109中形成第二互连接触孔的过程中，所选用的刻蚀工艺也会消耗所述第三介电层115，如果所述第三介电层115的厚度过小，容易导致第三介电层115被全部耗尽的情况下，仍未能形成贯穿所述第二衬底109的第二互连接触孔，从而对后续制程工艺造成影响。为此，本实施例中，所述第三介电层115的厚度为1.2微米至1.5微米。
参考图11至图16，形成所述第三介电层115之后，在所述待互连导电层108上形成贯穿所述第三介电层115、承载晶圆113、第二介电层110、第二衬底109和第一介电层106的互连接触孔128，所述互连接触孔128露出所述待互连导电层108的顶面。
所述互连接触孔128为后续形成互连结构提供空间位置，从而实现所述待互连导电层108通过所述互连结构与外部电路相电连接。
本实施例中，形成所述互连接触孔128的工艺包括干法刻蚀工艺。
所述干法刻蚀工艺为各向异性的干法刻蚀工艺。其中，所述各向异性的干法刻蚀工艺，其纵向刻蚀速率远远大于横向刻蚀速率，能够获得相当准确的图形传递，在形成所述互连接触孔128的同时，保证所述互连接触孔128的侧壁形貌质量，有利于提高所述互连接触孔128的侧壁垂直度。
结合参考图参考图11至图16，对在所述待互连导电层108上形成贯穿所述第三介电层115、承载晶圆113、第二介电层110、第二衬底109和第一介电层106的互连接触孔128的步骤作详细说明。
参考图11至图12，刻蚀所述待互连导电层108上的所述第三介电层115、承载晶圆113和第二介电层110，形成露出所述第二衬底109顶部的第一互连接触孔118。
所述第一互连接触孔118为后续形成互连结构提供空间位置，同时，也为后续形成第二互连接触孔提供刻蚀工艺窗口。
本实施例中，形成所述第一互连接触孔118的步骤包括：在所述第三介电层115的顶部形成具有掩膜开口117的光刻胶层116，所述掩膜开口117位于所述待互连导电层108的顶部上方；以所述光刻胶层116为掩膜，沿所述掩膜开口117刻蚀所述第三介电层115、承载晶圆113和第二介电层110，在所述待互连导电层108上形成贯穿所述第三介电层115、承载晶圆113和第二介电层110的第一互连接触孔118。
本实施例中，形成所述第一互连接触孔118的工艺包括等离子体干法刻蚀工艺。
具体地，形成所述第一互连接触孔118的过程中，直接利用等离子体与所述第三介电层115、承载晶圆113和第二介电层110发生物理反应，从而去除位于待互连导电层108上方的所述第三介电层115、承载晶圆113和第二介电层110，在所述待互连导电层108上形成贯穿所述第三介电层115、承载晶圆113和第二介电层110的第一互连接触孔118。
需要说明的是，在形成第一互连接触孔118的过程中，所述第一互连接触孔118还贯穿位于所述第二介电层110顶部的第一键合层112。
本实施例中，以所述光刻胶层116为掩膜，沿所述掩膜开口117刻蚀所述第三介电层115、承载晶圆113和第二介电层110的步骤包括：对所述第三介电层115进行第一刻蚀处理；进行所述第一刻蚀处理之后，继续以所述光刻胶层116为掩膜，对所述承载晶圆113进行第二刻蚀处理；进行所述第二刻蚀处理之后，以所述光刻胶层116为掩膜，对所述第二介电层110进行第三刻蚀处理。
本实施例中，所述第一刻蚀处理采用的刻蚀气体包括C4F8和O2的组合。
需要说明的是，F元素和O元素是介电层刻蚀工艺中常用的刻蚀元素，F元素作为刻蚀离子与第三介电层115中的Si离子反应生成气态的SiF4，同时，C4F8中F元素的占比高，能够使刻蚀工艺的速率变快，提供了刻蚀工艺效率。而O元素用于使F元素从CxFy中解离，从而进一步提供刻蚀工艺的效率。
还需要说明的是，相较于常用气体CF4和CHF3，C4F8中C元素的占比较高，刻蚀工艺的过程中可以在剩余的第三介电层115的侧壁和顶部沉积较多的沉积物，从而对所述第三介电层115起到较好的保护作用，同时也使所述第一互连接触孔118的侧壁形貌更加垂直。
所述第二刻蚀处理采用的刻蚀气体包括SF6和O2的组合，或者SF6和Cl2的组合中的一种或两种。作为一种示例，所述第二刻蚀处理采用的刻蚀气体包括SF6和O2的组合。
需要说明的是，以刻蚀气体为SF6和O2的组合为例，F元素和O元素是介电层刻蚀工艺中常用的刻蚀元素，F元素作为刻蚀离子与承载晶圆113中的Si离子反应生成气态的SiF4，同时，C4F8中F元素的占比高，能够使刻蚀工艺的速率变快，提供了刻蚀工艺效率。而O元素用于使F元素从CxFy中解离，从而进一步提供刻蚀工艺的效率。
所述第三刻蚀处理采用的刻蚀气体包括C4F8和O2的组合。
需要说明的是，F元素和O元素是介电层刻蚀工艺中常用的刻蚀元素，F元素作为刻蚀离子与第二介电层110中的Si离子反应生成气态的SiF4，同时，C4F8中F元素的占比高，能够使刻蚀工艺的速率变快，提供了刻蚀工艺效率。而O元素用于使F元素从CxFy中解离，从而进一步提供刻蚀工艺的效率。
还需要说明的是，相较于常用气体CF4和CHF3，C4F8中C元素的占比较高，刻蚀工艺的过程中可以在剩余的第二介电层110的侧壁沉积较多的沉积物，从而对所述第二介电层115的侧壁起到较好的保护作用，使所述第一互连接触孔118的侧壁形貌更加垂直。
本实施例中，所述光刻胶层117的材料为光刻胶。
本实施例中，在形成所述第一互连接触孔118之后，在后续形成第二互连接触孔之前，还包括：去除所述光刻胶层116。
本实施例中，去除所述光刻胶层116的工艺包括灰化工艺。
参考图13，以所述第三介电层115为掩膜，刻蚀所述第一互连接触孔118底部的第二衬底109，在所述第二衬底109中形成露出所述第一介电层106的第二互连接触孔119。
所述第二互连接触孔119为后续形成互连结构提供空间位置，同时，也为后续形成第三互连接触孔提供工艺窗口。
本实施例中，在所述第二衬底109中形成第二互连接触孔119的步骤包括：以所述第三介电层115为掩膜，沿所述第一互连接触孔118，对所述第一互连接触118孔露出的所述第二衬底109进行第四刻蚀处理。
本实施例中，所述第四刻蚀处理包括交替进行的刻蚀步骤和聚合物沉积步骤。
具体地，在以所述第三介电层115为掩膜，对所述第一互连接触孔118露出的所述第二衬底109进行第四刻蚀处理的过程中，所选用的刻蚀工艺也会消耗所述第三介电层115，为了降低所述第三介电层115被全部消耗掉导致位于其底部的承载晶圆113受到刻蚀工艺损伤的概率，在对第一互连接触孔118露出的所述第二衬底109进行刻蚀步骤后，紧接着会在所述第三介电层115的顶部和侧壁进行聚合物沉积步骤，沉积的所述聚合物对所述第三介电层115的顶部和侧壁起到保护作用，减少第三介电层115的被消耗量，所述刻蚀步骤和聚合物沉积步骤交替进行。
本实施例中，所述刻蚀步骤采用的气体SF6，所述聚合物沉积步骤采用的气体C4F8。
需要说明的是，SF6是刻蚀工艺经常采用的刻蚀气体，并且SF6气体中F元素的占比高，能够使刻蚀工艺的速率变快，提供了刻蚀工艺效率。
还需要说明的是，C4F8是沉积步骤中经常采用的气体，并且C元素是沉积步骤中聚合物的主要成分，使聚合物能够对所述第三介电层115的顶部和侧壁起到保护作用。
本实施例中，以所述第三介电层115为掩膜，对所述第一互连接触孔118露出的所述第二衬底109进行第四刻蚀处理的工艺包括Bosch工艺。
参考图14至图16，以所述承载晶圆113为掩膜，刻蚀所述第二互连接触孔119底部的第一介电层106，形成露出所述待互连导电层108顶部的第三互连接触孔126，所述第一互连接触孔118、第二互连接触孔119与第三互连接触孔126构成互连接触孔128。
具体地，所述第三互连接触孔126为后续形成互连结构提供空间位置。
本实施例中，形成露出所述待互连导电层108顶部的第三互连接触孔126的步骤包括：如图14所示，以所述承载晶圆113为掩膜，沿所述第二互连接触孔119，刻蚀所述第一子介电层103，在所述刻蚀停止层102上形成贯穿所述第一子介电层103的第四互连接触孔120；如图15至图16所示，形成所述第四互连接触孔120之后，刻蚀所述第四互连接触孔120露出的所述刻蚀停止层102，在所述待互连导电层108上形成贯穿所述刻蚀停止层102的第五互连接触孔123，所述第五互连接触孔123与所述第四互连接触孔120相连通，所述第五互连接触孔123和所述第四互连接触孔120构成第三互连接触孔126。
本实施例中，形成所述第三互连接触孔126的工艺包括等离子体干法刻蚀工艺。
具体地，形成所述第三互连接触孔126的过程中，直接利用等离子体与所述第一子介电层103和刻蚀停止层102发生物理反应，从而去除所述第一子介电层103和刻蚀停止层102，在所述第一介电层106中形成露出所述待互连导电层108的第三互连接触孔126。
需要说明的是，所述第一介电层108与所述承载晶圆113的刻蚀选择比不宜过小。如果所述第一介电层108与所述承载晶圆113的刻蚀选择比过小，在形成所述第三互连接触孔126的过程中，容易导致所述第一介电层108与所述承载晶圆113的被刻蚀速率一致，在刻蚀所述第一介电层108的同时，还会将所述承载晶圆113刻蚀去除，使所述承载晶圆113对位于其底部的第二介电层110的保护效果下降。为此，本实施例中，所述第一介电层108与所述承载晶圆113的刻蚀选择比大于8：1。
需要说明的是，在形成所述第三互连接触孔126的过程中，所述第三互连接触孔126还贯穿所述第二键合层105。
继续参考图15至图16，本实施例中，在形成所述第四互连接触孔120之后，在形成所述第五接触孔123之前，还包括：在所述第一互连接触孔118、第二互连接触孔119和第四互连接触孔120的侧壁形成保护介电层122。
具体地，所述保护介电层122用于降低后续形成的互连结构与所述第二衬底109和承载晶圆113的侧壁相接触的风险，同时，在形成所述第一互连接触孔118、第二互连接触孔119和第四互连接触孔120的过程中，所选用的刻蚀工艺容易对所述第二介电层110和第一介电层106的侧壁造成损伤，所述保护介电层122能对第二介电层110和第一介电层106受到损伤的侧壁起到修复作用，提高了所述第一互连接触孔118、第二互连接触孔119和第四互连接触孔120的侧壁垂直度。
本实施例中，在所述第一互连接触孔118、第二互连接触孔119和第四互连接触孔120的侧壁形成保护介电层122的步骤包括：在所述第一互连接触孔118和第二互连接触孔119的侧壁、所述第四互连接触孔120的底部和侧壁、以及所述承载晶圆113的顶部形成保护材料层121；去除所述承载晶圆113顶部和第四互连接触孔120底部的保护材料层121，剩余的位于所述第一互连接触孔118、第二互连接触孔119和第四互连接触孔120的侧壁的保护材料层121作为所述保护介电层122。
本实施例中，在所述第一互连接触孔118和第二互连接触孔119的侧壁、所述第四互连接触孔120的底部和侧壁、以及所述承载晶圆113的顶部形成保护材料层121的工艺包括原子层沉积工艺。
原子层沉积工艺包括进行多次的原子层沉积循环，有利于提高保护材料层121的厚度均一性，并使保护材料层121能够覆盖在第一互连接触孔118和第二互连接触孔119的侧壁、所述第四互连接触孔120的底部和侧壁、以及所述承载晶圆113的顶部。在其他实施例中，还可以采用化学气相沉积工艺形成所述保护材料层。
本实施例中，所述保护介电层122的材料包括SiO2、SiN和SiON中一种或多种。
具体地，所述SiO2、SiN和SiON材料均为介电材料，能够对后续形成的互连结构起到较好的电隔离作用，降低了所述互连结构与所述第二衬底109相接触的风险。
参考图17至图18，在所述互连接触孔128中形成互连结构130，所述互连结构130与所述待互连导电层108相电连接。
所述互连结构130用于实现与所述待互连导电层108相电连接，从而实现所述待互连导电层108通过所述互连结构130与外部电路结构相电连接。
本实施例中，本实施例中，所述互连结构130的材料包括铜、铝和钨中的一种或多种。
具体地，所述铝、铜和钨具有较低的电阻率，有利于使所述互连结构130产生的电阻值较低，同时，铝、铜和钨的电子迁移率较快，具有较高的导电性能，从而提高所述半导体结构的性能。
本实施例中，在所述互连接触孔128中形成互连结构130的工艺电化学镀膜工艺。
具体地，电化学镀膜工艺具有生长速率快，填充性能好等特点，使所述互连结构130能够将所述互连接触孔128全部填充满。
本实施例中，在所述互连接触孔128中形成互连结构130的步骤包括：在所述互连接触孔128中、以及所述承载晶圆113上填充导电材料层129；以所述第二介电层110的顶部作为停止位置，对所述承载晶圆113和导电材料层129进行平坦化处理，以去除所述承载晶圆113，剩余的所述导电材料层129作为所述互连结构130。
需要说明的是，所述第二介电层110的顶部形成有第一键合层112，因此，作为一种示例，对所述承载晶圆113和导电材料层129进行平坦化处理的过程中，以所述第二介电层110顶部的所述第一键合层112的顶部作为停止位置，降低了对所述第二介电层造成损伤的概率。
本实施例中，采用化学机械研磨工艺对所述承载晶圆113和导电材料129进行平坦化。
参考图19，在所述第二介电层110和互连结构130的顶部形成第四介电层133；在所述第四介电层133中形成再分布层132，所述再分布层132与所述互连结构130电连接。
所述第四介电层133对形成的所述再分布层132起到电隔离作用。
本实施例中，所述第四介电层133的材料为介电材料，所述第四介电层133的材料包括SiN、SiO2和SiON中的一种或多种。
所述再分布层132与所述互连结构130电连接，用于实现所述待互连导电层108通过所述再分布层132与外部电路电连接。
本实施例中，所述再分布层132的材料包括铜、铝和钨中的一种或多种。
具体地，所述铝、铜和钨具有较低的电阻率，有利于使所述导电插塞130产生的电阻值较低，同时，铝、铜和钨的电子迁移率较快，具有较高的导电性能，从而提高所述半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种封装方法，其特征在于，包括：
提供第一晶圆，所述第一晶圆包括第一衬底、以及位于所述第一衬底上的第一介电层，所述第一介电层中形成有待互连导电层，所述第一晶圆上键合有第二晶圆，所述第二晶圆包括第二衬底、以及位于所述第二衬底上的第二介电层，所述第二介电层的顶部键合有承载晶圆；
在所述承载晶圆上形成第三介电层；
形成所述第三介电层之后，在所述待互连导电层上形成贯穿所述第三介电层、承载晶圆、第二介电层、第二衬底和第一介电层的互连接触孔，所述互连接触孔露出所述待互连导电层的顶面；
在所述互连接触孔中形成互连结构，所述互连结构与所述待互连导电层相电连接。
2.如权利要求1所述的封装方法，其特征在于，在所述承载晶圆上形成第三介电层之前，还包括：对所述承载晶圆进行减薄处理，以去除部分厚度的所述承载晶圆。
3.如权利要求2所述的封装方法，其特征在于，在将所述第二晶圆键合至所述第一晶圆上之前，将所述第二晶圆键合至所述承载晶圆上，且将所述第二晶圆键合至所述承载晶圆上之前，还包括：对所述承载晶圆的边缘区域进行修边处理，进行所述修边处理后的剩余所述承载晶圆呈凸台状，包括基底部和凸出于所述基底部的凸起部，所述凸起部面向所述第二晶圆；
对所述承载晶圆进行减薄处理的步骤中，所述减薄处理的厚度至少为所述基底部的厚度。
4.如权利要求1所述的封装方法，其特征在于，在所述待互连导电层上形成贯穿所述第三介电层、承载晶圆、第二介电层、第二衬底和第一介电层的互连接触孔的步骤包括：刻蚀所述待互连导电层上的所述第三介电层、承载晶圆和第二介电层，形成露出所述第二衬底顶部的第一互连接触孔；
以所述第三介电层为掩膜，刻蚀所述第一互连接触孔底部的第二衬底，在所述第二衬底中形成露出所述第一介电层的第二互连接触孔；
以所述承载晶圆为掩膜，刻蚀所述第二互连接触孔底部的第一介电层，形成露出所述待互连导电层顶部的第三互连接触孔，所述第一互连接触孔、第二互连接触孔与第三互连接触孔构成互连接触孔。
5.如权利要求4所述的封装方法，其特征在于，形成所述第一互连接触孔的步骤包括：在所述第三介电层的顶部形成具有掩膜开口的光刻胶层，所述掩膜开口位于所述待互连导电层的顶部上方；以所述光刻胶层为掩膜，沿所述掩膜开口刻蚀所述第三介电层、承载晶圆和第二介电层，在所述待互连导电层上形成贯穿所述第三介电层、承载晶圆和第二介电层的第一互连接触孔；去除所述光刻胶层。
6.如权利要求5所述的封装方法，其特征在于，以所述光刻胶层为掩膜，沿所述掩膜开口刻蚀所述第三介电层、承载晶圆和第二介电层的步骤包括：对所述第三介电层进行第一刻蚀处理；进行所述第一刻蚀处理之后，继续以所述光刻胶层为掩膜，对所述承载晶圆进行第二刻蚀处理；进行所述第二刻蚀处理之后，以所述光刻胶层为掩膜，对所述第二介电层进行第三刻蚀处理；
其中，所述第一刻蚀处理采用的刻蚀气体包括C4F8和O2的组合；
所述第二刻蚀处理采用的刻蚀气体包括SF6和O2的组合，或者SF6和Cl2的组合中的一种或两种；
所述第三刻蚀处理采用的刻蚀气体包括C4F8和O2的组合。
7.如权利要求4所述的封装方法，其特征在于，提供第一晶圆的步骤中，所述第一介电层包括第一子介电层、位于所述第一子介电层上的刻蚀停止层以及位于所述刻蚀停止层上的第二子介电层，所述待互连导电层位于所述第一子介电层中，且所述待互连导电层与所述第一子介电层的顶面相齐平；
形成露出所述待互连导电层顶部的第三互连接触孔的步骤包括：以所述承载晶圆为掩膜，沿所述第二互连接触孔，刻蚀所述第一子介电层，在所述刻蚀停止层上形成贯穿所述第一子介电层的第四互连接触孔；形成所述第四互连接触孔之后，刻蚀所述第四互连接触孔露出的所述刻蚀停止层，在所述待互连导电层上形成贯穿所述刻蚀停止层的第五互连接触孔，所述第五互连接触孔与所述第四互连接触孔相连通，所述第五互连接触孔和所述第四互连接触孔构成第三互连接触孔。
8.如权利要求4所述的封装方法，其特征在于，在所述第二衬底中形成第二互连接触孔的步骤包括：以所述第三介电层为掩膜，沿所述第一互连接触孔，对所述第一互连接触孔露出的所述第二衬底进行第四刻蚀处理；
所述第四刻蚀处理包括交替进行的刻蚀步骤和聚合物沉积步骤。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述刻蚀步骤采用的气体SF6，所述聚合物沉积步骤采用的气体C4F8。
10.如权利要求4所述的封装方法，其特征在于，在所述第一介电层中形成第三互连接触孔的步骤中，所述第一介电层与所述承载晶圆的刻蚀选择比大于8：1。
11.如权利要求6所述的封装方法，其特征在于，在形成所述第四互连接触孔之后，在形成所述第五接触孔之前，还包括：在所述第一互连接触孔、第二互连接触孔和第四互连接触孔的侧壁形成保护介电层。
12.如权利要求11所述的封装方法，其特征在于，在所述第一互连接触孔、第二互连接触孔和第四互连接触孔的侧壁形成保护介电层的步骤包括：在所述第一互连接触孔和第二互连接触孔的侧壁、所述第四互连接触孔的底部和侧壁、以及所述承载晶圆的顶部形成保护材料层；去除所述承载晶圆顶部和第四互连接触孔底部的保护材料层，剩余的位于所述第一互连接触孔、第二互连接触孔和第四互连接触孔的侧壁的保护材料层作为所述保护介电层。
13.如权利要求12所述的封装方法，其特征在于，在所述第一互连接触孔和第二互连接触孔的侧壁、所述第四互连接触孔的底部和侧壁、以及所述承载晶圆的顶部形成保护材料层的工艺包括原子层沉积工艺或者化学气相沉积工艺。
14.如权利要求11所述的封装方法，其特征在于，所述保护介电层的材料包括SiO2、SiN和SiON中一种或多种。
15.如权利要求1所述的封装方法，其特征在于，在所述互连接触孔中形成互连结构的步骤包括：在所述互连接触孔中、以及所述承载晶圆上填充导电材料层；以所述第二介电层的顶部作为停止位置，对所述承载晶圆和导电材料层进行平坦化处理，以去除所述承载晶圆，剩余的所述导电材料层作为所述互连结构。
16.如权利要求1所述的封装方法，其特征在于，形成所述互连结构之后，所述封装方法还包括：在所述第二介电层和互连结构的顶部形成第四介电层；在所述第四介电层中形成再分布层，所述再分布层与所述互连结构电连接。
17.如权利要求1所述的封装方法，其特征在于，在所述承载晶圆上形成第三介电层的步骤中，所述第三介电层的厚度为1.2微米至1.5微米。
18.如权利要求1所述的封装方法，其特征在于，形成所述互连接触孔的工艺包括干法刻蚀工艺。
19.如权利要求1所述的封装方法，其特征在于，在所述互连接触孔中形成互连结构的工艺电化学镀膜工艺。
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