CN117080157A - 半导体结构的形成方法 - Google Patents
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Abstract
一种半导体结构的形成方法，方法包括：提供第一晶圆，包括第一衬底、以及位于第一衬底上的第一介电层，第一介电层中形成有待互连导电层，第一晶圆上键合有第二晶圆，第二晶圆包括第二衬底、以及位于第二衬底上的第二介电层，第二衬底朝向第一晶圆；在第二介电层的顶部形成硬掩膜层；在待互连导电层上形成贯穿硬掩膜层、第二介电层和第二衬底的第一开口；对硬掩膜层的顶部进行平坦化处理；以剩余的硬掩膜层为掩膜，去除第一开口底部的第一介电层，在第一介电层中形成露出待互连导电层的第二开口，第二开口的顶部与第一开口的底部相连通；在第一开口和第二开口中形成导电插塞，导电插塞与待互连导电层相电连接。降低第一开口顶部出现喇叭口的概率。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构的形成方法。
背景技术
随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与基底的导通是通过互连结构实现的。互连结构包括互连线和形成于接触开口内的接触孔插塞。接触孔插塞与半导体器件相连接，互连线实现接触孔插塞之间的连接，从而构成电路。
目前，互连结构的性能仍有待提高。
发明内容
本发明实施例解决的问题是提供一种半导体结构的形成方法，有利于进一步提高半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供第一晶圆，包括第一衬底、以及位于所述第一衬底上的第一介电层，所述第一介电层中形成有待互连导电层，所述第一晶圆上键合有第二晶圆，所述第二晶圆包括第二衬底、以及位于所述第二衬底上的第二介电层，所述第二衬底朝向所述第一晶圆；在所述第二介电层的顶部形成硬掩膜层；在所述待互连导电层上形成贯穿所述硬掩膜层、第二介电层和第二衬底的第一开口；形成所述第一开口之后，对所述硬掩膜层的顶部进行平坦化处理；进行所述平坦化处理之后，以剩余的所述硬掩膜层为掩膜，去除所述第一开口底部的第一介电层，在所述第一介电层中形成露出所述待互连导电层的第二开口，所述第二开口的顶部与所述第一开口的底部相连通；在所述第一开口和第二开口中形成导电插塞，所述导电插塞与所述待互连导电层相电连接。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供一种半导体结构的形成方法，在所述待互连导电层上形成贯穿所述硬掩膜层、第二介电层和第二衬底的第一开口后，先对所述硬掩膜层的顶部进行平坦化处理，进行所述平坦化处理之后，再以剩余的所述硬掩膜层为掩膜，去除所述第一开口底部的第一介电层，在所述第一介电层中形成露出所述待互连导电层的第二开口，所述第二开口的顶部与所述第一开口的底部相连通。本发明实施例在形成所述第一开口后，对所述硬掩膜层的顶部进行平坦化处理，使硬掩膜层顶面的平整度较高，在后续形成贯穿所述第一介电层的第二开口的过程中，由于所述硬掩膜层顶面的平整度较高，降低所述硬掩膜层顶面拐角处的材料被过多消耗的概率，以提高所述硬掩膜层对其下方的第二介电层的保护效果，相应的，也就降低了所述第一开口顶部出现喇叭口的概率，优化了在所述第一开口和第二开口中形成的导电插塞的形貌，从而提高了所述半导体结构的性能。
附图说明
图1至图6是一种半导体结构的形成方法中各步骤对应的结构示意图；
图7至图20是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。
图1至图6是一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供第一晶圆17，包括第一衬底10、以及位于所述第一衬底10上的第一介电层16，所述第一介电层16中形成有待互连导电层11，所述第一晶圆17上键合有第二晶圆20，所述第二晶圆20包括第二衬底19、以及位于所述第二衬底19上的第二介电层18，所述第二衬底19朝向所述第一晶圆17，所述第二介电层18的顶部形成有硬掩膜层21，所述硬掩膜层21的顶部形成有具有掩膜开口23的光刻胶层22，所述掩膜开口23位于所述待互连导电层11的上方。
参考图2，以所述光刻胶层22为掩膜，沿所述掩膜开口23，在所述待互连导电层11上形成贯穿所述硬掩膜层21和第二介电层18的第一开口25。
参考图3，去除所述光刻胶层22。
参考图4，以所述硬掩膜层21为掩膜，刻蚀所述第一开口25露出的所述第二衬底19，形成贯穿所述第二衬底19的第二开口26，所述第二开口26的顶部与所述第一开口25的底部相连通。
参考图5，继续以所述硬掩膜层21为掩膜，刻蚀所述第二开口26和第一开口25露出所述第一介电层16，在所述第一介电层16中形成第三开口27，所述第三开口27露出所述待互连导电层11的顶面。
参考图6，在所述第一开口25、第二开口26和第三开口27中形成导电插塞28，所述导电插塞28与所述待互连导电层11相电连接。
经研究发现，以所述硬掩膜层21为掩膜，刻蚀所述第一开口25露出的所述第二衬底19，形成贯穿所述第二衬底19的第二开口26的过程中，所采用的刻蚀工艺容易导致所述硬掩膜层21的顶面受到损伤，特别是所述硬掩膜层21顶面拐角处的材料容易发生凸出(如图4所示)，相应的，在以所述硬掩膜层21为掩膜，刻蚀所述第二开口26和第一开口25露出所述第一介电层16，在所述第一介电层16中形成第三开口27的过程中，所采用的刻蚀工艺对硬掩膜层21顶面拐角处的材料刻蚀速率比较快，使所述第一开口25中出现喇叭口(如图5所示)，导致在所述第一开口25、第二开口26和第三开口27中形成的导电插塞28的形貌不满足工艺要求，从而影响了所述半导体结构的性能。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供第一晶圆，包括第一衬底、以及位于所述第一衬底上的第一介电层，所述第一介电层中形成有待互连导电层，所述第一晶圆上键合有第二晶圆，所述第二晶圆包括第二衬底、以及位于所述第二衬底上的第二介电层，所述第二衬底朝向所述第一晶圆；在所述第二介电层的顶部形成硬掩膜层；在所述待互连导电层上形成贯穿所述硬掩膜层、第二介电层和第二衬底的第一开口；形成所述第一开口之后，对所述硬掩膜层的顶部进行平坦化处理；进行所述平坦化处理之后，以剩余的所述硬掩膜层为掩膜，去除所述第一开口底部的第一介电层，在所述第一介电层中形成露出所述待互连导电层的第二开口，所述第二开口的顶部与所述第一开口的底部相连通；在所述第一开口和第二开口中形成导电插塞，所述导电插塞与所述待互连导电层相电连接。
本发明实施例提供一种半导体结构的形成方法，在所述待互连导电层上形成贯穿所述硬掩膜层、第二介电层和第二衬底的第一开口后，先对所述硬掩膜层的顶部进行平坦化处理，进行所述平坦化处理之后，再以剩余的所述硬掩膜层为掩膜，去除所述第一开口底部的第一介电层，在所述第一介电层中形成露出所述待互连导电层的第二开口，所述第二开口的顶部与所述第一开口的底部相连通。本发明实施例在形成所述第一开口后，对所述硬掩膜层的顶部进行平坦化处理，使硬掩膜层顶面的平整度较高，在后续形成贯穿所述第一介电层的第二开口的过程中，由于所述硬掩膜层顶面的平整度较高，降低所述硬掩膜层顶面拐角处的材料被过多消耗的概率，以提高所述硬掩膜层对其下方的第二介电层的保护效果，相应的，也就降低了所述第一开口顶部出现喇叭口的概率，优化了在所述第一开口和第二开口中形成的导电插塞的形貌，从而提高了所述半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图7至图20是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图7，提供第一晶圆107，包括第一衬底100、以及位于所述第一衬底100上的第一介电层106，所述第一介电层106中形成有待互连导电层108，所述第一晶圆107上键合有第二晶圆111，所述第二晶圆111包括第二衬底109、以及位于所述第二衬底109上的第二介电层110，所述第二衬底109朝向所述第一晶圆107。
本实施例中，所述第一晶圆107和第二晶圆111为后续的工艺制程提供工艺基础。
所述第一晶圆107为完成制作的晶圆，所述第一晶圆107可以采用集成电路制作技术所制成。
本实施例中，所述第一衬底100为硅衬底。在其他实施例中，所述第一衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述第一衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述第一衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述第一介电层106为后续形成第二开口提供工艺基础。
需要说明的是，所述第一介电层106中形成有通过沉积、刻蚀等工艺形成的NMOS器件和PMOS器件等器件。
本实施例中，所述第一介电层106包括第一子介电层101、位于所述第一子介电层101上的刻蚀停止层102以及位于所述刻蚀停止层102上的第二子介电层103，所述待互连导电层108位于所述第一子介电层101中，且所述待互连导电层108与所述第一子介电层101的顶面相齐平。
所述第一子介电层101用于电隔离相邻所述待互连导电层108。
本实施例中，所述第一子介电层101的材料包括SiO2。
在后续形成第二开口的过程中，所述刻蚀停止层102起到刻蚀停止的作用，降低了在形成所述第二开口的过程中发生过刻蚀的概率，从而降低了对所述待互连导电层108造成损伤的概率。
为此，所述刻蚀停止层102的材料硬度较大，作为一种示例，所述刻蚀停止层102的材料为SiN。
所述第二子介电层103用于电隔离相邻的半导体器件，以及为后续形成第二开口提供空间位置。
所述第二子介电层103的材料为介电材料，本实施例中，所述第二子介电层103的材料包括SiO2和SiN中的一种或两种。
所述第二晶圆111为完成制作的晶圆，所述第二晶圆111可以采用集成电路制作技术所制成。
本实施例中，所述第二衬底109为硅衬底。在其他实施例中，所述第一衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述第一衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述第一衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述第二介电层110为后续形成第一开口提供工艺基础。
需要说明的是，所述第二介电层110中形成有通过沉积、刻蚀等工艺形成的NMOS器件和PMOS器件等器件。
所述第二介电层110的材料为介电材料，本实施例中，所述第二介电层110的材料包括SiO2和SiN中的一种或两种。
需要说明的是，本实施例中，在提供所述第一晶圆107的步骤中，所述第一介电层106的顶部形成有键合层105。
所述键合层105用于实现所述第一晶圆107与第二晶圆111相互键合。
本实施例中，所述第一晶圆107与第二晶圆111键合的工艺包括熔融键合工艺、混合键合工艺、临时键合工艺、粘合剂键合工艺、阳极键合工艺和凸点键合工艺中的一种或多种。
具体地，所述键合层106的材料包括氧化硅、氮化硅和氮碳化硅中的一种或多种。作为一种示例，所述键合层106的材料为氧化硅。
本实施例中，所述待互连导电层108用于与后续形成的导电插塞相电连接，从而实现所述第一晶圆107通过所述导电插塞与外部电路结构相电连接。
本实施例中，所述待互连导电层108包括铝、铜和钨中的一种或多种。
具体地，所述铝、铜和钨具有较低的电阻率，有利于使所述待互连导电层108产生的电阻值较低，同时，铝、铜和钨的电子迁移率较快，具有较高的导电性能，从而提高所述半导体结构的性能。
参考图8，在所述第二介电层110的顶部形成硬掩膜层116。
具体地，在后续刻蚀所述第二衬底109，形成贯穿所述第二衬底109的第二初始开口过程中，所述硬掩膜层116用于作为形成所述第二初始开口的刻蚀掩膜。
本实施例中，在所述第二介电层110的顶部形成硬掩膜层116的步骤中，所述硬掩膜层116包括两层第一子掩膜层112和位于所述第一子掩膜层112之间的第二子掩膜层113，所述第二子掩膜层113的材料硬度大于所述第一子掩膜层112的材料硬度。
需要说明的是，由于所述第二子掩膜层113的材料硬度大于所述第一子掩膜层112的材料硬度，利用第二子掩膜层113所选用的材料与第一子掩膜层112所选用的材料之间的研磨选择比，在后续对所述硬掩膜层116的顶部进行平坦化处理的过程中，所述第二子掩膜层113能够作为研磨停止层，提高了所述硬掩膜层116顶面的平整度。
还需要说明的是，在后续以所述硬掩膜层116为掩膜，刻蚀所述第二衬底109的过程中，所采用的刻蚀工艺会对所述硬掩膜层116的顶面造成一定的损伤，为了降低对所述硬掩膜层116的顶面造成损伤的概率，在第二子掩膜层113的顶部形成第一子掩膜层112，即使在刻蚀所述第二衬底109的过程中对第一子掩膜层112的顶面造成损伤，但是在后续对所述硬掩膜层116的顶部进行平坦化处理的过程中，由于所述第二子掩膜层113能够作为研磨停止层，从而能够去除所述第二子掩膜层113顶部的第一子掩膜层112，进而使所述硬掩膜层116顶面的平整度较高。
所述第一子掩膜层112用于作为刻蚀第二衬底109的刻蚀掩膜，所述第二子掩膜层113均用于作为后续形成第二开口的刻蚀掩膜，同时，所述第二子掩膜层113的材料硬度大于所述第一子掩膜层112的材料硬度，为此，所述第一子掩膜层112的材料包括氧化硅，所述第二子掩膜层的材料包括氮化硅和碳氮化硅中的一种或两种。作为一种示例，所述第一子掩膜层112的材料为氧化硅，所述第二子掩膜层的材料包括氮化硅。
参考图9至图12，在所述待互连导电层108上形成贯穿所述硬掩膜层116、第二介电层110和第二衬底109的第一开口121。
所述第一开口121为后续形成的导电插塞提供了空间位置，同时，也为后续在所述第一介电层106中形成露出所述待互连导电层108的第二开口提供刻蚀工艺窗口。
本实施例中，形成所述第一开口121的步骤包括：如图9至图10，以所述第二衬底109顶部作为刻蚀停止位置，刻蚀所述硬掩膜层116和第二介电层110，形成第一初始开口119；如图11至图12，形成所述第一初始开口119之后，以所述硬掩膜层116为掩膜，刻蚀所述第一初始开口119露出的所述第二衬底109，形成贯穿所述第二衬底109的第二初始开口120，所述第一初始开口119和第二初始开口120相连通，所述第一初始开口119和第二初始开口120构成第一开口121。
本实施例中，形成所述第一开口121的工艺包括等离子体干法刻蚀工艺。
具体地，形成所述第一开口121的过程中，直接利用等离子体与所述硬掩膜层116、第二介电层110和第二衬底109发生物理反应，从而去除所述硬掩膜层116、第二介电层110和第二衬底109，在所述待互连导电层108上形成贯穿所述硬掩膜层116、第二介电层110和第二衬底109的第一开口121。
本实施例中，刻蚀所述硬掩膜层116和第二介电层110，形成所述第一初始开口119的步骤包括：在所述硬掩膜层116的顶部形成具有掩膜开口118的光刻胶层117，所述掩膜开口118位于所述待互连导电层108的顶部上方；以所述光刻胶层117为掩膜，对所述硬掩膜层116和第二介电层110进行图形化处理，在所述硬掩膜层116和第二介电层110中形成第一初始开口119。
本实施例中，所述光刻胶层117的材料为光刻胶。
参考图10，需要说明的是，本实施例中，在形成所述第一初始开口119之后，在刻蚀所述第一初始开口119露出的所述第二衬底109之前，还包括：去除所述光刻胶层117。
本实施例中，去除所述光刻胶层117的工艺包括灰化工艺。
参考图13至图14，形成所述第一开口121之后，对所述硬掩膜层116的顶部进行平坦化处理。
本发明实施例在形成所述第一开口121后，对所述硬掩膜层116的顶部进行平坦化处理，使硬掩膜层116顶面的平整度较高，在后续形成贯穿所述第一介电层106的第二开口的过程中，由于所述硬掩膜层116顶面的平整度较高，降低所述硬掩膜层116顶面拐角处的材料被过多消耗的概率，以提高所述硬掩膜层116对其下方的第二介电层110的保护效果，相应的，也就降低了所述第一开口121顶部出现喇叭口的概率，优化了在所述第一开口121和第二开口中形成的导电插塞的形貌，从而提高了所述半导体结构的性能。
结合参考图13至图14，对所述硬掩膜层116的顶部进行平坦化处理的步骤进行详细说明。
参考图13，在所述第一开口121中和所述硬掩膜层116的顶部形成牺牲层122。
具体地，通过形成所述牺牲层122，使所述牺牲层122能够将所述第一开口121填充满，相应的，利于后续对所述硬掩膜层116的顶部进行平坦化处理，提高了所述硬掩膜层116的顶面平整度。
同时，通过形成所述牺牲层122，使所述牺牲层122能够将所述第一开口121填充满，在后续对所述硬掩膜层116的顶部进行平坦化处理的过程中，降低了平坦化处理产生的副产物进入第一开口121的概率，提高了将所述平坦化处理产生的副产物全部清理干净的概率，从而提高了所述半导体结构的性能。
本实施例中，所述牺牲层122的材料包括无定型碳。
具体地，所述无定型碳的颗粒度较小，能够将所述第一开口121填充满，降低了所述平坦化处理产生的副产物进入第一开口121中的概率，同时，无定型碳的材料硬度较小，易于去除，为后续形成导电插塞提供工艺基础。
本实施例中，形成所述牺牲层122的工艺包括物理气相沉积工艺。
具体地，物理气相沉积工艺具有较高的填充性能，且具有工艺效率高、工艺成本低等特点，使所述第一开口121中和所述硬掩膜层116的顶部形成的牺牲层122能够满足填充要求。
需要说明的是，位于所述硬掩膜层116顶部的所述牺牲层122的厚度H不宜过大，也不宜过小。如果所述硬掩膜层116顶部的所述牺牲层122的厚度H过大，容易导致工艺成本的增加和材料的浪费，同时，在后续对所述硬掩膜层116的顶部进行平坦化处理的过程中，增大了平坦化处理的工艺难度，使所述硬掩膜层116顶部的平整度降低，提高了所述硬掩膜层116顶面拐角处的材料被过多消耗的概率，从而影响了所述半导体结构的性能；如果所述硬掩膜层116顶部的所述牺牲层122的厚度H过小，容易导致所述牺牲层122不能将所述第一开口121填充满，提高了所述平坦化处理产生的副产物进入第一开口121中的概率，从而增大了后续去除所述副产物的难度。为此，本实施例中，位于所述硬掩膜层116顶部的所述牺牲层122的厚度H为1微米至3微米。作为一种示例，位于所述硬掩膜层116顶部的所述牺牲层122的厚度H为1.5微米。
参考图14，对所述硬掩膜层116顶部的牺牲层122和部分厚度的所述硬掩膜层116进行平坦化处理。
具体地，对所述硬掩膜层116顶部的牺牲层122和部分厚度的所述硬掩膜层116进行平坦化处理，使硬掩膜层116顶面的平整度较高，降低所述硬掩膜层116顶面拐角处的材料被过多消耗的概率，以提高所述硬掩膜层116对其下方的第二介电层110的保护效果。
本实施例中，所述平坦化处理的工艺包括化学机械研磨工艺，所述化学机械研磨工艺具有研磨速率快，工艺成本低等特点，同时，也具有使被研磨层顶面平整度高的特点。
需要说明的是，对所述硬掩膜层116顶部的牺牲层122和部分厚度的所述硬掩膜层116进行平坦化处理的步骤中，对所述牺牲层122和硬掩膜层116的去除速率不宜过大，也不宜过小。如果对所述牺牲层122和硬掩膜层116的去除速率过大，则容易导致剩余所述硬掩膜层116顶面的平整度下降，在后续形成第二开口的过程中，增大了所述第一开口121顶部出现喇叭口的概率，从而影响了所述半导体结构的性能；如果对所述牺牲层122和硬掩膜层116的去除速率过小，则容易导致平坦化处理步骤的时间过长，从而降低了工艺效率，提高了工艺成本。为此，本实施例中，对所述牺牲层122和硬掩膜层116的去除速率为3μm/min至10μm/min。
本实施例中，对所述硬掩膜层116的顶部进行平坦化处理的步骤中，以所述第二子掩膜层113的顶部作为研磨停止位置，对高于所述第二子掩膜层113顶部的第一子掩膜层112进行平坦化处理。
具体地，由于所述第二子掩膜层113的材料硬度大于所述第一子掩膜层112的材料硬度，以所述第二子掩膜层113能够作为研磨停止层，提高了剩余所述硬掩膜层116顶面的平整度。
参考图15，本实施例中，在对所述硬掩膜层116顶部的牺牲层122和部分厚度的所述硬掩膜层116进行平坦化处理之后，在后续形成第二开口之前，还包括：去除所述牺牲层122。
具体地，去除所述牺牲层122，为后续形成第二开口提供工艺窗口。
本实施例中，去除所述第一开口121中的牺牲层122的工艺包括灰化工艺。
具体地，所述灰化工艺具有工艺成本低，去除速率快等特点，能够将所述第一开口121中的牺牲层122全部去除干净。
本实施例中，所述灰化工艺采用的气体包括O2。
具体地，O2易于与不定型碳发生反应形成二氧化碳，使所述第一开口121中的牺牲层122能够被全部去除干净。
参考图16至图19，进行所述平坦化处理之后，以剩余的所述硬掩膜层116为掩膜，去除所述第一开口121底部的第一介电层106，在所述第一介电层106中形成露出所述待互连导电层108的第二开口128，所述第二开口128的顶部与所述第一开口121的底部相连通。
所述第二开口128为后续形成的导电插塞提供空间位置。
本实施例中，在所述第一介电层106中形成露出所述待互连导电层108的第二开口128的步骤包括：如图16所示，以所述硬掩膜层116为掩膜，沿所述第一开口121，刻蚀所述第一子介电层103，在所述刻蚀停止层102上形成贯穿所述第一子介电层103的第三初始开口123；如图17至图19所示，形成所述第三初始开口123之后，去除所述第三初始开口123露出的所述刻蚀停止层102，在所述待互连导电层108上形成贯穿所述刻蚀停止层102的第四初始开口127，所述第四初始开口127与所述第三初始开口123相连通，所述第三初始开口123和第四初始开口127构成第二开口128。
本实施例中，形成所述第二开口128的工艺包括等离子体干法刻蚀工艺
具体地，形成所述第二开口128的过程中，直接利用等离子体与所述第一子介电层103和刻蚀停止层102发生物理反应，从而去除所述第一子介电层103和刻蚀停止层102，在所述第一介电层106中形成露出所述待互连导电层108的第二开口128。
需要说明的是，在形成所述第二开口128的过程中，所述第二开口128还贯穿所述键合层105。
参考图17至图18，本实施例中，在形成所述第三初始开口123之后，在形成所述第四初始开口127之前，还包括：在所述第一开口121和第三初始开口123的侧壁形成保护介电层126。
所述保护介电层126用于电隔离后续形成的导电插塞与所述第二衬底109，降低所述导电插塞与第二衬底109发生短接的概率，提高所述半导体结构的性能。
本实施例中，在所述第一开口121和第三初始开口123的侧壁形成保护介电层126的步骤包括：在所述第一开口121的侧壁、所述第三初始开口123的侧壁和底部、以及所述硬掩膜层116的顶部形成保护材料层125；去除所述硬掩膜层116顶部和所述第三初始开口126底部的保护材料层125，剩余位于所述第一开口121侧壁和第三初始开口126侧壁的所述保护材料层125作为所述保护介电层126。
本实施例中，在所述第一开口121的侧壁、所述第三初始开口123的侧壁和底部、以及所述硬掩膜层116的顶部形成保护材料层125的工艺包括原子层沉积工艺。
原子层沉积工艺包括进行多次的原子层沉积循环，有利于提高保护材料层125的厚度均一性，并使保护材料层125能够覆盖在所述第一开口121的侧壁、所述第三初始开口123的侧壁和底部、以及所述硬掩膜层116的顶部。在其他实施例中，还可以采用等离子增强化学气相沉积工艺形成所述保护材料层。
本实施例中，所述保护介电层126的材料包括氧化硅。
具体地，SiO2材料为介电材料，能够对后续形成的导电插塞起到较好的电隔离作用，降低了所述导电插塞发生短路的风险。
参考图20，在所述第一开口121和第二开口128中形成导电插塞130，所述导电插塞130与所述待互连导电层108相电连接。
所述导电插塞130用于实现与所述待互连导电层108相电连接，从而实现所述待互连导电层108通过所述导电插塞130与外部电路结构相电连接。
本实施例中，所述导电插塞130的材料包括铜、铝和钨中的一种或多种。
具体地，所述铝、铜和钨具有较低的电阻率，有利于使所述导电插塞130产生的电阻值较低，同时，铝、铜和钨的电子迁移率较快，具有较高的导电性能，从而提高所述半导体结构的性能。
本实施例中，形成所述导电插塞130的工艺包括电化学镀膜(electrochemicalplating)工艺。
具体地，电化学镀膜(electrochemical plating)工艺具有生长速率快，填充性能好等特点，使所述导电插塞130能够将所述第一开口121和第二开口128全部填充满。
本实施例中，形成所述导电插塞130的制程包括导电材料的填充步骤、以及对导电材料进行平坦化的步骤，以去除高于硬掩膜层116顶部的导电材料。
本实施例中，采用化学机械研磨工艺对导电材料进行平坦化。
所述化学机械研磨工艺使所述第一开口121和第二开口128中形成的导电插塞130具有平坦的表面，提高了所述导电插塞130的电连接效果。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供第一晶圆，包括第一衬底、以及位于所述第一衬底上的第一介电层，所述第一介电层中形成有待互连导电层，所述第一晶圆上键合有第二晶圆，所述第二晶圆包括第二衬底、以及位于所述第二衬底上的第二介电层，所述第二衬底朝向所述第一晶圆；
在所述第二介电层的顶部形成硬掩膜层；
在所述待互连导电层上形成贯穿所述硬掩膜层、第二介电层和第二衬底的第一开口；
形成所述第一开口之后，对所述硬掩膜层的顶部进行平坦化处理；
进行所述平坦化处理之后，以剩余的所述硬掩膜层为掩膜，去除所述第一开口底部的第一介电层，在所述第一介电层中形成露出所述待互连导电层的第二开口，所述第二开口的顶部与所述第一开口的底部相连通；
在所述第一开口和第二开口中形成导电插塞，所述导电插塞与所述待互连导电层相电连接。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一开口的步骤包括：以所述第二衬底顶部作为刻蚀停止位置，刻蚀所述硬掩膜层和第二介电层，形成第一初始开口；形成所述第一初始开口之后，以所述硬掩膜层为掩膜，刻蚀所述第一初始开口露出的所述第二衬底，形成贯穿所述第二衬底的第二初始开口，所述第一初始开口和第二初始开口相连通，所述第一初始开口和第二初始开口构成第一开口。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，刻蚀所述硬掩膜层和第二介电层，形成所述第一初始开口的步骤包括：在所述硬掩膜层的顶部形成具有掩膜开口的光刻胶层，所述掩膜开口位于所述待互连导电层的顶部上方；以所述光刻胶层为掩膜，对所述硬掩膜层和第二介电层进行图形化处理，在所述硬掩膜层和第二介电层中形成第一初始开口；去除所述光刻胶层。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述硬掩膜层的顶部进行平坦化处理的步骤包括：在所述第一开口中和所述硬掩膜层的顶部形成牺牲层；对所述硬掩膜层顶部的牺牲层和部分厚度的所述硬掩膜层进行平坦化处理；在进行所述平坦化处理之后，去除所述牺牲层。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第二介电层的顶部形成硬掩膜层的步骤中，所述硬掩膜层包括两层第一子掩膜层和位于所述第一子掩膜层之间的第二子掩膜层，所述第二子掩膜层的材料硬度大于所述第一子掩膜层的材料硬度；
对所述硬掩膜层的顶部进行平坦化处理的步骤中，以所述第二子掩膜层的顶部作为研磨停止位置，对高于所述第二子掩膜层顶部的第一子掩膜层进行平坦化处理。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第一子掩膜层的材料包括氧化硅；所述第二子掩膜层的材料包括氮化硅和碳氮化硅中的一种或多种。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述提供第一晶圆的步骤中，所述第一介电层包括第一子介电层、位于所述第一子介电层上的刻蚀停止层以及位于所述刻蚀停止层上的第二子介电层，所述待互连导电层位于所述第一子介电层中，且所述待互连导电层与所述第一子介电层的顶面相齐平；
在所述第一介电层中形成露出所述待互连导电层的第二开口的步骤包括：以所述硬掩膜层为掩膜，沿所述第一开口，刻蚀所述第一子介电层，在所述刻蚀停止层上形成贯穿所述第一子介电层的第三初始开口；形成所述第三初始开口之后，去除所述第三初始开口露出的所述刻蚀停止层，在所述待互连导电层上形成贯穿所述刻蚀停止层的第四初始开口，所述第四初始开口与所述第三初始开口相连通，所述第三初始开口和第四初始开口构成第二开口。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，在形成所述第三初始开口之后，在形成所述第四初始开口之前，还包括：在所述第一开口和第三初始开口的侧壁形成保护介电层。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，在所述第一开口和第三初始开口的侧壁形成保护介电层的步骤包括：在所述第一开口的侧壁、所述第三初始开口的侧壁和底部、以及所述硬掩膜层的顶部形成保护材料层；去除所述硬掩膜层顶部和所述第三初始开口底部的保护材料层，剩余位于所述第一开口侧壁和第三初始开口侧壁的所述保护材料层作为所述保护介电层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，在所述第一开口的侧壁、所述第三初始开口的侧壁和底部、以及所述硬掩膜层的顶部形成保护材料层的工艺包括原子层沉积工艺或者等离子增强化学气相沉积工艺。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，所述保护介电层的材料包括氧化硅。
12.如权利要求4所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料包括无定型碳。
13.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述牺牲层的工艺包括物理气相沉积工艺。
14.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述牺牲层的步骤中，位于所述硬掩膜层顶部的所述牺牲层的厚度为1微米至3微米。
15.如权利要求4所述的半导体结构的形成方法，其特征在于，对所述硬掩膜层顶部的牺牲层和部分厚度的所述硬掩膜层进行平坦化处理的步骤中，对所述牺牲层和硬掩膜层的去除速率为3μm/min至10μm/min。
16.如权利要求4所述的半导体结构的形成方法，其特征在于，去除所述第一开口中的牺牲层的工艺包括灰化工艺。
17.如权利要求15所述的半导体结构的形成方法，其特征在于，所述灰化工艺采用的气体包括O2。
18.如权利要求1～16中任一项所述的半导体结构的形成方法，其特征在于，所述平坦化处理的工艺包括化学机械研磨工艺。
19.如权利要求1～16中任一项所述的半导体结构的形成方法，其特征在于，形成所述第一开口的工艺包括等离子体干法刻蚀工艺；
形成所述第二开口的工艺包括等离子体干法刻蚀工艺。
20.如权利要求1～16中任一项所述的半导体结构的形成方法，其特征在于，形成所述导电插塞的工艺包括电化学镀膜工艺。
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