CN112349651A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，其中方法包括：提供基底，所述基底表面具有第一介质层；在所述第一介质层内形成第一开口，且所述第一开口底部暴露出部分基底表面；在所述第一开口内形成初始第一插塞；回刻蚀所述初始第一插塞，在所述第一介质层内形成凹槽和位于凹槽底部的第一插塞；在所述凹槽内形成第二插塞，且所述第一插塞的材料和第二插塞的材料不同；在所述第二插塞和第一介质层表面形成第二介质层；刻蚀部分所述第二介质层，在所述第二介质层内形成第二开口，且第二开口底部暴露出第二插塞的顶部表面；在所述第二开口内形成第三插塞，且所述第三插塞底部和第二插塞表面相接触。所述方法形成的半导体结构的性能较好。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的快速发展，促使集成电路中的半导体器件的尺寸不断地缩小，使整个集成电路的运作速度将因此而能有效地提升。随着元件的尺寸要求越来越小，相应形成的导电结构的尺寸越来越小。
所述导电结构的形成方法为：提供半导体衬底；在半导体衬底上形成第一介质层，所述第一介质层内具有第一开口；在所述第一开口内形成第一插塞；形成所述第一插塞之后，在所述第一插塞表面和第一介质层表面形成第二介质层；在所述第二介质层内形成第二开口；形成所述第二开口之后，在所述第二开口内形成第二插塞。所述第一插塞和第二插塞构成导电结构。为了降低尺寸日益减小的导电结构的电阻，采用电阻率较小的材料形成所述导电结构。
然而，现有技术形成的半导体器件的性能有待提高。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高形成的半导体结构的性能。
为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底表面具有第一介质层；在所述第一介质层内形成第一开口，且所述第一开口底部暴露出部分基底表面；在所述第一开口内形成初始第一插塞；回刻蚀所述初始第一插塞，在所述第一介质层内形成凹槽和位于凹槽底部的第一插塞；在所述凹槽内形成第二插塞，且所述第一插塞的材料和第二插塞的材料不同；所述第二插塞和第一介质层表面形成第二介质层；刻蚀部分所述第二介质层，在所述第二介质层内形成第二开口，且第二开口底部暴露出第二插塞的顶部表面；在所述第二开口内形成第三插塞，且所述第三插塞底部和第二插塞表面相接触。
可选的，还包括：形成第一开口之后，形成初始第一插塞之前，在所述第一开口侧壁表面和底部表面、以及第一介质层表面形成初始阻挡层。
可选的，所述初始第一插塞的形成方法包括：在所述第一开口内以及初始阻挡层表面形成第一导电材料膜；平坦化所述第一导电材料膜，直至暴露出第一介质层表面，在所述第一开口内形成初始第一插塞。
可选的，还包括：形成所述凹槽之后，形成第二插塞之前，去除凹槽侧壁暴露出的初始阻挡层，在第一开口底部和部分侧壁表面形成阻挡层。
可选的，去除凹槽侧壁暴露出的阻挡层的工艺为湿法刻蚀工艺；所述湿法刻蚀工艺的参数包括：采用的刻蚀溶液包括稀释的氨水和稀释的双氧水，温度为20摄氏度100摄氏度，刻蚀时间为60秒～240秒。
可选的，所述凹槽的深度范围为：1纳米～5纳米。
可选的，回刻蚀所述初始第一插塞的工艺为湿法刻蚀工艺；所述湿法刻蚀工艺的参数包括：所述湿法刻蚀工艺的参数包括：采用的刻蚀溶液包括稀释的氢氟酸溶液，温度为20摄氏度100摄氏度，刻蚀时间为60秒～240秒。
可选的，所述第二插塞的形成方法包括：在所述凹槽内和第一介质层表面形成第二导电材料膜；平坦化所述第二导电材料膜，直至暴露出第一介质层表面，在所述凹槽内形成第二插塞。
可选的，所述第二导电材料膜包括：位于凹槽侧壁表面和底部表面的第一导电膜、以及位于第一导电膜和第一介质层表面的第二导电膜。
可选的，形成所述第一导电膜的工艺包括：选择性化学气相沉积工艺；形成所述第二导电膜的工艺包括：化学气相沉积工艺。
可选的，所述第一插塞的材料包括：钴或者钌。
可选的，所述第二插塞的材料包括：钛、镍、铜、钨、铝、银和钽中的一种或多种组合。
可选的，所述第一开口的形成方法包括：在所述第一介质层表面形成第一图形化层，所述第一图形化层暴露出部分第一介质层表面；以所述第一图形化层为掩膜，刻蚀所述第一介质层，直至暴露出基底表面，在所述第一介质层内形成所述第一开口。
可选的，所述第二开口的形成方法包括：在所述第二介质层表面形成第二图形化层，所述第二图形化层暴露出部分第二介质层表面；以所述第二图形化层为掩膜，刻蚀所述第二介质层，直至暴露出第二插塞顶部表面，在所述第二介质层内形成第二开口，且所述第二开口底部暴露出第二插塞顶部表面。
可选的，所述第三插塞的形成方法包括：在所述第二开口内以及第二介质层表面形成第三导电材料膜；平坦化所述第三导电材料膜，直至暴露出第二介质层表面，在所述第二开口内形成所述第三插塞。
可选的，所述第三导电材料膜包括：位于第二开口底部表面和侧壁表面的第三导电膜、以及位于所述第三导电膜表面和第二介质层表面的第四导电膜。
可选的，形成所述第三导电膜的工艺包括：选择性化学气相沉积工艺；形成所述第四导电膜的工艺包括：化学气相沉积工艺。
可选的，所述第三插塞的材料包括：钛、镍、铜、钨、铝、银和钽中的一种或多种组合。
相应的，本发明实施例还提供一种采用上述任一项方法形成的半导体结构，包括：基底，所述基底表面具有第一介质层；位于所述第一介质层内的第一开口，且所述第一开口底部暴露出基底表面；位于所述第一开口内的凹槽以及位于凹槽底部的第一插塞，且第一介质层表面暴露出凹槽顶部表面；位于所述凹槽内的第二插塞，且所述第二插塞的材料和第一插塞的材料不同；位于所述第二插塞和第一介质层表面的第二介质层、以及位于第二介质层内的第二开口；位于所述第二开口内的第三插塞，且所述第三插塞底部和第二插塞表面相接触。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，通过回刻蚀所述初始第一插塞，在所述第一介质层内形成凹槽和第一插塞，且所述凹槽底部暴露出第一插塞，使得在凹槽内形成的第二插塞位于第一插塞表面。后续通过刻蚀去除部分第二介质层，在所述第二介质层内形成第二开口的过程中，所述刻蚀部分第二介质层的工艺会对第二插塞表面造成刻蚀损伤。由于所述第二插塞和第一插塞的材料不同，所述刻蚀部分第二介质层的工艺对第二插塞表面造成的刻蚀损伤较小，能够避免对第一插塞表面造成刻蚀损伤，使得形成的半导体结构的性能较好。
进一步，去除凹槽侧壁暴露出的初始阻挡层，在第一开口底部和部分侧壁表面形成阻挡层，使得在凹槽内形成的第二插塞电阻减小。同时，位于第一开口底部和部分侧壁表面的阻挡层能够减少第一插塞中的离子发生扩散入第一介质层内，导致对第一介质层造成影响，从而提高形成的半导体结构的性能。
附图说明
图1至图5是一种半导体结构形成方法各步骤的结构示意图；
图6至图17是本发明一实施例中的半导体结构形成方法各步骤的剖面结构示意图。
具体实施方式
正如背景技术所述，半导体结构的性能较差。
以下结合附图进行详细说明，半导体结构的性能较差的原因，图1至图5是一种半导体结构形成方法各步骤的结构示意图。
请参考图1，提供基底100，所述基底100表面具有第一介质层110以及位于第一介质层110内的第一开口120，且所述第一开口120底部暴露出部分基底100表面。
请参考图2，在所述第一开口120侧壁和底部表面、第一介质层110表面形成第一阻挡层121。
请参考图3，在所述第一开口120内形成第一插塞130，所述第一阻挡层121位于第一介质层110和第一插塞130之间。
请参考图4，在所述第一介质层110表面形成第二介质层140，且所述第二介质层140内具有第二开口150，所述第二开口150底部暴露出第一插塞130顶部表面。
请参考图5，在所述第二开口150侧壁表面和底部表面形成第二阻挡层161、以及位于第二阻挡层161表面的第二插塞160，且所述第二插塞160填充满第二开口150。
上述方法中，由于钴的电阻率较小，所述第一插塞130的材料为钴，使得形成的第一插塞130的电阻降低，有利于提高形成的半导体结构的性能。
然而，所述第二开口150的形成方法包括：在所述第二介质层140表面形成图形化层(图中未示出)，且所述图形化层暴露出部分第二介质层140表面；以所述图形化层为掩膜，刻蚀所述第二介质层140，直至暴露出第一插塞130顶部表面，形成所述第二开口150。由于钴材料本身脆弱，容易受到外界腐蚀，刻蚀所述第二介质层150的工艺容易对所述第一插塞130的表面造成较大的刻蚀损伤，导致第一插塞130表面具有缺陷。同时，形成第二开口150之后，还会对所述第二开口150侧壁和底部表面进行湿法刻蚀工艺，以去除残留在第二开口150内的副产物。所述湿法刻蚀工艺对所述第一插塞130表面进一步造成刻蚀损伤，导致所述第一插塞130表面的缺陷进一步加重。再次，由于第二开口150底部暴露出的第一插塞130表面容易与外界发生反应，因此形成第二开口150之后，形成第二插塞160之前，还会对第一插塞130表面进行预清洗，以去除第一插塞130表面的杂质。所述预清洗处理会对第一插塞130表面造成一定刻蚀损伤，导致所述第一插塞130表面的缺陷进一步加重。
为解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，提供基底，所述基底表面具有第一介质层；在所述第一介质层内形成第一开口，且所述第一开口底部暴露出基底表面；在所述第一开口内形成初始第一插塞；回刻蚀所述初始第一插塞，在所述第一介质层内形成凹槽和位于凹槽底部的第一插塞；形成所述第一插塞之后，在所述凹槽内形成第二插塞，且所述第一插塞的材料和第二插塞的材料不同；在所述第二插塞和第一介质层表面形成第二介质层；刻蚀部分所述第二介质层，在所述第二介质层内形成第二开口，且第二开口底部暴露出第二插塞的顶部表面；在所述第二开口内形成第三插塞，且所述第三插塞底部和第二插塞表面相接触。所述方法形成的半导体结构的性能较好。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图17是本发明一实施例中的半导体结构的形成方法各步骤的剖面示意图。
请参考图6，提供基底200，所述基底200表面具有第一介质层210。
在本实施例中，所述基底200包括衬底(图中未示出)以及位于衬底表面的器件层(图中未示出)。所述器件层可以包括器件结构，例如，PMOS晶体管、NMOS晶体管。所述器件层还可以包括与器件结构电连接的互联结构，以及包围所述器件结构与所述互联结构的绝缘层。
所述基底200的材料为半导体材料。在本实施例中，所述基底200的材料为硅。在其他实施例中，所述第一基底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。
所述第一介质层210用于为后续形成第一开口以及位于第一开口内的第一插塞提供支撑。
所述第一介质层210的材料包括氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅和氮氧化硅中的一种或多种。在本实施例中，所述第一介质层210的材料为氧化硅。
请参考图7，在所述第一介质层210内形成第一开口220，且所述第一开口220底部暴露出部分基底200表面。
所述第一开口220用于后续填充导电材料从而形成初始第一插塞。
所述第一开口220的形成方法包括：在所述第一介质层210表面形成第一图形化层(图中未示出)，所述第一图形化层暴露出部分第一介质层210表面；以所述第一图形化层为掩膜，刻蚀所述第一介质层210，直至暴露出基底200表面，形成所述第一开口220。
刻蚀所述第一介质层210的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
请参考图8，形成第一开口220之后，在所述第一开口200侧壁表面和底部表面、以及第一介质层210表面形成初始阻挡层230。
所述初始阻挡层230用于后续形成阻挡层。
所述初始阻挡层230的材料包括：氮化钛或者氮化钽，相应的，后续形成的阻挡层的材料包括：氮化钛或者氮化钽。
在本实施例中，所述初始阻挡层230的材料为氮化钛。
在其他实施例中，可以不形成所述初始阻挡层。
请参考图9，形成所述初始阻挡层230之后，在所述第一开口220内形成初始第一插塞240。
所述初始第一插塞240的形成方法包括：在所述第一开口220内以及初始阻挡层230表面形成第一导电材料膜(图中未示出)；平坦化所述第一导电材料膜，直至暴露出第一介质层210表面，在所述第一开口220内形成初始第一插塞240。
所述第一导电材料膜的材料包括：钴或者钌，在本实施例中，所述第一导电材料膜的材料为钴。
由于钴材料的电阻率较低，由钴材料形成的初始第一插塞240有利于降低电阻，使得形成的半导体结构的性能较好。
请参考图10，回刻蚀所述初始第一插塞240，在所述第一介质层220内形成凹槽241和位于凹槽241底部的第一插塞242。
所述凹槽241用于后续填充导电材料形成第二插塞。
所述凹槽241的深度范围为：1纳米～5纳米。
选择所述深度范围的意义在于：若所述深度小于1纳米，则后续形成的第二插塞厚度太薄，不利于避免后续的刻蚀工艺对第二插塞的表面造成的刻蚀损伤，进而无法有效避免对位于第二插塞底部的第一插塞242的表面造成的刻蚀损伤，使得形成的半导体结构的性能较差；若所述深度大于5纳米，则后续形成的第二插塞厚度太厚，由于所述第二插塞材料的电阻率大于第一插塞242材料的电阻率，厚度太厚的第二插塞不利于降低电阻，使得形成的半导体结构的性能较差。
回刻蚀所述初始第一插塞的工艺为湿法刻蚀工艺；所述湿法刻蚀工艺的参数包括：采用的刻蚀溶液包括稀释的氢氟酸溶液，温度为20摄氏度100摄氏度，刻蚀时间为60秒～240秒。
请参考图11，形成所述凹槽241之后，去除凹槽241侧壁暴露出的初始阻挡层230，在第一开口220底部和部分侧壁表面形成阻挡层231。
去除凹槽241侧壁暴露出的阻挡层230的工艺为湿法刻蚀工艺；所述湿法刻蚀工艺的参数包括：采用的刻蚀溶液包括稀释的氨水和稀释的双氧水，温度为20摄氏度100摄氏度，刻蚀时间为60秒～240秒。
去除凹槽241侧壁暴露出的初始阻挡层230，在第一开口220底部和部分侧壁表面形成阻挡层231，使得后续在凹槽241内形成的第二插塞电阻减小。同时，位于第一开口220底部和部分侧壁表面的阻挡层231能够减少第一插塞242中的离子发生扩散入第一介质层210内，导致对第一介质层210造成影响，从而提高形成的半导体结构的性能。
接着，在所述凹槽内形成第二插塞，且所述第一插塞的材料和第二插塞的材料不同，具体形成所述第二插塞的过程请参考图12至14。
请参考图12，在所述凹槽241侧壁表面和底部表面形成第一导电膜250。
所述第一导电膜250的材料包括：钛、镍、铜、钨、铝、银和钽中的一种或多种组合。在本实施例中，所述第一导电膜250的材料为钨。
形成所述第一导电膜250的工艺包括：选择性化学气相沉积工艺。
由于所述第一插塞242和第一介质层210的材料不同，具有不同的表面特性，采用选择性化学沉积工艺能够实现在凹槽241底部的第一插塞242表面形成第一导电膜250的同时，不易在第一介质层210表面形成第一导电膜，有利于避免沉积的材料在凹槽241顶部提早闭合，从而避免形成的第一导电膜250内产生空洞，使得形成的半导体结构的性能较好。
请参考图13，在所述第一导电膜250和第一介质层210表面形成第二导电膜260。
所述第二导电膜260的材料包括：钛、镍、铜、钨、铝、银和钽中的一种或多种组合。
在本实施例中，所述第二导电膜260的材料为钨。
形成所述第二导电膜的工艺包括：化学气相沉积工艺。
需要说明的是，所述第一导电膜250和第二导电膜260构成第二导电材料膜270，所述第二导电材料膜270位于所述凹槽241(图11中所示)内和第一介质层210表面。
请参考图14，平坦化所述第二导电材料膜270，直至暴露出第一介质层210表面，在所述凹槽241内形成第二插塞271。
所述第二插塞271通过平坦化所述第二导电材料膜形成，因此，所述第二插塞的材料包括：钛、镍、铜、钨、铝、银和钽中的一种或多种组合。
在本实施例中，所述第二插塞的材料和后续形成的第三插塞材料相同，所述第二插塞的材料为钨。
目前所述材料用于形成插塞结构的情况较多，工艺比较成熟，易于操作，也易与后续工艺实现兼容。
所述第二插塞271和后续第三插塞的材料相同，有利于实现工艺的兼容性。
通过回刻蚀所述初始第一插塞240，在所述第一介质层210内形成凹槽241和第一插塞242，且所述凹槽241底部暴露出第一插塞242，使得在凹槽241内形成的第二插塞271位于第一插塞242表面。后续通过刻蚀去除部分第二介质层，在所述第二介质层内形成第二开口的过程中，所述刻蚀部分第二介质层的工艺会对第二插塞271表面造成刻蚀损伤。由于所述第二插塞271和第一插塞242的材料不同，所述刻蚀部分第二介质层的工艺对第二插塞271表面造成的刻蚀损伤较小，能够避免对第一插塞242表面造成刻蚀损伤，使得形成的半导体结构的性能较好。
请参考图15，在所述第二插塞271和第一介质层210表面形成第二介质层280。
所述第二介质层280用于为后续形成第二开口以及位于第二开口内第三插塞提供支撑。
所述第二介质层280的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅和氮氧化硅中的一种或多种。
在本实施例中，所述第二介质层280的材料为：氧化硅。
在本实施例中，还包括：形成第二插塞271之后，形成第二介质层280之前，在所述第一介质层210表面形成刻蚀停止层(图中未示出)，所述刻蚀停止层位于第一介质层210和第二介质层280之间。所述刻蚀停止层用于作为后续刻蚀形成第二开口的停止层。
请参考图16，刻蚀部分所述第二介质层280，在所述第二介质层280内形成第二开口290，且第二开口290底部暴露出第二插塞271的顶部表面。
所述第二开口280用于后续填充导电材料形成第三插塞。
所述第二开口290的形成方法包括：在所述第二介质层280表面形成第二图形化层(图中未示出)，所述第二图形化层暴露出部分第二介质层280表面；以所述第二图形化层为掩膜，刻蚀所述第二介质层280，直至暴露出第二插塞271顶部表面，在所述第二介质层280内形成第二开口290，且所述第二开口290底部暴露出第二插塞271顶部表面。
请参考图17，在所述第二开口290内形成第三插塞291，且所述第三插塞291底部和第二插塞271表面相接触。
所述第三插塞291的形成方法包括：在所述第二开口290内以及第二介质层280表面形成第三导电材料膜(图中未示出)；平坦化所述第三导电材料膜，直至暴露出第二介质层280表面，在所述第二开口290内形成所述第三插塞291。
所述第三导电材料膜包括：位于第二开口290底部表面和侧壁表面的第三导电膜(图中未示出)、以及位于所述第三导电膜表面和第二介质层表面的第四导电膜(图中未示出)。
所述第三导电膜的材料包括：钛、镍、铜、钨、铝、银和钽中的一种或多种组合。在本实施例中，所述第三导电膜的材料为钨。
所述第四导电膜的材料包括：钛、镍、铜、钨、铝、银和钽中的一种或多种组合。在本实施中，所述第四导电膜的材料为钨。
形成所述第三导电膜的工艺包括：选择性化学气相沉积工艺；形成所述第四导电膜的工艺包括：化学气相沉积工艺。
所述第三插塞291通过平坦化所述第三导电材料膜形成，因此，所述第三插塞的材料包括：钛、镍、铜、钨、铝、银和钽中的一种或多种组合。
在本实施例中，所述第三插塞291的材料为钨。现有工艺采用钨作为形成插塞结构的填充材料的工艺比较成熟，因此，所述第三插塞291易于与后续的制程的兼容性较好。
由于所述第二插塞271和第二介质层280的材料不同，具有不同的表面特性，采用选择性化学沉积工艺能够实现在第二开口290底部的第二插塞271表面形成第三导电膜的同时，不易在第二介质层280表面形成第三导电膜，有利于避免沉积的材料在第二开口290顶部提早闭合，从而避免形成的第三导电膜内产生空洞，使得形成的半导体结构的性能较好。
相应的，本发明实施例还提供一种采用上述方法形成的半导体结构，请继续参考图17，包括：基底200，所述基底200表面具有第一介质层210；位于所述第一介质层210内的第一开口220，且所述第一开口220底部暴露出基底200表面；位于所述第一开口220内的凹槽241(图11中所示)以及位于凹槽241底部的第一插塞242，且第一介质层220表面暴露出凹槽241顶部表面；位于所述凹槽241内的第二插塞271，且所述第二插塞271的材料和第一插塞242的材料不同；位于所述第二插塞271和第一介质210层表面的第二介质层280、以及位于第二介质层280内的第二开口290；位于所述第二开口290内的第三插塞291，且所述第三插塞291底部和第二插塞271表面相接触。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底表面具有第一介质层；
在所述第一介质层内形成第一开口，且所述第一开口底部暴露出部分基底表面；
在所述第一开口内形成初始第一插塞；
回刻蚀所述初始第一插塞，在所述第一介质层内形成凹槽和位于凹槽底部的第一插塞；
在所述凹槽内形成第二插塞，且所述第一插塞的材料和第二插塞的材料不同；
在所述第二插塞和第一介质层表面形成第二介质层；
刻蚀部分所述第二介质层，在所述第二介质层内形成第二开口，且第二开口底部暴露出第二插塞的顶部表面；
在所述第二开口内形成第三插塞，且所述第三插塞底部和第二插塞表面相接触。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：形成第一开口之后，形成初始第一插塞之前，在所述第一开口侧壁表面和底部表面、以及第一介质层表面形成初始阻挡层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述初始第一插塞的形成方法包括：在所述第一开口内以及初始阻挡层表面形成第一导电材料膜；平坦化所述第一导电材料膜，直至暴露出第一介质层表面，在所述第一开口内形成初始第一插塞。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，还包括：形成所述凹槽之后，形成第二插塞之前，去除凹槽侧壁暴露出的初始阻挡层，在第一开口底部和部分侧壁表面形成阻挡层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，去除凹槽侧壁暴露出的阻挡层的工艺为湿法刻蚀工艺；所述湿法刻蚀工艺的参数包括：采用的刻蚀溶液包括稀释的氨水和稀释的双氧水，温度为20摄氏度100摄氏度，刻蚀时间为60秒～240秒。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述凹槽的深度范围为：1纳米～5纳米。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，回刻蚀所述初始第一插塞的工艺为湿法刻蚀工艺；所述湿法刻蚀工艺的参数包括：采用的刻蚀溶液包括稀释的氢氟酸溶液，温度为20摄氏度100摄氏度，刻蚀时间为60秒～240秒。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二插塞的形成方法包括：在所述凹槽内和第一介质层表面形成第二导电材料膜；平坦化所述第二导电材料膜，直至暴露出第一介质层表面，在所述凹槽内形成第二插塞。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第二导电材料膜包括：位于凹槽侧壁表面和底部表面的第一导电膜、以及位于第一导电膜和第一介质层表面的第二导电膜。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述第一导电膜的工艺包括：选择性化学气相沉积工艺；形成所述第二导电膜的工艺包括：化学气相沉积工艺。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一插塞的材料包括：钴或者钌。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二插塞的材料包括：钛、镍、铜、钨、铝、银和钽中的一种或多种组合。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一开口的形成方法包括：在所述第一介质层表面形成第一图形化层，所述第一图形化层暴露出部分第一介质层表面；以所述第一图形化层为掩膜，刻蚀所述第一介质层，直至暴露出基底表面，在所述第一介质层内形成所述第一开口。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二开口的形成方法包括：在所述第二介质层表面形成第二图形化层，所述第二图形化层暴露出部分第二介质层表面；以所述第二图形化层为掩膜，刻蚀所述第二介质层，直至暴露出第二插塞顶部表面，在所述第二介质层内形成第二开口，且所述第二开口底部暴露出第二插塞顶部表面。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第三插塞的形成方法包括：在所述第二开口内以及第二介质层表面形成第三导电材料膜；平坦化所述第三导电材料膜，直至暴露出第二介质层表面，在所述第二开口内形成所述第三插塞。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述第三导电材料膜包括：位于第二开口底部表面和侧壁表面的第三导电膜、以及位于所述第三导电膜表面和第二介质层表面的第四导电膜。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，形成所述第三导电膜的工艺包括：选择性化学气相沉积工艺；形成所述第四导电膜的工艺包括：化学气相沉积工艺。
18.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第三插塞的材料包括：钛、镍、铜、钨、铝、银、钽中的一种或多种组合。
19.一种采用如权利要求1至18任一项所述方法形成的半导体结构，其特征在于，包括：
基底，所述基底表面具有第一介质层；
位于所述第一介质层内的第一开口，且所述第一开口底部暴露出基底表面；
位于所述第一开口内的凹槽以及位于凹槽底部的第一插塞，且第一介质层表面暴露出凹槽顶部表面；
位于所述凹槽内的第二插塞，且所述第二插塞的材料和第一插塞的材料不同；
位于所述第二插塞和第一介质层表面的第二介质层、以及位于第二介质层内的第二开口；
位于所述第二开口内的第三插塞，且所述第三插塞底部和第二插塞表面相接触。
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