CN115566003A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，其中方法包括：提供基底，所述基底包括衬底和器件结构，所述基底还包括位于衬底和器件结构上的第一介质层、以及位于第一介质层内的第一导电层，所述第二介质层表面暴露出所述第一导电层表面；在所述第一介质层表面形成第二介质层；在第二介质层内形成第一开口，所述第一开口底部暴露出第一导电层顶面；在暴露的第一导电层表面形成第二导电层，所述第二导电层顶面低于第二介质层表面；在形成第二导电层后，在第一开口内暴露的侧壁面形成侧墙层；在形成侧墙层后，在第一开口内形成第三导电层。从而，能够改善半导体结构的性能，同时，使制造工艺难度小、工艺窗口大且易于实现。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
目前，在半导体制造过程中，采用刻蚀工艺在层间介质层中形成开口，随后在开口中填充导电材料形成电连接结构，以用于半导体器件之间的电连接是一种广泛使用的工艺。
然而，现有的半导体结构的性能仍然较差。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以改善半导体结构的性能，并使制造工艺难度小、工艺窗口大且易于实现。
为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：基底，所述基底包括衬底和器件结构，所述基底还包括位于衬底和器件结构上的第一介质层、以及位于第一介质层内的第一导电层，所述第二介质层表面暴露出所述第一导电层表面；位于所述第一介质层表面的第二介质层，所述第二介质层内具有第一开口，所述第一开口暴露出所述第一导电层顶面；位于所述第一开口内的第二导电层，第二导电层还位于第一导电层顶面；位于所述第一开口内的第三导电层，第三导电层还位于第二导电层顶面，并且，第三导电层的宽度小于第二导电层的宽度；位于第二导电层顶面的侧墙层，所述侧墙层还位于第三导电层的侧壁和第二介质层的侧壁之间。
可选的，所述侧墙层的厚度为2纳米至5纳米。
可选的，所述侧墙层的材料包括氮化硅和氧化硅中的至少一者。
可选的，所述第一导电层的材料包括钴，所述第二导电层的材料包括钨，所述第三导电层的材料包括钨。
可选的，所述器件结构包括若干沟道结构、位于若干所述沟道结构表面的若干栅结构、以及位于若干所述栅结构两侧的若干源漏结构，所述基底还包括：包围若干沟道结构、若干栅结构和若干源漏结构的隔离层。可选的，所述第一导电层与所述栅结构或所述源漏结构电连接。
相应的，本发明的技术方案还提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底和器件结构，所述基底还包括位于衬底和器件结构上的第一介质层、以及位于第一介质层内的第一导电层，所述第二介质层表面暴露出所述第一导电层表面；在所述第一介质层表面形成第二介质层；在第二介质层内形成第一开口，所述第一开口底部暴露出第一导电层顶面；在暴露的第一导电层表面形成第二导电层，所述第二导电层顶面低于第二介质层表面；在形成第二导电层后，在第一开口内暴露的侧壁面形成侧墙层；在形成侧墙层后，在第一开口内形成第三导电层。
可选的，形成第二导电层的工艺包括选择性金属沉积工艺。
可选的，所述第二导电层的材料包括钨。
可选的，形成第三导电层的方法包括：在形成侧墙层后，在所述第一开口内形成第三导电材料层，所述第三导电材料层的表面高于第二介质层表面；平坦化所述第三导电材料层直至形成所述第三导电层。
可选的，形成第三导电材料层的工艺包括选择性金属沉积工艺，平坦化第三导电材料层的工艺包括化学机械研磨工艺。
可选的，形成侧墙层的方法包括：在形成第二导电层后，在第一开口内的侧壁面、第二导电层顶面、第二介质层表面形成侧墙材料膜；采用各向异性的刻蚀工艺刻蚀所述侧墙材料膜，直至去除第二导电层顶面和第二介质层表面的侧墙材料膜。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明的技术方案提供的半导体结构的形成方法中，由于在形成第二导电层后，在形成第三导电层之前，在第一开口内的侧壁面形成侧墙层，使得形成第二导电层后，为形成第三导电层提供空间的第一开口的宽度减小。因此，在第一开口内填充第三导电层的材料后，能够在平坦化第三导电层的材料以形成第三导电层的过程中，增加研磨液渗透至第一导电层的难度，从而，减少了渗透至第一导电层的研磨液，减少了研磨液对第一导电层造成的损伤，提高了半导体结构的性能。具体而言，在形成第二导电层后，未填充材料的第一开口部分的宽度减小，因此，第二导电层侧壁面和部分顶面、以及第三导电层侧壁面与周围介质层间的缝隙路径长且复杂，使得研磨液通过该缝隙渗透至第一导电层难度增加，从而，能够减少通过该缝隙渗透至第一导电层的研磨液，由此，减少了研磨液对第一导电层造成的损伤，提高了半导体结构的性能。与此同时，通过先后分别形成第二导电层、侧墙层和第三导电层，使得第二导电层的材料、第三导电层的材料易于填充，并且，第二导电层的结构、第三导电层的结构规整，从而，形成第二导电层和第三导电层的工艺难度小、工艺窗口大且易于实现。
进一步，通过采用选择性金属沉积工艺，能够在暴露的第一导电层顶面选择性的形成第二导电层的材料，使得形成第二导电层的工艺难度小、工艺窗口大且易于实现，从而，在提高了半导体结构的性能的同时，以简单的工艺步骤实现了该半导体结构的形成。
附图说明
图1至图2是一种半导体结构的形成方法各步骤的剖面结构示意图；
图3至图9是本发明一实施例的半导体结构形成过程的剖面结构示意图。
具体实施方式
正如背景技术所述，半导体结构的性能较差，以下结合附图进行详细说明。
图1至图2是一种半导体结构的形成方法各步骤的剖面结构示意图。
请参考图1，提供衬底100，所述衬底100内具有第一导电层110，所述衬底100表面暴露出所述第一导电层110表面。
请继续参考图1，在所述衬底100表面形成第一介质层120；在第一介质层内形成开口121。
请参考图2，在开口121内填充第二导电层130的材料，形成第二导电材料层(未图示)；平坦化第二导电材料层直至形成第二导电层130。
然而，在上述实施例中，第二导电层130侧壁与第一介质层120之间形成的缝隙路径m(如图2所示)简单且短，在平坦化第二导电材料层的过程中，平坦化工艺的研磨液容易通过该缝隙渗透第一导电层110，会腐蚀、刻蚀第一导电成110，对第一导电层110造成损伤，造成半导体结构性能较差。
为解决所述技术问题，本发明实施例提供了一种半导体结构及其形成方法，通过在第一开口内先后分别形成第二导电层、侧墙层和第三导电层，因此，减少了渗透至第一导电层的研磨液，减少了研磨液对第一导电层造成的损伤，提高了半导体结构的性能，同时，第二导电层的材料、第三导电层的材料易于填充，使得形成第二导电层和第三导电层的工艺难度小、工艺窗口大且易于实现。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图9是本发明一实施例的半导体结构形成过程的剖面结构示意图。
请参考图3，提供基底200。
所述基底200包括衬底(未图示)和器件结构(未图示)。
所述衬底的材料为半导体材料。
在本实施例中，所述衬底的材料为硅。
在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)等。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP等。
所述器件结构包括若干沟道结构(未图示)、位于若干所述沟道结构表面的若干栅结构(未图示)、以及位于若干所述栅结构两侧的若干源漏结构(未图示)。
所述沟道结构例如是鳍部结构、或是位于平面衬底内的沟道等。
在本实施例中，所述基底200还包括：包围若干沟道结构、若干栅结构和若干源漏结构的隔离层(未图示)。
在本实施例中，所述基底200还可以包括与器件结构电连接的互连结构，以及包围所述器件结构与所述互连结构的绝缘层。
所述基底200还包括：位于衬底和器件结构上的第一介质层(未图示)、以及位于第一介质层内的第一导电层210，且所述第一介质层表面暴露出所述第一导电层210表面。
具体的，基底200表面包括所述第一介质层表面和第一导电层210表面。
在本实施例中，第一导电层210与所述栅结构或所述源漏结构电连接。
所述第一介质层的材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
在本实施例中，所述第一介质层的材料包括氧化硅。
在本实施例中，所述第一导电层210的材料包括钴。
在其他实施例中，第一导电层的材料还包括：铜、钨、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。
请参考图4，在所述基底200表面形成第二介质层220。
所述第二介质层220的材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
在本实施例中，所述第二介质层220的材料包括氧化硅。
具体的，在本实施例中，形成第二介质层220的方法包括：在所述基底200表面形成第一介质材料层(未图示)；平坦化所述第一介质材料层，以形成所述第二介质层220。
通过对第一介质材料层进行平坦化步骤，能够提高第二介质层220的表面平整度，从而，提高了半导体结构的性能和可靠性。
在本实施例中，形成第一介质材料层的工艺包括旋涂工艺、化学气相沉积工艺和物理气相沉积工艺中的至少一种。
在本实施例中，平坦化所述第一介质材料层的工艺包括化学机械研磨工艺。
在其他实施例中，直接在基底表面形成第二介质层。
请参考图5，在第二介质层220内形成第一开口221，所述第一开口221底部暴露出第一导电层210顶面。
所述第一开口221为后续形成第二导电层、第三导电层和侧墙层提供空间以及支撑。
在本实施例中，在第二介质层220内形成第一开口221的方法包括：在第二介质层220表面形成开口掩膜材料层(未图示)；在所述开口掩膜材料层表面形成开口光刻层(未图示)，所述开口光刻层暴露出第一导电层210上的至少部分开口掩膜材料层表面；以所述开口光刻层为掩膜，刻蚀所述开口掩膜材料层，直至暴露出第二介质层220表面，形成开口掩膜层(未图示)，所述开口掩膜层内具有第一掩膜开口，所述第一掩膜开口暴露出第一导电层210上的至少部分第二介质层220表面；以所述开口掩膜层为掩膜对所述第二介质层220进行刻蚀，直至暴露出第一导电层210表面，形成所述第一开口221。
刻蚀所述第二介质层220的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
在本实施例中，采用干法刻蚀工艺刻蚀所述第二介质层220，有利于提高形成的第一开口221的形貌，从而提高形成的半导体结构的性能。
在本实施例中，在形成第一开口221之后，去除所述开口掩膜层。
请参考图6，在暴露的第一导电层210表面形成第二导电层230，所述第二导电层230顶面低于第二介质层220表面。
使所述第二导电层230顶面低于第二介质层220表面的目的在于，为后续形成侧墙层和第三导电层预留空间。
在本实施例中，所述第二导电层230具有宽度W1。
在本实施例中，所述第二导电层230的材料包括钨。
在本实施例中，形成第二导电层230的工艺包括选择性金属沉积工艺。
通过采用选择性金属沉积工艺，能够在暴露的第一导电层210顶面选择性的形成第二导电层230的材料，使得形成第二导电层230的工艺难度小、工艺窗口大且易于实现，并且，形成的第二导电层230对于第一导电层210的粘附性好，从而，在提高了半导体结构的性能的同时，以简单的工艺步骤实现了该半导体结构的形成。
具体的，所述选择性金属生长工艺的参数包括：采用的气体包括氟化钨和氢气，所述氟化钨的流量为20标准毫升/分钟至150标准毫升/分钟，所述氢气的流量为5000标准毫升/分钟至8000标准毫升/分钟，温度为200摄氏度至400摄氏度。
接着，在形成所述第二导电层230后，在第一开口221内暴露的侧壁面形成侧墙层。具体形成所述侧墙层的过程请参考图7至图8。
请参考图7，在形成第二导电层230后，在第一开口221内暴露的侧壁面、第二导电层230顶面、第二介质层220表面形成侧墙材料膜240。
所述侧墙材料膜240为形成侧墙膜提供材料。
所述侧墙材料膜240的材料与第二介质层220的材料不同。
在本实施例中，所述侧墙材料膜240的材料包括氮化硅。
在其他实施例中，侧墙材料膜的材料包括氧化硅。
在其他实施例中，侧墙材料膜的材料还可以包括氮化硅和氧化硅。
形成所述侧墙材料膜240的工艺包括化学气相沉积工艺、物理气相沉积工艺和原子层沉积工艺(ALD)中的至少一种。
在本实施例中，采用原子层沉积工艺形成所述侧墙材料膜240。
原子层沉积工艺对于材料沉积的速率较低，并且，形成的材料的致密性较好。因此，通过采用原子层沉积工艺，一方面，侧墙材料膜240厚度的可控性好，从而，有利于形成符合厚度要求的侧墙层。另一方面，有利于后续第三导电层的材料填充，以减少第三导电层的材料中出现空洞等缺陷的风险，从而，提高了半导体结构的性能和可靠性。
请参考图8，采用各向异性的刻蚀工艺刻蚀所述侧墙材料膜240，直至去除第二导电层230顶面和第二介质层220表面的侧墙材料膜240，在第一开口221内暴露的侧壁面形成侧墙层241。
所述侧墙层241的作用在于减小第一开口221的宽度。
在本实施例中，所述侧墙层241的厚度为2纳米至5纳米。
所述侧墙层241的厚度过小，不利于增加缝隙路径长度，导致阻挡研磨液渗透的效果差，不利于提高半导体结构的性能和可靠性。所述侧墙层241的厚度过大，减少了用于填充第三导电层的材料的空间，因此，一方面，对于半导体结构的导电性能造成的影响大，另一方面，所述空间的高宽比过大，导致第三导电层的材料填充难度大，容易使第三导电层内具有空洞缺陷，从而，不利于提高半导体结构的性能和可靠性。因此，选择合适的侧墙层241的厚度，即，使所述侧墙层241的厚度为2纳米至5纳米时，能够使得第三导电层的材料易填充，并且，阻挡研磨液渗透的效果好，同时，对于半导体结构的导电性能造成的影响小，从而，提高了半导体结构的性能和可靠性。
所述侧墙层241的材料与第二介质层220的材料不同，所述侧墙层241的材料与第二导电层230的材料不同。由此，在采用各向异性的刻蚀工艺刻蚀所述侧墙材料膜240时，所述各向异性的刻蚀工艺能够对于侧墙层241的材料与第二介质层220的材料具有不同的刻蚀速率，且所述各向异性的刻蚀工艺还能够对于侧墙层241的材料与第二导电层230的材料具有不同的刻蚀速率，从而，所述各向异性的刻蚀工艺能够在第二介质层220表面、第二导电层230表面停止。
在本实施例中，所述侧墙层241的材料包括氮化硅。
在其他实施例中，侧墙层的材料包括氧化硅。
在其他实施例中，侧墙层的材料还可以包括氮化硅和氧化硅。
在本实施例中，所述各向异性的刻蚀工艺包括干法刻蚀工艺。
在本实施例中，所述干法刻蚀工艺包括等离子体刻蚀工艺。
具体的，所述等离子体刻蚀工艺的参数包括：采用的气体包括氩气，所述氩气的流量范围为15标准毫升/分钟～25标准毫升/分钟；第一射频功率范围为400瓦至600瓦；第二射频功率范围为200瓦至500瓦。
其中，第一射频功率为离化功率，用于解离氩气电浆。第二射频功率为刻蚀功率。
优选的，氩气的流量为20标准毫升/分钟。
请参考图9，在形成侧墙241后，在第一开口221内形成第三导电层250，所述第三导电层250具有宽度W2。
由于在形成第二导电层230后，在形成第三导电层250之前，在第一开口221(如图8所示)内暴露的侧壁面形成侧墙层241，使得形成第二导电层230后，为形成第三导电层250提供空间的第一开口221的宽度减小。因此，在第一开口221内填充第三导电层250的材料后，能够在平坦化第三导电层250的材料以形成第三导电层250的过程中，增加研磨液渗透至第一导电层210的难度，从而，减少了渗透至第一导电层210的研磨液，减少了研磨液对第一导电层210造成的损伤，提高了半导体结构的性能。
具体而言，在形成第二导电层230后，未填充材料的第一开口221部分的宽度减小，因此，第二导电层230侧壁面和部分顶面(如图8中区域A所示)、以及第三导电层250侧壁面与周围的侧墙层241、第二介质层220间的缝隙路径长且复杂，使得研磨液通过该缝隙渗透至第一导电层220难度增加，从而，能够减少通过该缝隙渗透至第一导电层220的研磨液，由此，减少了研磨液对第一导电层220造成的损伤，提高了半导体结构的性能。
与此同时，由于先形成大宽度的第二导电层230(宽度W1)，接着，通过侧墙层241实现后形成小宽度的第三导电层250(W2)，因此，能够使用于填充第二导电层230材料的开口空间在垂直于衬底表面方向上的宽度一致、且结构简单，并且，能够使用于填充第三导电层250材料的开口空间在垂直于衬底表面方向上的宽度一致、且结构简单。从而，第二导电层230的材料、第三导电层250的材料易于填充，并且，第二导电层230的结构、第三导电层250的结构规整，由此，形成第二导电层230和第三导电层250的工艺难度小、工艺窗口大且易于实现。
在本实施例中，所述第三导电层250的材料包括钨。
在本实施例中，形成第三导电层250的方法包括：在形成侧墙层241后，在所述第一开口221内形成第三导电材料层(未图示)，所述第三导电材料层的表面高于第二介质层220表面；平坦化所述第三导电材料层直至与第二介质层220表面齐平，形成所述第三导电层250。
在本实施例中，形成第三导电材料层的工艺包括选择性金属沉积工艺。
通过采用选择性金属沉积工艺，能够在暴露的第二导电层230顶面选择性的形成第三导电材料层，使得形成第三导电层250的工艺难度小、工艺窗口大且易于实现，并且，形成的第三导电层250对于第二导电层230的粘附性好，从而，在提高了半导体结构的性能的同时，以简单的工艺步骤实现了该半导体结构的形成。
具体的，所述选择性金属生长工艺的参数包括：采用的气体包括氟化钨和氢气，所述氟化钨的流量为20标准毫升/分钟至150标准毫升/分钟，所述氢气的流量为5000标准毫升/分钟至8000标准毫升/分钟，温度为200摄氏度至400摄氏度。
在本实施例中，平坦化第三导电材料层的工艺包括化学机械研磨工艺。
相应的，本发明一实施例还提供一种上述方法所形成的半导体结构，请继续参考图9，所述半导体结构包括：基底200，所述基底200，包括衬底(未图示)和器件结构(未图示)，所述基底200还包括位于所述衬底和器件结构上的第一介质层(未图示)、以及位于所述第一介质层内的第一导电层210，且所述第一介质层表面暴露出所述第一导电层210表面；位于所述第一介质层表面的第二介质层220，所述第二介质层220内具有第一开口221(如图5所示)，所述第一开口221暴露出第一导电层210顶面；位于所述第一开口221内的第二导电层230，第二导电层230还位于第一导电层210顶面；位于所述第一开口221内的第三导电层250，第三导电层250还位于第二导电层230顶面，并且，第三导电层250的宽度小于第二导电层230的宽度；位于第二导电层230顶面的侧墙层241，所述侧墙层241还位于第三导电层250的侧壁和第二介质层220的侧壁之间。
所述衬底的材料为半导体材料。
在本实施例中，所述衬底的材料包括硅。
在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)等。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP等。
所述器件结构包括若干沟道结构(未图示)、位于若干所述沟道结构表面的若干栅结构(未图示)、以及位于若干所述栅结构两侧的若干源漏结构(未图示)。
所述沟道结构例如是鳍部结构、或是位于平面衬底内的沟道等。
在本实施例中，第一导电层210与所述栅结构或所述源漏结构电连接。
具体的，第三导电层250的宽度小于第二导电层230的宽度，即，第三导电层250和第二导电层230呈“倒T”形分布。
在本实施例中，所述基底200还包括：包围若干沟道结构、若干栅结构和若干源漏结构的隔离层(未图示)。
在本实施例中，所述基底200还可以包括与器件结构电连接的互连结构，以及包围所述器件结构与所述互连结构的绝缘层。
所述第一介质层的材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
在本实施例中，所述第一介质层的材料包括氧化硅。
在本实施例中，所述第一导电层210的材料包括钴。
在其他实施例中，第一导电层的材料还包括：铜、钨、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。
具体的，基底200表面包括所述第一介质层表面和第一导电层210表面。
所述第二介质层220的材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
在本实施例中，所述第二介质层220的材料包括氧化硅。
在本实施例中，所述第二导电层230的材料包括钨。
在本实施例中，所述第三导电层250的材料包括钨。
在本实施例中，所述第二导电层230具有宽度W1。
在本实施例中，所述第三导电层250具有宽度W2。
在本实施例中，所述侧墙层241的厚度为2纳米至5纳米。
所述侧墙层241的材料与第二介质层220的材料不同，所述侧墙层241的材料与第二导电层230的材料不同。
在本实施例中，所述侧墙层241的材料包括氮化硅。在其他实施例中，侧墙层的材料可以包括氧化硅，或者，还可以包括氮化硅和氧化硅。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种半导体结构，其特征在于，包括：
基底，所述基底包括衬底和器件结构，所述基底还包括位于衬底和器件结构上的第一介质层、以及位于第一介质层内的第一导电层，所述第二介质层表面暴露出所述第一导电层表面；
位于所述第一介质层表面的第二介质层，所述第二介质层内具有第一开口，所述第一开口暴露出所述第一导电层顶面；
位于所述第一开口内的第二导电层，第二导电层还位于第一导电层顶面；位于所述第一开口内的第三导电层，第三导电层还位于第二导电层顶面，并且，第三导电层的宽度小于第二导电层的宽度；
位于第二导电层顶面的侧墙层，所述侧墙层还位于第三导电层的侧壁和第二介质层的侧壁之间。
2.如权利要求1所述的半导体结构，其特征在于，所述侧墙层的厚度为2纳米至5纳米。
3.如权利要求1所述的半导体结构，其特征在于，所述侧墙层的材料包括氮化硅和氧化硅中的至少一者。
4.如权利要求1所述的半导体结构，其特征在于，所述第一导电层的材料包括钴，所述第二导电层的材料包括钨，所述第三导电层的材料包括钨。
5.如权利要求1所述的半导体结构，其特征在于，所述器件结构包括若干沟道结构、位于若干所述沟道结构表面的若干栅结构、以及位于若干所述栅结构两侧的若干源漏结构，所述基底还包括：包围若干沟道结构、若干栅结构和若干源漏结构的隔离层。
6.如权利要求1所述的半导体结构，其特征在于，所述第一导电层与所述栅结构或所述源漏结构电连接。
7.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底和器件结构，所述基底还包括位于衬底和器件结构上的第一介质层、以及位于第一介质层内的第一导电层，所述第二介质层表面暴露出所述第一导电层表面；
在所述第一介质层表面形成第二介质层；
在第二介质层内形成第一开口，所述第一开口底部暴露出第一导电层顶面；在暴露的第一导电层表面形成第二导电层，所述第二导电层顶面低于第二介质层表面；
在形成第二导电层后，在第一开口内暴露的侧壁面形成侧墙层；
在形成侧墙层后，在第一开口内形成第三导电层。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，形成第二导电层的工艺包括选择性金属沉积工艺。
9.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第二导电层的材料包括钨。
10.如权利要求7所述的半导体结构的形成方法，其特征在于，形成第三导电层的方法包括：在形成侧墙层后，在所述第一开口内形成第三导电材料层，所述第三导电材料层的表面高于第二介质层表面；平坦化所述第三导电材料层直至形成所述第三导电层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，形成第三导电材料层的工艺包括选择性金属沉积工艺，平坦化第三导电材料层的工艺包括化学机械研磨工艺。
12.如权利要求7所述的半导体结构的形成方法，其特征在于，形成侧墙层的方法包括：在形成第二导电层后，在第一开口内的侧壁面、第二导电层顶面、第二介质层表面形成侧墙材料膜；采用各向异性的刻蚀工艺刻蚀所述侧墙材料膜，直至去除第二导电层顶面和第二介质层表面的侧墙材料膜。
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