CN114649413A - 半导体结构及其形成方法 - Google Patents

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CN114649413A CN202011495793.0A CN202011495793A CN114649413A CN 114649413 A CN114649413 A CN 114649413A CN 202011495793 A CN202011495793 A CN 202011495793A CN 114649413 A CN114649413 A CN 114649413A
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Abstract

一种半导体结构及其形成方法，其中，方法包括：提供基底；在所述基底上形成若干相互分立的栅极结构；在所述基底内形成若干源漏结构，所述源漏结构还位于所述栅极结构两侧；在所述栅极结构的侧壁上形成第一侧墙，且所述第一侧墙的顶面低于或齐平于所述栅极结构顶面；在形成所述第一侧墙之后，在所述源漏结构表面形成第一导电结构，且所述第一导电结构的侧壁面与所述第一侧墙接触；采用选择性成膜工艺在所述第一侧墙顶面形成阻挡层；在形成所述阻挡层后，在所述栅极结构顶面和第一导电结构顶面形成第一介质层。从而，能够在实现刻蚀的自对准工艺的同时，提高所述半导体结构电学特性的稳定性，提高半导体结构的性能和可靠性。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的快速发展，促使集成电路中的半导体器件的尺寸不断地缩小，使整个集成电路的运作速度将因此而能有效地提升。随着元件的尺寸要求越来越小，相应的，所形成的与半导体器件连接的导电结构的尺寸越来越小。
然而，现有的半导体结构的性能和可靠性仍然有待改善。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以在实现刻蚀的自对准工艺的同时，提高所形成的半导体结构的性能和可靠性。
为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：基底；若干位于所述基底上且相互分立的栅极结构；若干位于所述栅极结构两侧的基底内的源漏结构；位于所述源漏结构表面的第一导电结构；位于所述栅极结构侧壁上的第一侧墙，所述第一侧墙的顶面低于或齐平于所述栅极结构顶面，且所述第一导电结构的侧壁面与所述第一侧墙接触；位于所述第一侧墙顶面的阻挡层；位于所述栅极结构顶面和第一导电结构顶面的第一介质层，所述第一介质层的材料与所述阻挡层的材料不同。
可选的，所述第一侧墙的材料包括氧化硅，且所述阻挡层的材料包括氧化物。
可选的，所述氧化物包括氧化铝、氧化锌、氧化钌或氧化钛。
可选的，所述第一侧墙的材料包括氮化硅，且所述阻挡层的材料包括氮化钛、铜、铝、镍、铂或钌。
可选的，所述第一介质层的材料包括碳化硅、碳氧化硅、碳氮化硅、氮化硅、氮碳氧化硅、氮碳硼化硅或金属化合物。
可选的，在垂直于所述基底表面的方向上，所述阻挡层的厚度范围为20埃至150埃。
可选的，还包括：位于所述栅极结构的部分侧壁上的栅侧墙，且所述第一侧墙位于所述栅侧墙顶面。
可选的，还包括：位于所述栅侧墙和第一导电结构的侧壁之间的刻蚀停止层，所述第一侧墙还位于所述刻蚀停止层顶面。
可选的，还包括：位于所述栅极结构顶面的第二导电结构，所述第二导电结构还位于所述第一介质层内。
可选的，还包括：位于所述阻挡层和第一介质层顶面的第三介质层，所述第二导电结构还位于所述第三介质层内。
可选的，还包括：位于所述第一导电结构顶面的第三导电结构，所述第三导电结构还位于所述第一介质层内。
可选的，还包括：位于所述阻挡层和第一介质层顶面的第三介质层，所述第三导电结构还位于所述第三介质层内。
本发明的技术方案还提供另一种半导体结构，包括：基底；若干位于所述基底上且相互分立的栅极结构；若干位于所述栅极结构两侧的基底内的源漏结构；位于所述源漏结构表面的第一导电结构；位于所述栅极结构侧壁上的第一侧墙，所述第一侧墙的顶面低于或齐平于所述栅极结构顶面，且所述第一导电结构的侧壁面与所述第一侧墙接触；位于所述栅极结构顶面和第一导电结构顶面的第一介质层；位于所述第一侧墙顶面的第二介质层，所述第二介质层的材料与所述第一介质层的材料不同。
可选的，还包括：位于所述栅极结构的部分侧壁上的栅侧墙，且所述第一侧墙位于所述栅侧墙顶面。
可选的，还包括：位于所述栅侧墙和第一导电结构的侧壁之间的刻蚀停止层，所述第一侧墙还位于所述刻蚀停止层顶面。
可选的，还包括：位于所述栅极结构顶面的第二导电结构，所述第二导电结构还位于所述第一介质层内。
可选的，还包括：位于所述第一介质层和第二介质层顶面的第三介质层，所述第二导电结构还位于所述第三介质层内。
可选的，还包括：位于所述第一导电结构顶面的第三导电结构，所述第三导电结构还位于所述第一介质层内。
可选的，还包括：位于所述第一介质层和第二介质层顶面的第三介质层，所述第三导电结构还位于所述第三介质层内。
相应的，本发明的技术方法还提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成若干相互分立的栅极结构；在所述基底内形成若干源漏结构，所述源漏结构还位于所述栅极结构两侧；在所述栅极结构的侧壁上形成第一侧墙，且所述第一侧墙的顶面低于或齐平于所述栅极结构顶面；在形成所述第一侧墙之后，在所述源漏结构表面形成第一导电结构，且所述第一导电结构的侧壁面与所述第一侧墙接触；采用选择性成膜工艺在所述第一侧墙顶面形成阻挡层；在形成所述阻挡层后，在所述栅极结构顶面和第一导电结构顶面形成第一介质层。
可选的，所述选择性成膜工艺包括选择性原子层沉积工艺，所述选择性原子层沉积工艺的参数还包括：温度为100摄氏度～300摄氏度；反应气体脉冲的响应时间是0.05秒～0.5秒；清除气体时间是20秒～60秒。
可选的，所述第一侧墙的材料包括氧化硅，且所述阻挡层的材料包括氧化物。
可选的，还包括：在形成所述第一介质层后，刻蚀第一介质层，直至暴露出栅极结构顶面，以在所述第一介质层内形成第二开口；在所述第二开口内形成第二导电结构；在形成所述第一介质层后，刻蚀第一介质层，直至暴露出第一导电结构顶面，以在第一介质层内形成第三开口；在所述第三开口内形成第三导电结构。
可选的，还包括：在刻蚀所述第一介质层之前，在所述阻挡层和第一介质层顶面形成第三介质层。
可选的，所述第一侧墙的材料包括氮化硅，且所述阻挡层的材料包括氮化钛、铜、铝、镍、铂或钌。
可选的，还包括：在形成第一介质层后，回刻蚀所述阻挡层，直至去除所述阻挡层；在去除所述阻挡层后，在所述第一侧墙顶面形成第二介质层。
可选的，还包括：在形成所述第二介质层后，刻蚀第一介质层，直至暴露出栅极结构顶面，以在所述第一介质层内形成第二开口；在所述第二开口内形成第二导电结构；在形成所述第二介质层后，刻蚀第一介质层，直至暴露出第一导电结构顶面，以在第一介质层内形成第三开口；在所述第三开口内形成第三导电结构。
可选的，还包括：在刻蚀所述第一介质层之前，在所述第一介质层和第二介质层顶面形成第三介质层。
可选的，还包括：在形成所述源漏结构之前形成初始栅侧墙，所述初始栅侧墙覆盖所述栅极结构的侧壁；在所述基底表面、若干源漏结构表面形成第四介质层；在形成所述第四介质层后，回刻蚀所述初始栅侧墙，形成栅侧墙，并且，在所述栅侧墙上形成侧墙开口，所述侧墙开口底部暴露出栅侧墙顶面，所述侧墙开口两侧的侧壁面分别暴露出第四介质层的侧壁面、以及栅极结构的侧壁面；在所述侧墙开口内形成第一侧墙，所述第四介质层还位于所述栅侧墙和第一侧墙的侧壁上。
可选的，还包括：在形成所述第四介质层的过程中，在所述源漏结构表面、以及初始栅侧墙的侧壁上形成初始刻蚀停止层；在刻蚀初始栅侧墙的同时，刻蚀所述初始刻蚀停止层，以形成刻蚀停止层，所述第一侧墙还位于所述刻蚀停止层顶面；在形成第一侧墙后，且在形成第一导电结构之前，去除源漏结构上的刻蚀停止层。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方法提供的半导体结构的形成方法中，由于采用选择性成膜工艺，在位于相邻的第一导电结构和栅极结构之间的第一侧墙顶面形成阻挡层，并且，在形成所述阻挡层后，在所述栅极结构顶面和第一导电结构顶面形成第一介质层，因此，所述阻挡层仅位于第一侧墙顶面，且所述阻挡层能够间隔位于栅极结构顶面的第一介质层、以及位于第一导电结构顶面的第一介质层。并且，由于分别形成阻挡层和第一介质层，因此，能够形成材料不同的阻挡层和第一介质层，即所述第一介质层的材料与所述阻挡层的材料不同。一方面，当所述阻挡层的材料为介电材料时，在后续刻蚀第一介质层时，能够对第一介质层和阻挡层具有不同的刻蚀速率，实现刻蚀的自对准工艺。另一方面，当所述阻挡层的材料为非介电材料时，能够在刻蚀阻挡层时，对阻挡层和第一介质层具有不同的刻蚀速率，以在去除阻挡层的同时保留第一介质层，因此，后续能够实现将阻挡层替换为与第一介质层材料不同的介电材料，并且，通过所述介电材料间隔位于栅极结构顶面的第一介质层、以及位于第一导电结构顶面的第一介质层，从而，在后续刻蚀第一介质层时，能够对第一介质层和所述介电材料具有不同的刻蚀速率，实现刻蚀的自对准工艺。在此基础上，由于所述半导体结构的形成方法中，在形成所述第一导电结构之后，没有刻蚀第一导电结构的过程，使得刻蚀工艺对所述第一导电结构产生的影响较小，从而，所述半导体结构中，各区域的第一导电结构之间的电学特性一致性较高，提高了所述半导体结构电学特性的稳定性，提高了半导体结构的性能和可靠性。综上，所述半导体结构能够在实现刻蚀的自对准工艺的同时，提高所述半导体结构电学特性的稳定性，提高半导体结构的性能和可靠性。
附图说明
图1至图3是一种半导体结构的形成方法各步骤的结构示意图；
图4至图14是本发明一实施例的半导体结构的形成方法各步骤的剖面结构示意图；
图15至图20是本发明另一实施例的半导体结构的形成方法各步骤的剖面结构示意图。
具体实施方式
如背景技术所述，现有的半导体结构的性能和可靠性仍然有待改善。
以下结合附图进行详细说明，半导体结构的性能和可靠性仍然有待改善的原因。
图1至图3是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供基底100，所述基底100包括衬底(未图示)、以及位于衬底上相互分立的若干鳍部结构(未图示)；在所述基底100表面形成第一介质层(未图示)，所述第一介质层覆盖所述鳍部结构的部分侧壁面。
请继续参考图1，在所述第一介质层表面形成第二介质层110，所述第二介质层110内具有若干横跨所述鳍部结构的栅极开口(未图示)，所述栅极开口暴露出所述鳍部结构的表面和部分侧壁面；在所述栅极开口内形成栅极结构120、位于栅极结构120顶面的栅保护结构130、以及位于栅极结构120侧壁面和栅保护结构130侧壁面的侧墙140。
请参考图2，在所述栅保护结构130顶面、侧墙140顶面和第二介质层110表面形成第一导电开口掩膜层(未图示)，所述第一导电开口掩膜层内具有若干第一导电掩膜开口(未图示)；以所述第一导电开口掩膜层为掩膜，刻蚀所述第二介质层110，直至暴露出所述基底100表面，形成第一导电开口(未图示)；在所述第一导电开口内形成初始导电结构150。
所述初始导电结构150的材料为钴，从而，通过钴的材料特性，后续形成的导电结构的寄生电阻较小。
请参考图3，回刻蚀所述初始导电结构150，形成第一导电结构151，并且，在所述第二介质层110内形成位于所述第一导电结构151上的导电保护结构开口(未图示)；在所述导电保护结构开口内形成导电保护结构160。
接着，在所述导电保护结构160表面、所述第二介质层110表面形成第二导电开口掩膜层(未图示)，所述第二导电开口掩膜层内具有若干第二导电掩膜开口(未图示)，所述第二导电掩膜开口暴露出部分导电保护结构160和侧墙140顶面；以所述第二导电开口掩膜层为掩膜，刻蚀部分所述导电保护结构160，直至暴露出所述第一导电结构151顶面，在所述导电保护结构160和第二介质层110内形成第二导电开口(未图示)；在所述第二导电开口内形成第二导电结构(未图示)，所述第二导电结构与所述第一导电结构151电连接的。
在上述实施例中，通过回刻蚀所述初始导电结构150形成导电保护结构开口，能够形成关键尺寸(CD)小于现有光刻工艺极限尺寸的导电保护结构160。在此基础上，由于形成的导电保护结构160的材料和侧墙140的材料不同，因此，通过对导电保护结构160的材料和侧墙140的材料不同的刻蚀速率，能够在形成第二导电开口的过程中，实现刻蚀的自对准工艺。
具体而言，在所述栅极结构120延伸方向的垂直方向上，所述第二导电掩膜开口的宽度大于所述第二导电开口的宽度(第二导电掩膜开口不仅暴露出导电保护结构160顶面，还暴露出部分侧墙140顶面)，以增大形成第二导电开口的刻蚀工艺的工艺窗口，降低光刻工艺的难度。与此同时，通过所述刻蚀的自对准工艺，能够形成关键尺寸小于所述第二导电掩膜开口的宽度的第二导电开口。
然而，在实现所述刻蚀的自对准工艺的同时，由于钴的化学稳定性较差，因此，当回刻蚀所述初始导电结构150时，刻蚀过程中的化学反应活泼，在初始导电结构150各处表面形成的刻蚀副产物的厚度等均一性较差，从而，对回刻蚀所述初始导电结构150的刻蚀工艺的控制难度较大，导致形成的半导体结构中，各个区域的导电结构151之间的一致性较差，例如，各区域的导电结构151表面粗糙度不一致、各个区域的导电结构151的高度H(如图3所示)不一致等，造成半导体结构中，各区域的导电结构151之间的电学特性一致性差，使得半导体结构的电学特性不稳定，进而，半导体结构的性能和可靠性较差。
为解决所述技术问题，本发明实施例提供了一种半导体结构及其形成方法，通过仅在第一侧墙顶面形成阻挡层，能够间隔位于栅极结构顶面的第一介质层、以及位于第一导电结构顶面的第一介质层，从而，能够在实现刻蚀的自对准工艺的同时，提高所述半导体结构电学特性的稳定性，提高半导体结构的性能和可靠性。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图14是本发明一实施例的半导体结构的形成方法各步骤的剖面结构示意图。
请参考图4，提供基底。
在本实施例中，所述基底包括衬底200、以及位于衬底200上相互分立的若干鳍部结构201。
所述衬底200的材料包括半导体材料。
在本实施例中，所述衬底200的材料为硅。
在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)等。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP等。
在其他实施例中，所述鳍部结构包括：沿垂直于衬底表面方向的排布的若干层鳍部牺牲层，以及位于相邻鳍部牺牲层之间的纳米片。
接着，在所述基底上形成若干相互分立的栅极结构，并且，在所述基底内形成若干源漏结构，所述源漏结构还位于所述栅极结构两侧。形成所述栅极结构和源漏结构的具体过程请参考图5至图6。
请参考图5，在所述基底表面形成若干相互分立的伪栅结构209；在所述伪栅结构209的侧壁面形成初始栅侧墙210。
在本实施例中，所述伪栅结构209的材料包括多晶硅。
在后续形成栅极结构的过程中，本实施例中的伪栅结构209用于定义栅极结构的图形。
在其他实施例中，直接将伪栅结构作为栅极结构。
在本实施例中，所述伪栅结构209的形成方法包括：在所述基底上形成覆盖所述鳍部结构201表面的伪栅材料膜(未图示)；图形化所述伪栅材料膜，直至暴露出基底表面，以在所述基底上形成若干相互分立的所述伪栅结构209，所述伪栅结构209横跨所述鳍部结构201，并且，所述伪栅结构209顶部表面高于所述鳍部结构201顶部表面。
所述伪栅材料膜的形成工艺包括：外延生长工艺或沉积工艺等，所述沉积工艺例如是化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺等。
在本实施例中，一方面，后续在形成源漏结构的过程中，所述初始栅侧墙210用于定义源漏结构的形成位置。另一方面，所述初始栅侧墙210为后续形成栅侧墙提供材料。
在本实施例中，所述初始栅侧墙210的形成方法包括：在所述基底表面和所述伪栅结构209表面沉积侧墙材料膜(未图示)；采用各向异性的刻蚀工艺，回刻蚀所述侧墙材料膜，直至去除所述基底表面和所述伪栅结构209顶面的侧墙材料膜，在所述伪栅结构209的侧壁上形成初始栅侧墙210。
在本实施例中，所述初始栅侧墙210的材料包括多种低K介质材料(K小于3.9)的组合。所述低K介质材料包括SiOC、SiOCN和SiBCN等。
同样的，后续形成的栅侧墙的材料包括多种低K介质材料的组合。所述低K介质材料包括SiOC、SiOCN和SiBCN等。
在其他实施例中，所述初始栅侧墙的材料包括一种低K介质材料。
同样的，后续形成的栅侧墙的材料包括一种低K介质材料。
在本实施例中，所述初始栅侧墙210包括沿垂直于所述伪栅结构209侧壁面的方向排布的多层子侧墙(未图示)，每层子侧墙的材料包括一种低K介质材料。
在其他实施例中，在垂直于所述伪栅结构侧壁面的方向上，所述初始栅侧墙为单层结构。
在本实施例中，在形成所述伪栅材料膜之前，在所述衬底表面形成衬底隔离介质层(未图示)，所述衬底隔离介质层还覆盖部分所述鳍部结构201的侧壁面，从而，通过所述衬底隔离介质层能够使相邻鳍部结构201之间、以及半导体器件与衬底200之间电绝缘。
请继续参考图5，在形成初始栅侧墙210之后，在所述基底内形成若干源漏结构202。
具体而言，形成若干所述源漏结构202的方法包括：在形成初始栅侧墙210之后，在所述伪栅结构209两侧的鳍部结构201内形成源漏开口(未图示)；采用外延生长工艺在所述源漏开口内形成源漏结构202。
请参考图6，在形成所述源漏结构202之后，且在后续形成栅侧墙之前，在所述基底表面、若干源漏结构202表面形成第四介质层220。
在本实施例中，所述第四介质层220还位于所述初始栅侧墙210的侧壁上。
所述第四介质层220为后续形成栅极结构、第一导电结构以及第一侧墙提供支撑。
在本实施例中，所述第四介质层220的材料为氧化硅。
在其他实施例中，所述第四介质层的材料包括SiOCH、SiOH和SiCN中的至少一种。
在本实施例中，形成所述第四介质层220的方法包括：在所述伪栅结构209和基底表面形成第四介质材料层(未图示)，所述第四介质材料层表面高于伪栅结构209顶面；平坦化所述第四介质材料层，直至暴露出所述伪栅结构209顶面。
所述第四介质材料层的形成工艺包括：旋涂工艺或沉积工艺等，所述沉积工艺例如是化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺等。
平坦化所述第四介质材料层的工艺包括：回刻蚀工艺或是化学机械研磨工艺等。
在本实施例中，在形成所述第四介质层220的过程中，还在所述基底表面、源漏结构202表面、以及初始栅侧墙210的侧壁上形成初始刻蚀停止层221。
具体而言，形成所述初始刻蚀停止层221的方法包括：在形成所述第四介质材料层之前，在所述基底表面、源漏结构202表面、初始栅侧墙210表面、以及伪栅结构209表面形成刻蚀停止层材料膜(未图示)；在平坦化所述第四介质材料层的过程中，还对刻蚀停止层材料膜进行平坦化，直至暴露出所述伪栅结构209顶面和初始栅侧墙210顶面，以形成初始刻蚀停止层221。
一方面，通过所述初始刻蚀停止层221，能够在后续形成第一开口的刻蚀过程中，保护所述初始栅侧墙210和源漏结构202，从而，减少了所述刻蚀过程对所述初始栅侧墙210和源漏结构202表面造成的损伤，提高了半导体结构的性能。另一方面，所述初始刻蚀停止层221为后续形成刻蚀停止层提供了材料。
在本实施例中，所述初始刻蚀停止层221的材料包括氮化硅。相应的，所述刻蚀停止层的材料包括氧化硅。
请继续参考图6，在形成所述第四介质层220和初始刻蚀停止层221之后，去除所述伪栅结构209，在所述第四介质层220内形成若干栅极开口(未图示)；在所述栅极开口内填充栅极结构的材料，以在所述基底上形成若干位于所述第四介质层220内的栅极结构211。
所述栅极结构211横跨所述鳍部结构201，述初始栅侧墙210覆盖所述栅极结构211的侧壁，所述源漏结构202位于所述栅极结构211两侧的基底内。
同样的，在本实施例中，所述多层子侧墙沿垂直于所述栅极结构211侧壁面的方向排布。在其他实施例中，在垂直于所述栅极结构侧壁面的方向上，所述初始栅侧墙为单层结构。
在本实施例中，形成所述栅极结构211的方法包括：在所述第四介质层220表面和栅极开口内壁面形成栅介质材料层(未图示)；在所述栅介质材料层表面形成功函数材料层(未图示)；在所述功函数材料层表面形成栅电极材料层(未图示)，所述栅电极材料层填充满所述栅极开口；平坦化所述栅电极材料层、功函数材料层以及栅介质材料层，直至暴露出所述第四介质层220表面，形成所述栅极结构211。
在本实施例中，所述栅极结构211包括：位于所述栅极开口内壁面的栅介质层(未图示)、位于所述栅介质层表面的功函数层(未图示)、以及位于所述功函数层表面的栅电极层(未图示)。
所述栅介质层的材料包括高K介质材料(K大于3.9)。所述高K介质材料包括：二氧化铪、氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝等。
所述栅电极层的材料包括金属材料，例如：钨、铜、铝、钛和钽中的一种或者几种组合。
所述功函数层的材料包括氮化钛、氮化钽或钛铝。
请参考图7，在形成所述栅极结构211后，回刻蚀所述初始栅侧墙210，形成栅侧墙211，并且，在所述栅侧墙212上形成侧墙开口213，所述侧墙开口213底部暴露出栅侧墙212顶面，所述侧墙开口213两侧的侧壁面分别暴露出第四介质层220的侧壁面、以及栅极结构211的侧壁面。
所述侧墙开口213为后续形成第一侧墙提供空间。
在本实施例中，回刻蚀所述初始栅侧墙210的工艺包括干法刻蚀工艺或湿法刻蚀工艺。
在本实施例中，在刻蚀初始栅侧墙211的同时，刻蚀所述初始刻蚀停止层221，以形成刻蚀停止层222，所述侧墙开口213底部还暴露出所述刻蚀停止层222顶面。
通过回刻蚀所述初始栅侧墙210以及初始刻蚀停止层221，形成侧墙开口213，能够使后续在侧墙开口213内形成的第一侧墙同时与后续形成的第一导电结构侧壁以及栅极结构211侧壁接触，即，在后续形成阻挡层前，第一导电结构与栅极结构211顶面通过第一侧墙的顶面间隔，从而，后续能够在采用选择性成膜工艺形成仅位于第一侧墙顶面的阻挡层后，通过所述阻挡层间隔在第一导电结构顶面以及栅极结构211顶面形成的第一介质层。
请参考图8，在所述栅极结构211的侧壁上形成第一侧墙214，所述第一侧墙214的顶面齐平于所述栅极结构211顶面。
在其他实施例中，所述第一侧墙的顶面低于所述栅极结构顶面。
具体而言，在本实施例中，所述栅侧墙212位于所述栅极结构211的部分侧壁上，且所述第一侧墙214位于所述栅侧墙212顶面。
不仅如此，所述第一侧墙214还位于所述刻蚀停止层222顶面，并且，所述第四介质层220还位于所述栅侧墙212和第一侧墙214的侧壁上。
具体而言，在本实施例中，形成所述第一侧墙214的方法包括：在所述侧墙开口213内、所述栅极结构211顶面、以及所述第四介质层220表面形成第一侧墙材料层(未图示)，所述第一侧墙材料层为形成第一侧墙214提供材料，所述第一侧墙材料层填充满所述侧墙开口213；平坦化所述第一侧墙材料层，直至暴露出所述栅极结构211顶面，从而，在所述侧墙开口213内填充第一侧墙214的材料，形成第一侧墙214。
在本实施例中，形成所述第一侧墙材料层的工艺包括旋涂工艺或沉积工艺等，所述沉积工艺例如是化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺等。
在本实施例中，平坦化所述第一侧墙材料层的工艺包括干法刻蚀工艺、湿法刻蚀工艺或是化学机械研磨工艺。
在本实施例中，所述第一侧墙214的材料包括氧化硅。
接着，在形成所述第一侧墙214之后，在所述源漏结构202表面形成第一导电结构，且所述第一导电结构的侧壁面与所述第一侧墙214接触。具体形成所述第一导电结构的过程请参考图9至图10。
请参考图9，在形成所述第一侧墙214之后，且在后续形成阻挡层之前，刻蚀所述第四介质层220，直至在相邻的第一侧墙214之间、以及相邻的栅侧墙212之间形成第一开口232，所述第一开口232底部暴露出所述源漏结构202表面。
所述第一开口232为后续形成第一导电结构提供空间。
具体而言，在本实施例中，形成所述第一开口232的方法包括：在所述第一侧墙214和栅极结构211顶面形成第一开口掩膜层231，所述第一开口掩膜层231表面暴露出所述源漏结构202上的第四介质层220表面；以所述第一开口掩膜层231为掩膜，刻蚀所述第四介质层220，直至暴露出所述源漏结构202表面，形成所述第一开口232。
在本实施例中，在形成第一侧墙214后，且在后续形成第一导电结构之前，去除源漏结构202上的刻蚀停止层222。
具体而言，在刻蚀所述第四介质层220的过程中，还以所述第一开口掩膜层231为掩膜，对所述源漏结构202上的刻蚀停止层222进行刻蚀，以暴露出所述源漏结构202表面。
请参考图10，在所述源漏结构202表面形成第一导电结构230，且所述第一导电结构230的侧壁面与所述第一侧墙214接触。
具体而言，在形成所述第一开口232之后，在所述第一开口232内填充第一导电结构230的材料，形成所述第一导电结构230。
形成所述第一导电结构230的方法包括：在所述第一开口232内、所述第一侧墙214上、所述栅极结构211上形成第一导电结构材料层，所述第一导电结构材料层填充满所述第一开口232；平坦化所述第一导电结构材料层，直至暴露出所述栅极结构211表面和第一侧墙214表面，形成所述第一导电结构230。
形成所述第一导电结构材料层的工艺包括：沉积工艺、电镀工艺或金属化学镀工艺等，所述沉积工艺例如是物理气相沉积工艺或化学气相沉积工艺等，所述金属化学镀工艺例如是选择性金属化学镀工艺等。
平坦化所述第一导电结构材料的工艺包括：干法刻蚀工艺、湿法刻蚀工艺或是化学机械研磨工艺等。
在本实施例中，所述第一导电结构230的材料包括钴、钨或钌。
在本实施例中，所述第一开口掩膜层231在平坦化所述第一导电结构材料层的过程中，同时被去除。从而，在平坦化所述第一导电结构材料层的过程中，能够通过所述第一开口掩膜层231保护所述第一侧墙214顶面和栅极结构211的顶面，减少所述平坦化的过程对所述第一侧墙214表面和栅极结构211表面的损伤。一方面，后续能够通过第一侧墙214形成质量更好、缺陷更少的阻挡层，另一方面，也减少了对半导体结构性能的影响。
在其他实施例中，在填充所述第一导电结构的材料之前，去除所述第一开口掩膜层。
请参考图11，采用选择性成膜工艺在所述第一侧墙214顶面形成阻挡层240。
形成所述阻挡层240的所述选择性成膜工艺包括选择性原子层沉积工艺。
通过所述选择性原子层沉积工艺，能够在材料为氧化硅的第一侧墙214顶面选择性成膜，形成材料为氧化物的阻挡层240，即，所述阻挡层240的材料包括氧化物。
在本实施例中，所述阻挡层240的材料为氧化铝。
在其他实施例中，所述阻挡层的材料包括氧化锌、氧化钌或氧化钛。
在本实施例中，所述选择性原子层沉积工艺采用的反应气体包括：含有铝元素的气体。例如，气态的AlCl3和Al(Ch3)3等。
在本实施例中，所述选择性原子层沉积工艺的参数还包括：温度为100摄氏度～200摄氏度；反应气体脉冲的响应时间是0.05秒～0.5秒；清除气体时间(purge time)是20秒～40秒。
从而，通过对所述选择性原子层沉积工艺的参数的控制，能够控制所述阻挡层240的厚度范围，以使所述阻挡层240的厚度范围在20埃至150埃。
具体而言，在垂直于所述基底表面的方向上，所述阻挡层240的厚度范围为20埃至150埃。
所述阻挡层240的厚度过薄，后续形成为第二导电结构提供空间的第二开口的刻蚀过程中，或后续形成为第三导电结构提供空间的第三开口刻蚀过程中，阻挡层240更容易被损耗，导致刻蚀的自对准工艺的图形精度低，或第二开口和第三开口没有被间隔开，容易造成第二导电结构和第三导电结构之间短路，影响了半导体结构的可靠性。所述阻挡层240的厚度过厚，则增加了第二开口或第三开口的深高比，不利于后续在第二开口或第三开口内填材料，导致形成的第二导电结构或第三导电结构内容易出现空洞等缺陷，对半导体结构的性能造成影响。因此，选择合适的阻挡层240的厚度，即当阻挡层240的厚度范围为20埃至150埃时，一方面，能够在实现刻蚀的自对准的同时，提高图形精度，并提高半导体结构的可靠性，另一方面，有利于后续材料的填充，以形成质量更好的第二导电结构和第三导电结构，从而，提高了半导体结构的性能。
请参考图12，在形成所述阻挡层240后，在所述栅极结构211顶面和第一导电结构230顶面形成第一介质层250。
在本实施例中，由于采用选择性成膜工艺，在位于相邻的第一导电结构230和栅极结构211之间的第一侧墙214顶面形成阻挡层240，并且，在形成所述阻挡层240后，在所述栅极结构211顶面和第一导电结构230顶面形成第一介质层250，因此，所述阻挡层240仅位于第一侧墙214顶面，且所述阻挡层240能够间隔位于栅极结构211顶面的第一介质层250、以及位于第一导电结构230顶面的第一介质层250。并且，由于分别形成阻挡层240和第一介质层250，因此，能够形成材料不同的阻挡层240和第一介质层250，即所述第一介质层250的材料与所述阻挡层240的材料不同。从而，在后续刻蚀第一介质层250时，能够对第一介质层250和阻挡层240具有不同的刻蚀速率，实现刻蚀的自对准工艺。在此基础上，由于所述半导体结构的形成方法中，在形成所述第一导电结构230之后，没有刻蚀第一导电结构230的过程，使得刻蚀工艺对所述第一导电结构230产生的影响较小，从而，所述半导体结构中，各区域的第一导电结构230之间的电学特性一致性较高，提高了所述半导体结构电学特性的稳定性，提高了半导体结构的性能和可靠性。综上，所述半导体结构能够在实现刻蚀的自对准工艺的同时，提高所述半导体结构电学特性的稳定性，提高半导体结构的性能和可靠性。
在本实施例中，所述第一介质层250的材料包括碳化硅、碳氧化硅、碳氮化硅、氮化硅、氮碳氧化硅或氮碳硼化硅。
在其他实施例中，所述第一介质层的材料包括金属化合物。所述金属化合物例如是氮化铝或是氧化钛等。
在本实施例中，形成所述第一介质层250的方法包括：在所述栅极结构211顶面、第一导电结构230顶面和阻挡层240表面形成第一介质材料层(未图示)；平坦化所述第一介质材料层，直至暴露出所述阻挡层240顶面。
在本实施例中，形成所述第一介质材料层的工艺包括物理气相沉积工艺、化学气相沉积工艺或是原子层沉积工艺等。在其他实施例中，形成所述第一介质材料层的工艺包括流动性化学气相沉积工艺，以及在所述流动性化学气相沉积工艺之后的退火工艺。
在本实施例中，平坦化所述第一介质材料层的工艺包括化学机械研磨工艺。在其他实施例中，平坦化所述第一介质材料层的工艺包括干法刻蚀工艺或湿法刻蚀工艺。
请参考图13，在形成所述第一介质层250后，刻蚀第一介质层250，直至暴露出栅极结构211顶面，以在所述第一介质层250内形成第二开口251。
所述第二开口251为后续形成第二导电结构提供空间。
在本实施例中，在形成所述第二开口251之前，在所述阻挡层240和第一介质层250顶面形成第三介质层270。
具体而言，形成所述第二开口251的方法包括：在所述第三介质层270表面形成第二开口掩膜层(未图示)，所述第二开口掩膜层暴露出部分栅极结构211上的第三介质层270表面；以所述第二开口掩膜层和所述阻挡层240为掩膜，刻蚀所述第三介质层270、以及第一介质层250，直至暴露出所述栅极结构211顶面，形成第二开口251。
刻蚀所述第三介质层270和第一介质层250的工艺包括干法刻蚀工艺或是湿法刻蚀工艺。
在本实施例中，在形成所述第一介质层250后，还刻蚀第一介质层250，直至暴露出第一导电结构230顶面，以在第一介质层250内形成第三开口252。
所述第三开口252为后续形成第三导电结构提供空间。
同样的，在本实施例中，在形成所述第三开口252之前，形成所述第三介质层270。
具体而言，形成所述第三开口252的方法包括：在所述第三介质层270表面形成第三开口掩膜层(未图示)，所述第三开口掩膜层暴露出部分第一导电结构230上的第三介质层270表面；以所述第三开口掩膜层和所述阻挡层240为掩膜，刻蚀所述第三介质层270、以及第一介质层250，直至暴露出所述第一导电结构230顶面，形成第三开口252。
在本实施例中，在刻蚀所述第一介质层250的工艺中，即，在形成第二开口251和第三开口252的过程中，对所述第一介质层250和阻挡层240的刻蚀选择比范围在8:1以上。从而，通过较大的刻蚀选择比，能够在刻蚀第一介质层250的同时，减少对阻挡层240的损耗，更好的实现刻蚀工艺的自对准。
需要说明的是，为了减少刻蚀第二开口251和第三开口252时的刻蚀负载(loadingeffect)，所述第二开口251和第三开口252分别形成。
在其他实施例中，同时形成第二开口和第三开口。
在其他实施例中，不形成所述第三介质层。
请参考图14，在所述第二开口251内形成第二导电结构262；在所述第三开口252内形成第三导电结构263。
在本实施例中，所述第二导电结构262的材料包括钴、钨或钌。
在本实施例中，所述第三导电结构263的材料包括钴、钨或钌。
具体而言，形成所述第二导电结构262和第三导电结构263的方法包括：在所述第二开口251内、第三开口252内以及第三介质层270表面，形成导电结构材料层(未图示)；平坦化所述导电结构材料层，直至暴露出所述第三介质层270表面，以在所述第二开口251内形成第二导电结构262，在所述第三开口252内形成第三导电结构263。
相应的，本发明一实施例还提供一种上述形成方法所形成的半导体结构，请继续参考图14，包括：基底；若干位于所述基底上且相互分立的栅极结构211；若干位于所述栅极结构211两侧的基底内的源漏结构202；位于所述源漏结构202表面的第一导电结构230；位于所述栅极结构211侧壁上的第一侧墙214，所述第一侧墙214的顶面低于或齐平于所述栅极结构211顶面，且所述第一导电结构230的侧壁面与所述第一侧墙214接触；位于所述第一侧墙214顶面的阻挡层240；位于所述栅极结构211顶面和第一导电结构230顶面的第一介质层250，所述第一介质层250的材料与所述阻挡层240的材料不同。
在本实施例中，所述基底包括衬底200、以及位于衬底200上相互分立的若干鳍部结构201，所述栅极结构211横跨所述鳍部结构201。
所述衬底200的材料包括半导体材料。
在本实施例中，所述衬底200的材料为硅。
在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)等。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP等。
在其他实施例中，所述鳍部结构包括：沿垂直于衬底表面方向的排布的若干层鳍部牺牲层，以及位于相邻鳍部牺牲层之间的纳米片。
在本实施例中，所述栅极结构211包括：位于所述栅极开口内壁面的栅介质层(未图示)、位于所述栅介质层表面的功函数层(未图示)、以及位于所述功函数层表面的栅电极层(未图示)。
所述栅介质层的材料包括高K介质材料(K大于3.9)。所述高K介质材料包括：二氧化铪、氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝等。
所述栅电极层的材料包括金属材料，例如：钨、铜、铝、钛和钽中的一种或者几种组合。
所述功函数层的材料包括氮化钛、氮化钽或钛铝。
在其他实施例中，所述栅极结构的材料包括多晶硅。
在本实施例中，所述第一介质层250的材料包括碳化硅、碳氧化硅、碳氮化硅、氮化硅、氮碳氧化硅或氮碳硼化硅。
在其他实施例中，所述第一介质层的材料包括金属化合物。所述金属化合物例如是氮化铝或是氧化钛等。
在本实施例中，所述第一侧墙214的材料包括氧化硅，且所述阻挡层240的材料包括氧化物。
在本实施例中，所述阻挡层240的材料为氧化铝。
在其他实施例中，所述阻挡层的材料包括氧化锌、氧化钌或氧化钛。
在又一实施例中，所述第一侧墙的材料包括氮化硅，且所述阻挡层的材料包括氮化钛、铜、铝、镍、铂或钌。
在本实施例中，在垂直于所述基底表面的方向上，所述阻挡层240的厚度范围为20埃至150埃。
在本实施例中，所述半导体结构还包括：位于所述栅极结构211的部分侧壁上的栅侧墙212，且所述第一侧墙214位于所述栅侧墙212顶面。
在本实施例中，栅侧墙212的材料包括多种低K介质材料的组合。所述低K介质材料包括SiOC、SiOCN和SiBCN等。
在本实施例中，所述栅侧墙212包括沿垂直于所述栅极结构211侧壁面的方向排布的多层子侧墙(未图示)，每层子侧墙的材料包括一种低K介质材料。在其他实施例中，在垂直于所述栅极结构侧壁面的方向上，所述栅侧墙为单层结构。
在本实施例中，所述半导体结构还包括：位于所述栅侧墙212和第一导电结构230的侧壁之间的刻蚀停止层222，所述第一侧墙214还位于所述刻蚀停止层222顶面。
在本实施例中，所述刻蚀停止层222的材料包括氧化硅。
在本实施例中，所述半导体结构还包括：位于所述栅极结构211顶面的第二导电结构262，所述第二导电结构262还位于所述第一介质层250内；位于所述第一导电结构230顶面的第三导电结构263，所述第三导电结构263还位于所述第一介质层250内；位于所述阻挡层240和第一介质层250顶面的第三介质层270，所述第二导电结构262还位于所述第三介质层270内，并且所述第三导电结构263也位于所述第三介质层270内。
在本实施例中，所述第一导电结构230的材料包括钴、钨或钌。所述第二导电结构262的材料包括钴、钨或钌。所述第三导电结构263的材料包括钴、钨或钌。
图15至图20是本发明另一实施例的半导体结构的形成方法各步骤的剖面结构示意图，本实施例与图4至图14所示实施例的主要区别在于，所形成的第一侧墙的材料的不同，相应的，所形成的阻挡层的材料也不同。
请在图7的基础上继续参考图15，在所述栅极结构211的侧壁上形成第一侧墙314，所述第一侧墙314的顶面齐平于所述栅极结构211顶面。
在其他实施例中，所述第一侧墙的顶面低于所述栅极结构顶面。
具体而言，在本实施例中，所述栅侧墙212位于所述栅极结构211的部分侧壁上，且所述第一侧墙314位于所述栅侧墙212顶面。
不仅如此，所述第一侧墙314还位于所述刻蚀停止层222顶面，并且，所述第四介质层220还位于所述栅侧墙212和第一侧墙314的侧壁上。
在本实施例中，所述第一侧墙314的材料包括氮化硅。
具体形成所述第一侧墙314的方法与图4至图14所示实施例中形成第一侧墙214的方法相同，在此不再赘述。
在本实施例中，在形成所述第一侧墙314之后，在所述源漏结构202表面形成第一导电结构330，且所述第一导电结构330的侧壁面与所述第一侧墙314接触。
具体形成所述第一导电结构330的方法与图4至图14所示实施例中形成第一导电结构230的方法相同，在此不再赘述。
在本实施例中，所述第一导电结构330的材料包括钴、钨或钌。
请参考图16，采用选择性成膜工艺在所述第一侧墙314顶面形成阻挡层340。
形成所述阻挡层340的所述选择性成膜工艺包括选择性原子层沉积工艺。
通过所述选择性原子层沉积工艺，能够在材料为氮化硅的第一侧墙314顶面选择性成膜形成阻挡层340。
在本实施例中，所述阻挡层340的材料包括氮化钛。
在其他实施例中，所述阻挡层的材料还包括铜、铝、镍、铂或钌。
在本实施例中，所述选择性原子层沉积工艺采用的反应气体包括含有钛元素的气体，例如TiCl4等。
具体而言，所述选择性原子层沉积工艺的参数还包括：温度为150摄氏度～300摄氏度；反应气体脉冲的响应时间是0.05秒～0.5秒；清除气体时间(purge time)是40秒～60秒。
从而，通过对所述选择性原子层沉积工艺的参数的控制，能够控制所述阻挡层340的厚度范围，以使所述阻挡层240的厚度范围在20埃至150埃。
具体而言，在垂直于所述基底表面的方向上，所述阻挡层340的厚度范围为20埃至150埃。
选择所述阻挡层340的厚度范围的理由，与图4至图14所示实施例中选择阻挡层240的厚度范围的理由相同，在此不再赘述。
请参考图17，在形成所述阻挡层340后，在所述栅极结构211顶面和第一导电结构330顶面形成第一介质层350。
在本实施例中，由于采用选择性成膜工艺，在位于相邻的第一导电结构330和栅极结构211之间的第一侧墙314顶面形成阻挡层340，并且，在形成所述阻挡层340后，在所述栅极结构211顶面和第一导电结构330顶面形成第一介质层350，因此，所述阻挡层340仅位于第一侧墙314顶面，且所述阻挡层340能够间隔位于栅极结构211顶面的第一介质层350、以及位于第一导电结构330顶面的第一介质层350。并且，由于分别形成阻挡层340和第一介质层350，因此，能够形成材料不同的阻挡层340和第一介质层350，即所述第一介质层350的材料与所述阻挡层340的材料不同。
在本实施例中，所述阻挡层340的材料为非介电材料。由于后续能够在刻蚀阻挡层340时，对阻挡层340和第一介质层350具有不同的刻蚀速率，以在去除阻挡层340的同时保留第一介质层350，因此，后续能够实现将阻挡层340替换为与第一介质层350材料不同的介电材料(第二介质层)，并且，通过所述介电材料间隔位于栅极结构211顶面的第一介质层350、以及位于第一导电结构330顶面的第一介质层350，从而，在后续刻蚀第一介质层350时，能够对第一介质层350和所述介电材料(第二介质层)具有不同的刻蚀速率，实现刻蚀的自对准工艺。
在此基础上，由于所述半导体结构的形成方法中，在形成所述第一导电结构330之后，没有刻蚀第一导电结构330的过程，使得刻蚀工艺对所述第一导电结构330产生的影响较小，从而，所述半导体结构中，各区域的第一导电结构330之间的电学特性一致性较高，提高了所述半导体结构电学特性的稳定性，提高了半导体结构的性能和可靠性。综上，所述半导体结构能够在实现刻蚀的自对准工艺的同时，提高所述半导体结构电学特性的稳定性，提高半导体结构的性能和可靠性。
在本实施例中，所述第一介质层350的材料包括碳化硅、碳氧化硅、碳氮化硅、氮化硅、氮碳氧化硅或氮碳硼化硅。
在其他实施例中，所述第一介质层的材料包括金属化合物。所述金属化合物例如是氮化铝或是氧化钛等。
具体形成所述第一介质层350的方法与图4至图14所示实施例中形成第一介质层250的方法相同，在此不再赘述。
请参考图18，在形成第一介质层350后，回刻蚀所述阻挡层340，直至去除所述阻挡层340；在去除所述阻挡层340后，在所述第一侧墙314顶面形成第二介质层380。
因此，实现了将非介电材料的阻挡层340替换为介电材料的第二介质层380。从而，能够使后续形成的第二导电结构和第三导电结构之间电绝缘。
在本实施例中，回刻蚀所述阻挡层340的工艺包括干法刻蚀工艺或是湿法刻蚀工艺。
在本实施例中，在回刻蚀所述阻挡层340的过程中，对所述阻挡层340和所述第一介质层350的刻蚀选择比在5:1以上。从而，通过较大的刻蚀选择比，能够在刻蚀阻挡层340的同时，减少对第一介质层350的损耗，以在后续形成形貌更好的第二介质层。进而，一方面，减少所述回刻蚀对半导体结构的性能的影响，另一方面，在后续能够更好的实现刻蚀工艺的自对准。
请参考图19，在形成所述第二介质层380后，刻蚀第一介质层350，直至暴露出栅极结构211顶面，以在所述第一介质层350内形成第二开口351。
所述第二开口351为后续形成第二导电结构提供空间。
在本实施例中，在形成所述第二开口351之前，在所述第二介质层380和第一介质层350顶面形成第三介质层370。
具体而言，形成所述第二开口351的方法包括：在所述第三介质层370表面形成第二开口掩膜层(未图示)，所述第二开口掩膜层暴露出部分栅极结构211上的第三介质层370表面；以所述第二开口掩膜层和所述第二介质层380为掩膜，刻蚀所述第三介质层370、以及第一介质层350，直至暴露出所述栅极结构211顶面，形成第二开口351。
刻蚀所述第三介质层370和第一介质层350的工艺包括干法刻蚀工艺或是湿法刻蚀工艺。
在本实施例中，在形成所述第一介质层350后，还刻蚀第一介质层350，直至暴露出第一导电结构330顶面，以在第一介质层350内形成第三开口352。
所述第三开口352为后续形成第三导电结构提供空间。
同样的，在本实施例中，在形成所述第三开口352之前，形成所述第三介质层370。
具体而言，形成所述第三开口352的方法包括：在所述第三介质层370表面形成第三开口掩膜层(未图示)，所述第三开口掩膜层暴露出部分第一导电结构330上的第三介质层370表面；以所述第三开口掩膜层和所述第二介质层380为掩膜，刻蚀所述第三介质层370、以及第一介质层350，直至暴露出所述第一导电结构330顶面，形成第三开口352。
在本实施例中，在刻蚀所述第一介质层350的工艺中，即，在形成第二开口351和第三开口352的过程中，对所述第一介质层350和第二介质层380的刻蚀选择比范围在5:1上。从而，通过较大的刻蚀选择比，能够在刻蚀第一介质层350的同时，减少对第二介质层380的损耗，更好的实现刻蚀工艺的自对准。
需要说明的是，为了减少刻蚀第二开口351和第三开口352时的刻蚀负载(loadingeffect)，所述第二开口351和第三开口352分别形成。
在其他实施例中，同时形成第二开口和第三开口。
在其他实施例中，不形成所述第三介质层。
请参考图20，在所述第二开口351内形成第二导电结构362；在所述第三开口352内形成第三导电结构363。
在本实施例中，所述第二导电结构362的材料包括钴、钨或钌。
在本实施例中，所述第三导电结构363的材料包括钴、钨或钌。
具体而言，形成所述第二导电结构362和第三导电结构363的方法包括：在所述第二开口351内、第三开口352内以及第三介质层270表面，形成导电结构材料层(未图示)；平坦化所述导电结构材料层，直至暴露出所述第三介质层370表面，以在所述第二开口351内形成第二导电结构362，在所述第三开口352内形成第三导电结构363。
相应的，本发明另一实施例还提供一种上述形成方法所形成的半导体结构，请继续参考图20，包括：基底；若干位于所述基底上且相互分立的栅极结构211；若干位于所述栅极结构211两侧的基底内的源漏结构202；位于所述源漏结构202表面的第一导电结构330；位于所述栅极结构211侧壁上的第一侧墙314，所述第一侧墙314的顶面低于或齐平于所述栅极结构211顶面，且所述第一导电结构330的侧壁面与所述第一侧墙314接触；位于所述栅极结构211顶面和第一导电结构330顶面的第一介质层350；位于所述第一侧墙314顶面的第二介质层380，所述第二介质层380的材料与所述第一介质层350的材料不同。
在本实施例中，所述基底包括衬底200、以及位于衬底200上相互分立的若干鳍部结构201，所述栅极结构211横跨所述鳍部结构201。
所述衬底200的材料包括半导体材料。
在本实施例中，所述衬底200的材料为硅。
在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)等。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP等。
在其他实施例中，所述鳍部结构包括：沿垂直于衬底表面方向的排布的若干层鳍部牺牲层，以及位于相邻鳍部牺牲层之间的纳米片。
在本实施例中，所述第一侧墙314的材料包括氮化硅。
在本实施例中，所述栅极结构211包括：位于所述栅极开口内壁面的栅介质层(未图示)、位于所述栅介质层表面的功函数层(未图示)、以及位于所述功函数层表面的栅电极层(未图示)。
所述栅介质层的材料包括高K介质材料(K大于3.9)。所述高K介质材料包括：二氧化铪、氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝等。
所述栅电极层的材料包括金属材料，例如：钨、铜、铝、钛和钽中的一种或者几种组合。
所述功函数层的材料包括氮化钛、氮化钽或钛铝。
在其他实施例中，所述栅极结构的材料包括多晶硅。
在本实施例中，所述第一介质层350的材料包括碳化硅、碳氧化硅、碳氮化硅、氮化硅、氮碳氧化硅或氮碳硼化硅。
在其他实施例中，所述第一介质层的材料包括金属化合物。所述金属化合物例如是氮化铝或是氧化钛等。
在本实施例中，所述半导体结构还包括：位于所述栅极结构211的部分侧壁上的栅侧墙212，且所述第一侧墙314位于所述栅侧墙212顶面。
在本实施例中，栅侧墙212的材料包括多种低K介质材料的组合。所述低K介质材料包括SiOC、SiOCN和SiBCN等。
在本实施例中，所述栅侧墙212包括沿垂直于所述栅极结构211侧壁面的方向排布的多层子侧墙(未图示)，每层子侧墙的材料包括一种低K介质材料。在其他实施例中，在垂直于所述栅极结构侧壁面的方向上，所述栅侧墙为单层结构。
在本实施例中，所述半导体结构还包括：位于所述栅侧墙212和第一导电结构330的侧壁之间的刻蚀停止层222，所述第一侧墙314还位于所述刻蚀停止层222顶面。
在本实施例中，所述刻蚀停止层222的材料包括氧化硅。
在本实施例中，所述半导体结构还包括：位于所述栅极结构211顶面的第二导电结构362，所述第二导电结构362还位于所述第一介质层350内；位于所述第一导电结构330顶面的第三导电结构363，所述第三导电结构363还位于所述第一介质层350内；位于所述第二介质层380和第一介质层350顶面的第三介质层370，所述第二导电结构362还位于所述第三介质层370内，并且所述第三导电结构363也位于所述第三介质层370内。
在本实施例中，所述第一导电结构330的材料包括钴、钨或钌，所述第二导电结构362的材料包括钴、钨或钌，所述第三导电结构363的材料包括钴、钨或钌。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (30)

1.一种半导体结构，其特征在于，包括：
基底；
若干位于所述基底上且相互分立的栅极结构；
若干位于所述栅极结构两侧的基底内的源漏结构；
位于所述源漏结构表面的第一导电结构；
位于所述栅极结构侧壁上的第一侧墙，所述第一侧墙的顶面低于或齐平于所述栅极结构顶面，且所述第一导电结构的侧壁面与所述第一侧墙接触；
位于所述第一侧墙顶面的阻挡层；
位于所述栅极结构顶面和第一导电结构顶面的第一介质层，所述第一介质层的材料与所述阻挡层的材料不同。
2.如权利要求1所述的半导体结构，其特征在于，所述第一侧墙的材料包括氧化硅，且所述阻挡层的材料包括氧化物。
3.如权利要求2所述的半导体结构，其特征在于，所述氧化物包括氧化铝、氧化锌、氧化钌或氧化钛。
4.如权利要求1所述的半导体结构，其特征在于，所述第一侧墙的材料包括氮化硅，且所述阻挡层的材料包括氮化钛、铜、铝、镍、铂或钌。
5.如权利要求1所述的半导体结构，其特征在于，所述第一介质层的材料包括碳化硅、碳氧化硅、碳氮化硅、氮化硅、氮碳氧化硅、氮碳硼化硅或金属化合物。
6.如权利要求1所述的半导体结构，其特征在于，在垂直于所述基底表面的方向上，所述阻挡层的厚度范围为20埃至150埃。
7.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述栅极结构的部分侧壁上的栅侧墙，且所述第一侧墙位于所述栅侧墙顶面。
8.如权利要求7所述的半导体结构，其特征在于，还包括：位于所述栅侧墙和第一导电结构的侧壁之间的刻蚀停止层，所述第一侧墙还位于所述刻蚀停止层顶面。
9.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述栅极结构顶面的第二导电结构，所述第二导电结构还位于所述第一介质层内。
10.如权利要求9所述的半导体结构，其特征在于，还包括：位于所述阻挡层和第一介质层顶面的第三介质层，所述第二导电结构还位于所述第三介质层内。
11.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述第一导电结构顶面的第三导电结构，所述第三导电结构还位于所述第一介质层内。
12.如权利要求11所述的半导体结构，其特征在于，还包括：位于所述阻挡层和第一介质层顶面的第三介质层，所述第三导电结构还位于所述第三介质层内。
13.一种半导体结构，其特征在于，包括：
基底；
若干位于所述基底上且相互分立的栅极结构；
若干位于所述栅极结构两侧的基底内的源漏结构；
位于所述源漏结构表面的第一导电结构；
位于所述栅极结构侧壁上的第一侧墙，所述第一侧墙的顶面低于或齐平于所述栅极结构顶面，且所述第一导电结构的侧壁面与所述第一侧墙接触；
位于所述栅极结构顶面和第一导电结构顶面的第一介质层；
位于所述第一侧墙顶面的第二介质层，所述第二介质层的材料与所述第一介质层的材料不同。
14.如权利要求13所述的半导体结构，其特征在于，还包括：位于所述栅极结构的部分侧壁上的栅侧墙，且所述第一侧墙位于所述栅侧墙顶面。
15.如权利要求14所述的半导体结构，其特征在于，还包括：位于所述栅侧墙和第一导电结构的侧壁之间的刻蚀停止层，所述第一侧墙还位于所述刻蚀停止层顶面。
16.如权利要求13所述的半导体结构，其特征在于，还包括：位于所述栅极结构顶面的第二导电结构，所述第二导电结构还位于所述第一介质层内。
17.如权利要求16所述的半导体结构，其特征在于，还包括：位于所述第一介质层和第二介质层顶面的第三介质层，所述第二导电结构还位于所述第三介质层内。
18.如权利要求13所述的半导体结构，其特征在于，还包括：位于所述第一导电结构顶面的第三导电结构，所述第三导电结构还位于所述第一介质层内。
19.如权利要求18所述的半导体结构，其特征在于，还包括：位于所述第一介质层和第二介质层顶面的第三介质层，所述第三导电结构还位于所述第三介质层内。
20.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成若干相互分立的栅极结构；
在所述基底内形成若干源漏结构，所述源漏结构还位于所述栅极结构两侧；在所述栅极结构的侧壁上形成第一侧墙，且所述第一侧墙的顶面低于或齐平于所述栅极结构顶面；
在形成所述第一侧墙之后，在所述源漏结构表面形成第一导电结构，且所述第一导电结构的侧壁面与所述第一侧墙接触；
采用选择性成膜工艺在所述第一侧墙顶面形成阻挡层；
在形成所述阻挡层后，在所述栅极结构顶面和第一导电结构顶面形成第一介质层。
21.如权利要求20所述的半导体结构的形成方法，其特征在于，所述选择性成膜工艺包括选择性原子层沉积工艺，所述选择性原子层沉积工艺的参数还包括：温度为100摄氏度～300摄氏度；反应气体脉冲的响应时间是0.05秒～0.5秒；清除气体时间是20秒～60秒。
22.如权利要求20所述的半导体结构的形成方法，其特征在于，所述第一侧墙的材料包括氧化硅，且所述阻挡层的材料包括氧化物。
23.如权利要求22所述的半导体结构的形成方法，其特征在于，还包括：在形成所述第一介质层后，刻蚀第一介质层，直至暴露出栅极结构顶面，以在所述第一介质层内形成第二开口；在所述第二开口内形成第二导电结构；在形成所述第一介质层后，刻蚀第一介质层，直至暴露出第一导电结构顶面，以在第一介质层内形成第三开口；在所述第三开口内形成第三导电结构。
24.如权利要求23所述的半导体结构的形成方法，其特征在于，还包括：在刻蚀所述第一介质层之前，在所述阻挡层和第一介质层顶面形成第三介质层。
25.如权利要求20所述的半导体结构的形成方法，其特征在于，所述第一侧墙的材料包括氮化硅，且所述阻挡层的材料包括氮化钛、铜、铝、镍、铂或钌。
26.如权利要求25所述的半导体结构的形成方法，其特征在于，还包括：在形成第一介质层后，回刻蚀所述阻挡层，直至去除所述阻挡层；在去除所述阻挡层后，在所述第一侧墙顶面形成第二介质层。
27.如权利要求26所述的半导体结构的形成方法，其特征在于，还包括：在形成所述第二介质层后，刻蚀第一介质层，直至暴露出栅极结构顶面，以在所述第一介质层内形成第二开口；在所述第二开口内形成第二导电结构；在形成所述第二介质层后，刻蚀第一介质层，直至暴露出第一导电结构顶面，以在第一介质层内形成第三开口；在所述第三开口内形成第三导电结构。
28.如权利要求27所述的半导体结构的形成方法，其特征在于，还包括：在刻蚀所述第一介质层之前，在所述第一介质层和第二介质层顶面形成第三介质层。
29.如权利要求20所述的半导体结构的形成方法，其特征在于，还包括：在形成所述源漏结构之前形成初始栅侧墙，所述初始栅侧墙覆盖所述栅极结构的侧壁；在所述基底表面、若干源漏结构表面形成第四介质层；在形成所述第四介质层后，回刻蚀所述初始栅侧墙，形成栅侧墙，并且，在所述栅侧墙上形成侧墙开口，所述侧墙开口底部暴露出栅侧墙顶面，所述侧墙开口两侧的侧壁面分别暴露出第四介质层的侧壁面、以及栅极结构的侧壁面；在所述侧墙开口内形成第一侧墙，所述第四介质层还位于所述栅侧墙和第一侧墙的侧壁上。
30.如权利要求29所述的半导体结构的形成方法，其特征在于，还包括：在形成所述第四介质层的过程中，在所述源漏结构表面、以及初始栅侧墙的侧壁上形成初始刻蚀停止层；在刻蚀初始栅侧墙的同时，刻蚀所述初始刻蚀停止层，以形成刻蚀停止层，所述第一侧墙还位于所述刻蚀停止层顶面；在形成第一侧墙后，且在形成第一导电结构之前，去除源漏结构上的刻蚀停止层。
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