CN114649415A - 半导体结构及其形成方法 - Google Patents

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CN114649415A CN202011507526.0A CN202011507526A CN114649415A CN 114649415 A CN114649415 A CN 114649415A CN 202011507526 A CN202011507526 A CN 202011507526A CN 114649415 A CN114649415 A CN 114649415A
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Abstract

一种半导体结构及其形成方法，其中，方法包括：提供基底；在所述基底上形成若干相互分立的栅极结构；在所述基底内形成源漏结构，所述源漏结构还位于所述栅极结构的两侧；在所述源漏结构表面形成第一导电结构，所述第一导电结构的顶面高于所述栅极结构顶面；在所述第一导电结构的顶面、以及高于栅极结构顶面的第一导电结构的侧壁上，形成第一刻蚀阻挡层；在所述栅极结构顶面以及第一刻蚀阻挡层表面形成第一介质层，所述第一介质层的材料与所述第一刻蚀阻挡层的材料不同。从而，能够在实现刻蚀的自对准工艺的同时，提高所述半导体结构电学特性的稳定性，提高半导体结构的性能和可靠性。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的快速发展，促使集成电路中的半导体器件的尺寸不断地缩小，使整个集成电路的运作速度将因此而能有效地提升。随着元件的尺寸要求越来越小，相应的，所形成的与半导体器件连接的导电结构的尺寸越来越小。
然而，现有的半导体结构的性能和可靠性仍然有待改善。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以在实现刻蚀的自对准工艺的同时，提高所形成的半导体结构的性能和可靠性。
为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：基底；若干相互分立且位于所述基底上的栅极结构；若干位于所述栅极结构两侧的基底内的源漏结构；位于所述源漏结构表面的第一导电结构，所述第一导电结构的顶面高于所述栅极结构顶面；位于所述第一导电结构的顶面的第一刻蚀阻挡层，所述第一刻蚀阻挡层还位于高于栅极结构顶面的第一导电结构的侧壁上；位于所述栅极结构顶面以及第一刻蚀阻挡层表面的第一介质层，所述第一介质层的材料与所述第一刻蚀阻挡层的材料不同。
可选的，还包括：位于所述第一介质层内的第二开口、以及位于所述第二开口内的第二导电结构，所述第二开口底部暴露出栅极结构顶面。
可选的，所述第一刻蚀阻挡层的材料包括碳氧化硅、碳化硅或掺碳的氮化硅。
可选的，还包括：位于所述栅极结构顶面、以及第一刻蚀阻挡层和第一导电结构之间的第一保护层。
可选的，还包括：位于所述栅极结构顶面的第二保护层。
可选的，还包括：位于所述栅极结构和所述第一导电结构的侧壁之间的第二刻蚀停止层。
可选的，还包括：位于所述第一导电结构顶面的氧化膜。
可选的，所述栅极结构包括栅极、以及位于所述栅极侧壁面的栅侧墙。
可选的，所述基底包括衬底、以及位于所述衬底上的若干鳍部结构，所述栅极结构横跨所述鳍部结构。
可选的，所述鳍部结构包括：沿垂直于衬底表面方向的排布的若干层鳍部牺牲层，以及位于相邻鳍部牺牲层之间的纳米片。
相应的，本发明的技术方案还提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成若干相互分立的栅极结构；在所述基底内形成源漏结构，所述源漏结构还位于所述栅极结构的两侧；在所述源漏结构表面形成第一导电结构，所述第一导电结构的顶面高于所述栅极结构顶面；在所述第一导电结构的顶面、以及高于栅极结构顶面的第一导电结构的侧壁上，形成第一刻蚀阻挡层；在所述栅极结构顶面以及第一刻蚀阻挡层表面形成第一介质层，所述第一介质层的材料与所述第一刻蚀阻挡层的材料不同。
可选的，形成所述第一刻蚀阻挡层的方法包括：在所述栅极结构顶面、第一导电结构的顶面、以及高于栅极结构顶面的第一导电结构的侧壁上，形成初始第一刻蚀阻挡结构，所述初始第一刻蚀阻挡结构包括初始第一刻蚀阻挡层；在所述初始第一刻蚀阻挡层顶面形成刻蚀副产物层，所述刻蚀副产物层暴露出栅极结构顶面的初始第一刻蚀阻挡层；以所述刻蚀副产物层为掩膜，刻蚀初始第一刻蚀阻挡层，直至去除栅极结构顶面的初始第一刻蚀阻挡层。
可选的，形成所述刻蚀副产物层的工艺包括等离子体刻蚀工艺。
可选的，所述等离子体刻蚀工艺所采用的气体包括：甲烷、氧气和氩气。
可选的，所述等离子体刻蚀工艺的工艺参数还包括：高频射频功率的范围为100瓦至1000瓦；低频射频功率的范围为0瓦至500瓦。
可选的，所述初始第一刻蚀阻挡结构还包括第一保护层，所述初始第一刻蚀阻挡层位于所述第一保护层表面。
可选的，所述第一保护层的材料包括氮化硅。
可选的，所述第一刻蚀阻挡层的材料包括碳氧化硅、碳化硅或掺碳的氮化硅。
可选的，还包括：在形成所述第一介质层后，在所述栅极结构顶面形成第二导电结构，所述第二导电结构还位于所述第一介质层内。
可选的，形成所述第二导电结构的方法包括：在所述第一介质层上形成第一掩膜结构，所述第一掩膜结构内具有第一掩膜开口，所述第一掩膜开口的宽度大于所述栅极结构的宽度；以所述第一掩膜结构和所述第一刻蚀阻挡层为掩膜，刻蚀所述第一介质层直至暴露所述栅极结构顶面，以在所述第一介质层内形成第二开口；在所述第二开口内填充第二导电结构的材料，以形成第二导电结构。
可选的，在形成第二开口的刻蚀工艺中，对所述第一介质层和所述第一刻蚀阻挡层的刻蚀选择在10:1以上。
可选的，还包括：在形成所述第一导电结构之前，在所述源漏结构表面和所述基底表面形成第二介质结构，所述第二介质结构表面高于所述栅极结构表面。
可选的，所述第一导电结构的形成方法包括：在形成所述第二介质结构之后，刻蚀所述第二介质结构，直至暴露出所述源漏结构表面，以在所述第二介质结构内形成第一开口；在所述第一开口内填充所述第一导电结构的材料，以形成所述第一导电结构。
可选的，所述第二介质结构包括：位于所述栅极结构侧壁面的下层第二介质层、位于所述栅极结构顶面和下层第二介质层表面的第二保护层、以及位于所述第二保护层表面的上层第二介质层。
可选的，所述第二保护层的材料包括氮化硅。
可选的，还包括：在形成所述第一刻蚀阻挡层之前，对第一导电结构顶面进行氧化处理，以在所述第一导电结构顶面形成氧化膜；在形成所述氧化膜之后，且在形成所述第一刻蚀阻挡层之前回刻蚀所述上层第二介质层，直至去除所述上层第二介质层。
可选的，还包括：在形成所述第二介质结构之前，在所述源漏结构表面形成第二刻蚀停止层，所述第二刻蚀停止层还位于所述栅极结构的侧壁上；在形成第一导电结构之前去除所述源漏结构表面的第二刻蚀停止层。
可选的，所述栅极结构包括栅极、以及位于所述栅极侧壁面的栅侧墙。
可选的，所述基底包括衬底、以及位于所述衬底上的若干鳍部结构，所述栅极结构横跨所述鳍部结构。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方法提供的半导体结构的形成方法中，由于在所述第一导电结构的顶面、以及高于栅极结构顶面的第一导电结构的侧壁上，形成第一刻蚀阻挡层，并且，在所述栅极结构顶面以及第一刻蚀阻挡层表面形成第一介质层，因此，所述第一刻蚀阻挡层能够隔开第一导电结构、以及位于栅极结构顶面的第一介质层。另一方面，由于分别形成第一刻蚀阻挡层以及第一介质层，因此，能够形成材料不同的第一刻蚀阻挡层和第一介质层，即，所述第一介质层的材料与所述第一刻蚀阻挡层的材料不同。从而，在后续刻蚀第一介质层时，能够对第一介质层和第一刻蚀阻挡层具有不同的刻蚀速率，实现刻蚀的自对准工艺。在此基础上，由于所述第一导电结构在实现所述刻蚀的自对准工艺的过程中，受到了第一刻蚀阻挡层的保护，因此，刻蚀工艺对第一导电结构的影响较小，使得所述半导体结构中，同一个第一导电结构各处的电学特性的一致性较高，各区域的第一导电结构之间的电学特性的一致性也较高，从而，提高了所述半导体结构电学特性的稳定性，提高了半导体结构的性能和可靠性。综上，能够在实现刻蚀的自对准工艺的同时，提高所述半导体结构电学特性的稳定性，提高半导体结构的性能和可靠性。
附图说明
图1至图3是一种半导体结构的形成方法各步骤的结构示意图；
图4至图14是本发明一实施例的半导体结构的形成方法各步骤的剖面结构示意图。
具体实施方式
如背景技术所述，现有的半导体结构的性能和可靠性仍然有待改善。
以下结合附图进行详细说明，半导体结构的性能和可靠性仍然有待改善的原因。
图1至图3是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供基底100，所述基底100包括衬底(未图示)、以及位于衬底上相互分立的若干鳍部结构(未图示)；在所述基底100表面形成第一介质层(未图示)，所述第一介质层覆盖所述鳍部结构的部分侧壁面。
请继续参考图1，在所述第一介质层表面形成第二介质层110，所述第二介质层110内具有若干横跨所述鳍部结构的栅极开口(未图示)，所述栅极开口暴露出所述鳍部结构的表面和部分侧壁面；在所述栅极开口内形成栅极结构120、位于栅极结构120顶面的栅保护结构130、以及位于栅极结构120侧壁面和栅保护结构130侧壁面的侧墙140。
请参考图2，在所述栅保护结构130顶面、侧墙140顶面和第二介质层110表面形成第一导电开口掩膜层(未图示)，所述第一导电开口掩膜层内具有若干第一导电掩膜开口(未图示)；以所述第一导电开口掩膜层为掩膜，刻蚀所述第二介质层110，直至暴露出所述基底100表面，形成第一导电开口(未图示)；在所述第一导电开口内形成初始导电结构150。
所述初始导电结构150的材料为钴，从而，通过钴的材料特性，后续形成的导电结构的寄生电阻较小。
请参考图3，回刻蚀所述初始导电结构150，形成第一导电结构151，并且，在所述第二介质层110内形成位于所述第一导电结构151上的导电保护结构开口(未图示)；在所述导电保护结构开口内形成导电保护结构160。
接着，在所述导电保护结构160表面、所述第二介质层110表面形成第二导电开口掩膜层(未图示)，所述第二导电开口掩膜层内具有若干第二导电掩膜开口(未图示)，所述第二导电掩膜开口暴露出部分导电保护结构160和侧墙140顶面；以所述第二导电开口掩膜层为掩膜，刻蚀部分所述导电保护结构160，直至暴露出所述第一导电结构151顶面，在所述导电保护结构160和第二介质层110内形成第二导电开口(未图示)；在所述第二导电开口内形成第二导电结构(未图示)，所述第二导电结构与所述第一导电结构151电连接的。
在上述实施例中，通过回刻蚀所述初始导电结构150形成导电保护结构开口，能够形成关键尺寸(CD)小于现有光刻工艺极限尺寸的导电保护结构160。在此基础上，由于形成的导电保护结构160的材料和侧墙140的材料不同，因此，通过对导电保护结构160的材料和侧墙140的材料不同的刻蚀速率，能够在形成第二导电开口的过程中，实现刻蚀的自对准工艺。
具体而言，在所述栅极结构120延伸方向的垂直方向上，所述第二导电掩膜开口的宽度大于所述第二导电开口的宽度(第二导电掩膜开口不仅暴露出导电保护结构160顶面，还暴露出部分侧墙140顶面)，以增大形成第二导电开口的刻蚀工艺的工艺窗口，降低光刻工艺的难度。与此同时，通过所述刻蚀的自对准工艺，能够形成关键尺寸小于所述第二导电掩膜开口的宽度的第二导电开口。
然而，在实现所述刻蚀的自对准工艺的同时，一方面，由于钴的化学稳定性较差，因此，当回刻蚀所述初始导电结构150时，刻蚀过程中的化学反应活泼，在初始导电结构150各处表面形成的刻蚀副产物的厚度等均一性较差，从而，对回刻蚀所述初始导电结构150的刻蚀工艺的控制难度较大，导致形成的半导体结构中，各个区域的导电结构151之间的一致性较差，例如，各区域的导电结构151表面粗糙度不一致、各个区域的导电结构151的高度H(如图3所示)不一致等。另一方面，由于各个初始导电结构150在基底100表面的投影形状的不同，或是各个区域中初始导电结构150在基底100表面的投影面积与该区域总面积的不同，也会使回刻蚀所述初始导电结构150的刻蚀工艺的控制难度较大，导致形成的半导体结构中，同一个导电结构151各处之间有高度差，并且，各个区域的导电结构151之间的一致性较差。综上，造成半导体结构中，同一个导电结构151各处的电学特性的一致性较差，各区域的导电结构151之间的电学特性的一致性也较差，使得半导体结构的电学特性不稳定，进而，半导体结构的性能和可靠性较差。
为解决所述技术问题，本发明实施例提供了一种半导体结构及其形成方法，由于在所述源漏结构表面形成第一导电结构，所述第一导电结构的顶面高于所述栅极结构顶面，并且，在所述第一导电结构的顶面、以及高于栅极结构顶面的第一导电结构的侧壁上，形成第一刻蚀阻挡层，并且，在所述栅极结构顶面以及第一刻蚀阻挡层表面形成第一介质层，所述第一介质层的材料与所述第一刻蚀阻挡层的材料不同，从而，在实现刻蚀的自对准工艺的同时，提高所形成的半导体结构的性能和可靠性。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图14是本发明一实施例的半导体结构的形成方法各步骤的剖面结构示意图。
请参考图4，提供基底。
在本实施例中，所述基底包括衬底200、以及位于衬底200上相互分立的若干鳍部结构201。
所述衬底200的材料包括半导体材料。
在本实施例中，所述衬底200的材料为硅。
在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)等。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP等。
在其他实施例中，所述鳍部结构包括：沿垂直于衬底表面方向的排布的若干层鳍部牺牲层，以及位于相邻鳍部牺牲层之间的纳米片。
接着，在所述基底上形成若干相互分立的栅极结构，所述栅极结构包括栅极、以及位于所述栅极侧壁面的栅侧墙，并且，在所述基底内形成若干源漏结构，所述源漏结构还位于所述栅极结构两侧。形成所述栅极结构和源漏结构的具体过程请参考图5至图6。
请参考图5，在所述基底表面形成若干相互分立的伪栅结构209；在所述伪栅结构209的侧壁面形成栅侧墙210。
在本实施例中，所述伪栅结构209的材料包括多晶硅。
在后续形成栅极结构的过程中，本实施例中的伪栅结构209用于定义栅极的图形。
在其他实施例中，直接将伪栅结构作为栅极。
在本实施例中，所述伪栅结构209的形成方法包括：在所述基底上形成覆盖所述鳍部结构201表面的伪栅材料膜(未图示)；图形化所述伪栅材料膜，直至暴露出基底表面，以在所述基底上形成若干相互分立的所述伪栅结构209，所述伪栅结构209横跨所述鳍部结构201，并且，所述伪栅结构209顶部表面高于所述鳍部结构201顶部表面。
所述伪栅材料膜的形成工艺包括：外延生长工艺或沉积工艺等，所述沉积工艺例如是化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺等。
在本实施例中，后续在形成源漏结构的过程中，所述栅侧墙210用于定义源漏结构的形成位置。
在本实施例中，所述栅侧墙210的形成方法包括：在所述基底表面和所述伪栅结构209表面沉积侧墙材料膜(未图示)；采用各向异性的刻蚀工艺，回刻蚀所述侧墙材料膜，直至去除所述基底表面和所述伪栅结构209顶面的侧墙材料膜，在所述伪栅结构209的侧壁上形成栅侧墙210。
在本实施例中，所述栅侧墙210的材料包括一种低K介质材料(K小于3.9)、或者多种低K介质材料的组合。所述低K介质材料包括SiOC、SiOCN和SiBCN等。
在本实施例中，在形成所述伪栅材料膜之前，在所述衬底表面形成衬底隔离介质层(未图示)，所述衬底隔离介质层还覆盖部分所述鳍部结构201的侧壁面，从而，通过所述衬底隔离介质层能够使相邻鳍部结构201之间、以及半导体器件与衬底200之间电绝缘。
请继续参考图5，在形成栅侧墙210之后，在所述基底内形成若干源漏结构202。
具体而言，形成若干所述源漏结构202的方法包括：在形成栅侧墙210之后，在所述伪栅结构209两侧的鳍部结构201内形成源漏开口(未图示)；采用外延生长工艺在所述源漏开口内形成源漏结构202。
请参考图6，在后续形成所述第一导电结构之前，在所述源漏结构202表面和所述基底表面形成下层第二介质层221，所述下层第二介质层221位于所述栅侧墙210的侧壁面。
所述下层第二介质层221为后续形成栅极和第一导电结构提供支撑。
在本实施例中，所述下层第二介质层221的材料为氧化硅。
在其他实施例中，所述下层第二介质层的材料包括SiOCH、SiOH和SiCN中的至少一种。
在本实施例中，形成所述下层第二介质层221的方法包括：在所述伪栅结构209和基底表面形成下层第二介质材料层(未图示)，所述下层第二介质材料层表面高于伪栅结构209顶面；平坦化所述下层第二介质材料层，直至暴露出所述伪栅结构209顶面。
所述下层第二介质材料层的形成工艺包括：旋涂工艺或沉积工艺，所述沉积工艺例如是化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺等。
平坦化所述下层第二介质材料层的工艺包括：回刻蚀工艺或是化学机械研磨工艺等。
在本实施例中，在形成所述第二介质结构之前，在所述源漏结构202表面形成第二刻蚀停止层212，所述第二刻蚀停止层212还位于所述栅侧墙210的侧壁上。
具体而言，形成所述第二刻蚀停止层212的方法包括：在形成所述下层第二介质材料层之前，在所述基底表面、源漏结构202表面、栅侧墙210表面、以及伪栅结构209表面形成第二刻蚀停止层材料膜(未图示)；在平坦化所述下层第二介质材料层的过程中，还对第二刻蚀停止层材料膜进行平坦化，直至暴露出所述伪栅结构209顶面和栅侧墙210顶面，以形成第二刻蚀停止层212。
通过所述第二刻蚀停止层212，能够在后续形成第一开口的刻蚀过程中，保护所述栅侧墙210和源漏结构202，从而，减少了所述刻蚀过程对所述栅侧墙210和源漏结构202表面造成的损伤，提高了半导体结构的性能。
请继续参考图6，在形成所述下层第二介质层221和第二刻蚀停止层212之后，形成栅极结构，所述栅极结构包括栅极211、以及位于所述栅极211侧壁面的栅侧墙210，所述第二介质层221位于所述栅极结构的侧壁面。
所述栅极结构横跨所述鳍部结构201，所述源漏结构202位于所述栅极结构的基底内。
具体而言，在形成所述下层第二介质层221和第二刻蚀停止层212之后，去除所述伪栅结构209，在所述下层第二介质层221内形成若干栅极开口(未图示)；在所述栅极开口内填充栅极的材料，以在所述基底上形成若干位于所述下层第二介质层221内的栅极211，从而，形成所述栅极结构。
在本实施例中，所述栅极211包括：位于所述栅极开口内壁面的栅介质层(未图示)、位于所述栅介质层表面的功函数层(未图示)、以及位于所述功函数层表面的栅电极层(未图示)。
在本实施例中，形成所述栅极211的方法包括：在所述下层第二介质层221表面和栅极开口内壁面形成栅介质材料层(未图示)；在所述栅介质材料层表面形成功函数材料层(未图示)；在所述功函数材料层表面形成栅电极材料层(未图示)，所述栅电极材料层填充满所述栅极开口；平坦化所述栅电极材料层、功函数材料层以及栅介质材料层，直至暴露出所述下层第二介质层221表面，形成所述栅极211。
所述栅介质层的材料包括高K介质材料(K大于3.9)。所述高K介质材料包括：二氧化铪、氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝等。
所述栅电极层的材料包括金属材料，例如：钨、铜、铝、钛和钽中的一种或者几种组合。
所述功函数层的材料包括氮化钛、氮化钽或钛铝。
请继续参考图6，在形成所述栅极211后，在所述栅极结构顶面和下层第二介质层211表面形成第二保护层222；在所述第二保护层222表面形成上层第二介质层223，以构成第二介质结构220，且所述第二介质结构表面高于所述栅极结构表面。
具体而言，所述第二介质结构220包括：位于所述栅极结构侧壁面的下层第二介质层221、位于所述栅极结构顶面和下层第二介质层221表面的第二保护层222、以及位于所述第二保护层222表面的上层第二介质层223。
一方面，由于分别形成所述第二保护层222和上层第二介质层223，因此，能够形成材料不同的第二保护层222和上层第二介质层223。因此，在后续刻蚀上层第二介质层223和下层第二介质层221以形成第一开口的刻蚀过程中，所述第二保护层222能够作为上层第二介质层223和下层第二介质层221之间的刻蚀停止层，以减少所述半导体结构各个区域之间的刻蚀负载(loading effect)，从而，提高了各个区域的第一开口深度的一致性，减少了形成第一开口过程中过刻蚀或者刻蚀深度不够的风险，提高了半导体结构的可靠性。
同样的，后续形成第二开口的刻蚀过程中，位于栅极结构顶面的第二保护层222也能够作为刻蚀停止层，以减少所述半导体结构各个区域之间的刻蚀负载，从而，提高了各个区域的第二开口深度的一致性，减少了形成第二开口过程中过刻蚀或者刻蚀深度不够的风险，提高了半导体结构的可靠性。
另一方面，位于栅极结构顶面的第二保护层222还能够对所述栅极结构起到保护作用，减少了后续形成第一开口、第二开口以及形成第一刻蚀阻挡层的刻蚀过程中，对所述栅极结构造成的损伤，从而，提高了半导体结构的性能。
在本实施例中，所述第二保护层222的材料包括氮化硅。
在本实施例中，所述上层第二介质层223，一方面，为了后续形成顶面高于栅极结构的第一导电结构作支撑。另一方面，在后续形成第一导电结构之后，能够对第一导电结构的侧壁面起到保护作用，在后续形成第一刻蚀阻挡层之前，减少所述第一导电结构暴露的时长，以减少所述第一导电结构侧壁面的氧化。同时，在后续形成位于第一导电结构顶面的氧化膜的过程中，能够作为阻挡层限制氧化膜的位置，即，能够实现仅在第一导电结构的顶面形成氧化膜。
在本实施例中，所述上层第二介质层223的材料为氧化硅。
在其他实施例中，所述上层第二介质层的材料包括SiOCH、SiOH和SiCN中的至少一种。
接着，请参考图7，在所述源漏结构202表面形成第一导电结构230，所述第一导电结构230的顶面高于所述栅极结构顶面。
由于所述第一导电结构230的顶面高于所述栅极结构顶面，因此，后续形成的第三开口的深度较小，不容易到达栅极结构顶面所在的深度位置，从而，后续在所述第一导电结构230顶面形成的第三导电结构与栅极结构之间短路的风险较小，并且，在形成所述第三开口的刻蚀过程中，无需采用刻蚀的自对准工艺。从而，降低了半导体结构形成工艺的难度。
在本实施例中，所述第一导电结构230的形成方法包括：在形成所述第二介质结构之后，刻蚀所述第二介质结构，直至暴露出所述源漏结构202表面，以在所述第二介质结构内形成第一开口(未图示)；在所述第一开口内填充所述第一导电结构230的材料，以形成所述第一导电结构230。
具体而言，在所述第二介质结构顶面形成第一开口掩膜层(未图示)，所述第一开口掩膜层表面暴露出所述源漏结构202上的第二介质结构顶面；以所述第一开口掩膜层为掩膜，刻蚀所述第二介质结构，直至暴露出所述源漏结构202表面，形成所述第一开口；在形成所述第一开口之后，在所述第一开口内、以及第二介质结构顶面形成第一导电结构材料层(未图示)；平坦化所述第一导电结构材料层，直至暴露出所述第二介质结构顶面。
刻蚀所述第二介质结构的工艺包括干法刻蚀工艺或是湿法刻蚀工艺。
形成所述第一导电结构材料层的工艺包括：沉积工艺、电镀工艺或金属化学镀工艺等，所述沉积工艺例如是物理气相沉积工艺或化学气相沉积工艺等，所述金属化学镀工艺例如是选择性金属化学镀工艺等。
平坦化所述第一导电结构材料的工艺包括：干法刻蚀工艺、湿法刻蚀工艺或是化学机械研磨工艺等。
在本实施例中，所述第一导电结构230的材料包括钴。
在其他实施例中，所述第一导电结构的材料包括钨或钌。
在本实施例中，在所述第一开口内填充所述第一导电结构230的材料，以形成所述第一导电结构230之前，去除所述源漏结构202表面的第二刻蚀停止层212。
具体而言，在刻蚀所述第二介质结构的过程中，还刻蚀暴露的第二刻蚀停止层212，以去除源漏结构202表面的第二刻蚀停止层212，使所述源漏结构202的表面能够被暴露出。
在本实施例中，所述第一开口掩膜层在平坦化所述第一导电结构材料层的过程中，同时被去除。从而，在平坦化所述第一导电结构材料层的过程中，能够通过所述第一开口掩膜层保护栅极结构211上的第二介质结构，减少所述平坦化的过程对所述栅极结构211上的第二介质结构表面损伤。
在其他实施例中，在填充所述第一导电结构的材料之前，去除所述第一开口掩膜层。
在本实施例中，在形成所述第一导电结构230之后，在后续形成所述第一刻蚀阻挡层之前，对第一导电结构230顶面进行氧化处理，以在所述第一导电结构230顶面形成氧化膜231。
在本实施例中，所述氧化膜231的材料包括氧化钴。
所述氧化膜231，能够保护所述第一导电结构230顶面，以在后续形成第一刻蚀阻挡层之前，避免第一导电结构230顶面暴露而被氧化，从而，提高了半导体结构的性能和可靠性。
在本实施例中，在所述第一开口内填充第一导电结构230的材料之前，还在所述第一开口的侧壁面形成缓冲层(未图示)。从而，通过所述缓冲层，能够减少第一导电结构230的材料中的元素的向外扩散，提高了半导体结构的性能。
请参考图8，在形成所述氧化膜231之后，回刻蚀所述上层第二介质层223，直至去除所述上层第二介质层223。
通过去除所述上层第二介质层223，能够为后续形成第一刻蚀阻挡层提供空间。
在本实施例中，回刻蚀所述上层第二介质层223的工艺包括湿法刻蚀工艺。
在其他实施例中，回刻蚀所述上层第二介质层的工艺包括干法刻蚀工艺。
接着，在去除所述上层第二介质层223之后，在所述第一导电结构230的顶面、以及高于栅极结构顶面的第一导电结构230的侧壁上，形成第一刻蚀阻挡层。具体形成所述第一刻蚀阻挡层的过程请参考图9至图11。
请参考图9，在所述栅极结构顶面、第一导电结构230的顶面、以及高于栅极结构顶面的第一导电结构230的侧壁上，形成初始第一刻蚀阻挡结构240，所述初始第一刻蚀阻挡结构240包括初始第一刻蚀阻挡层241。
所述初始第一刻蚀阻挡层241为后续形成第一刻蚀阻挡层提供材料。
在本实施例中，所述初始第一刻蚀阻挡结构240还包括第一保护层242，所述初始第一刻蚀阻挡层241位于所述第一保护层242表面。
具体而言，采用沉积工艺在所述栅极结构顶面、第一导电结构230的顶面、以及高于栅极结构顶面的第一导电结构230的侧壁上，形成第一保护层242；在形成所述第一保护层242之后，采用沉积工艺在所述第一保护层242表面形成初始第一刻蚀阻挡层241。
所述第一保护层242，一方面，能够在形成所述初始第一刻蚀阻挡层241的沉积过程、以及后续刻蚀初始第一刻蚀阻挡层241的过程中，保护所述第一导电结构230的表面，减少所述沉积工艺和所述刻蚀工艺对所述第一导电结构230的影响，以提高半导体结构的性能和可靠性。
另一方面，由于分别形成所述第一保护层242和初始第一刻蚀阻挡层241，因此，能够形成材料不同的第一保护层242和初始第一刻蚀阻挡层241。在后续刻蚀初始第一刻蚀阻挡层241以形成第一刻蚀阻挡层的过程中，所述第一保护层242能够作为刻蚀停止层，保护所述栅极结构顶面，减少所述刻蚀过程对所述栅极结构造成的损伤，以提高半导体结构的性能和可靠性。
形成所述第一保护层242的沉积工艺包括原子层沉积工艺。
形成所述初始第一刻蚀阻挡层241的沉积工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
在本实施例中，所述第一保护层242的厚度范围为1纳米至8纳米。
所述第一保护层242的厚度过大，增加了去除的刻蚀难度，则后续形成第二导电结构之前难以完全去除，导致所述第二导电结构与栅极结构之间的接触电阻增大，或者形成短路缺陷，使半导体结构的性能和可靠性变差。所述第一保护层242的厚度过小，则在形成初始第一刻蚀阻挡层241和后续刻蚀初始第一刻蚀阻挡层241时，无法为栅极结构以及第一导电结构230表面提供可靠的保护，使得栅极结构以及第一导电结构230容易受形成初始第一刻蚀阻挡层241和后续刻蚀初始第一刻蚀阻挡层241的工艺的影响，也不利于提高半导体结构的性能。因此，选择合适的第一保护层242的厚度范围，即，所述第一保护层242的厚度范围为1纳米至8纳米时，能够在为栅极结构以及第一导电结构230提供可靠的保护的同时，使得栅极结构上的第一保护层242，在后续形成第二导电结构之前更容易被完全去除，从而，提高了半导体结构的性能和可靠性。
更佳地，所述第一保护层242的厚度范围为2纳米至5纳米。
在本实施例中，所述第一保护层242的材料包括氮化硅。
在本实施例中，所述初始第一刻蚀阻挡层241的材料包括碳氧化硅。相应的，所述第一刻蚀阻挡层的材料包括碳氧化硅。
在其他实施例中，初始第一刻蚀阻挡层的材料包括碳化硅或掺碳的氮化硅。相应的，所述第一刻蚀阻挡层的材料包括碳化硅或掺碳的氮化硅。
在其他实施例中，不形成第一保护层。
请参考图10，在所述初始第一刻蚀阻挡层241顶面2411形成刻蚀副产物层250，所述刻蚀副产物层250暴露出栅极结构顶面的初始第一刻蚀阻挡层241。
在后续去除栅极结构顶面的初始第一刻蚀阻挡层241，以形成第一刻蚀阻挡层时，所述刻蚀副产物层250用于刻蚀工艺中的掩膜层。
在本实施例中，形成所述刻蚀副产物层250的工艺包括等离子体刻蚀工艺。
本实施例中，在进行所述等离子体刻蚀工艺的过程中，在所述初始第一刻蚀阻挡层241顶面2411形成刻蚀副产物，同时，刻蚀并去除在所述初始第一刻蚀阻挡层241侧壁面以及栅极结构顶面形成的刻蚀副产物，从而，实现了在所述初始第一刻蚀阻挡层241顶面2411形成所述刻蚀副产物层250。
具体而言，在本实施例中，所述等离子体刻蚀工艺的过程是一个形成刻蚀副产物250的材料和刻蚀刻蚀副产物250的材料的动态平衡的过程。
在本实施例中，所述等离子体刻蚀工艺所采用的气体包括：甲烷、氧气和氩气。
具体而言，所述等离子体刻蚀工艺中，在通入甲烷、氧气和氩气时，在所述初始第一刻蚀阻挡层241顶面、所述初始第一刻蚀阻挡层241侧壁面以及栅极结构顶面2411形成刻蚀副产物；在通入氩气时，刻蚀并去除在所述初始第一刻蚀阻挡层241侧壁面以及栅极结构顶面形成的刻蚀副产物。
在本实施例中，所述等离子体刻蚀工艺的工艺参数还包括：高频射频功率的范围为100瓦至1000瓦；低频射频功率的范围为0瓦至500瓦。
较佳地，频射频功率的范围为100瓦至300瓦，低频射频功率的范围为0瓦至200瓦。
具体而言，在通入甲烷、氧气和氩气时，通过使高频射频功率的范围为100瓦至1000瓦，能够更好地在所述初始第一刻蚀阻挡层241顶面、所述初始第一刻蚀阻挡层241侧壁面以及栅极结构顶面2411形成刻蚀副产物的材料。在通入氩气时，通过使高频射频功率的范围为100瓦至1000瓦的同时，还使低频射频功率的范围为0瓦至500瓦，能够更好地刻蚀并去除在所述初始第一刻蚀阻挡层241侧壁面以及栅极结构顶面形成的刻蚀副产物。从而，能够在形成所述刻蚀副产物层250的同时，更精确的刻蚀在所述初始第一刻蚀阻挡层241侧壁面以及栅极结构顶面形成的刻蚀副产物，进而，减少了所述初始第一刻蚀阻挡层241侧壁面以及栅极结构顶面上的刻蚀副产物的残留物。
请参考图11，以所述刻蚀副产物层250为掩膜，刻蚀初始第一刻蚀阻挡层241，直至去除栅极结构顶面的初始第一刻蚀阻挡层241，从而，在所述第一导电结构230的顶面、以及高于栅极结构顶面的第一导电结构230的侧壁上，形成第一刻蚀阻挡层243。
在本实施例中，刻蚀所述初始第一刻蚀阻挡层241的工艺中，对所述初始第一刻蚀阻挡层241的材料与所述第一保护层242的材料的刻蚀选择比在8:1以上。因此，通过所述较大的刻蚀选择比，在刻蚀所述初始第一刻蚀阻挡层241的过程中，减少了对第一保护层242的损耗，从而，能够通过所述第一保护层242对所述栅极结构和第一导电结构230起到保护作用。
在本实施例中，刻蚀所述初始第一刻蚀阻挡层241的工艺包括干法刻蚀工艺或是湿法刻蚀工艺。
在本实施例中，在形成所述第一刻蚀阻挡层243之后，去除所述刻蚀副产物层250。
在本实施例中，去除所述刻蚀副产物层250的工艺包括灰化工艺。
请参考图12，在所述栅极结构顶面以及第一刻蚀阻挡层243表面形成第一介质层260，所述第一介质层260的材料与所述第一刻蚀阻挡层243的材料不同。
由于在所述第一导电结构230的顶面、以及高于栅极结构顶面的第一导电结构230的侧壁上，形成第一刻蚀阻挡层243，并且，在所述栅极结构顶面以及第一刻蚀阻挡层243表面形成第一介质层260，因此，所述第一刻蚀阻挡层243能够隔开第一导电结构230、以及位于栅极结构顶面的第一介质层260。另一方面，由于分别形成第一刻蚀阻挡层243以及第一介质层260，因此，能够形成材料不同的第一刻蚀阻挡层243和第一介质层260，即，所述第一介质层260的材料与所述第一刻蚀阻挡层243的材料不同。从而，在后续刻蚀第一介质层260时，能够对第一介质层260和第一刻蚀阻挡层243具有不同的刻蚀速率，实现刻蚀的自对准工艺。
在此基础上，由于所述第一导电结构230在实现所述刻蚀的自对准工艺的过程中，受到了第一刻蚀阻挡层243的保护，因此，刻蚀工艺对第一导电结构230的影响较小，使得所述半导体结构中，同一个第一导电结构230各处的电学特性的一致性较高，各区域的第一导电结构230之间的电学特性的一致性也较高，从而，提高了所述半导体结构电学特性的稳定性，提高了半导体结构的性能和可靠性。综上，能够在实现刻蚀的自对准工艺的同时，提高所述半导体结构电学特性的稳定性，提高半导体结构的性能和可靠性。
具体而言，所述第一介质层260为后续形成第二导电结构和第三导电结构提供支撑。
在本实施例中，所述第一介质层260的材料包括氧化硅。
所述第一介质层260的形成工艺包括：旋涂工艺或沉积工艺等，所述沉积工艺例如是化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺等。
接着，在形成所述第一介质层260后，在所述栅极结构顶面形成第二导电结构，所述第二导电结构还位于所述第一介质层260内。具体形成所述第二导电结构的过程请参考图13至图14。
请参考图13，在所述第一介质层260上形成第一掩膜结构270，所述第一掩膜结构270内具有第一掩膜开口271，所述第一掩膜开口271的宽度大于所述栅极结构的宽度；以所述第一掩膜结构270和所述第一刻蚀阻挡层243为掩膜，刻蚀所述第一介质层260直至暴露所述栅极结构顶面，以在所述第一介质层260内形成第二开口261。
所述第二开口261为后续形成第二导电结构提供空间。
在本实施例中，在形成第二开口261的刻蚀工艺中，对所述第一介质层260和所述第一刻蚀阻挡层243的刻蚀选择比在10:1以上。通过较大的刻蚀选择比，在刻蚀第一介质层260的过程中，提高了第一刻蚀阻挡层243的阻挡能力，因此，提高了所形成的第二开口261的精度，从而，更好的提高了半导体结构的性能和可靠性。
在本实施例中，刻蚀所述第一介质层260的工艺包括干法刻蚀工艺或是湿法工艺。
在本实施例中，在形成所述第二开口261的刻蚀过程中，还同时刻蚀并去除了所述栅极211顶面的第一保护层242和第二保护层222，以使所述栅极211的顶面暴露出。
在本实施例中，在形成所述第二开口261之后，去除所述第一掩膜结构270。
在本实施例中，在后续填充第二导电结构的材料之前，还刻蚀所述第一介质层260，直至暴露出部分第一导电结构230顶面，以形成第三开口(未图示)。
所述第三开口为后续形成第三导电结构提供空间。
同样的，在本实施例中，在形成所述第三开口的刻蚀过程中，还同时刻蚀并去除了所述第一导电结构230上暴露的第一刻蚀停止层243、第一保护层242和氧化膜231，以使所述第一导电结构230的顶面暴露出。
具体而言，形成所述第三开口的方法包括：在所述第一介质层260表面形成第二掩膜结构(未图示)，所述第二掩膜结构暴露出部分第一导电结构230上的第一介质层260表面；以所述第二掩膜结构为掩膜，刻蚀所述第一介质层260，直至暴露出所述第一导电结构230顶面，形成第三开口。
请参考图14，在所述第二开口261内形成第二导电结构280。
在本实施例中，所述第二导电结构280的材料包括钴。
在其他实施例中，所述第二导电结构的材料包括钨或钌。
具体而言，在所述第二开口261内填充第二导电结构280的材料，以形成第二导电结构280。
在本实施例中，在所述第二开口261内填充第二导电结构280的材料的同时，还在所述第三开口内填充第三导电结构(未图示)的材料，以在第一导电结构230顶面形成第三导电结构。
具体而言，形成所述第二导电结构280和第三导电结构的方法包括：在所述第二开口261内、第三开口内以及第一介质层260表面，形成导电结构材料层(未图示)；平坦化所述导电结构材料层，直至暴露出所述第一介质层260表面，以在所述第二开口261内形成第二导电结构280，在所述第三开口内形成第三导电结构。
同样的，在本实施例中，所述第三导电结构的材料包括钴。
在其他实施例中，所述第三导电结构的材料包括钨或钌。
需要说明是，在其他实施例中，还可以分别填充第二导电结构的材料和第三导电结构的材料。填充第二导电结构的材料和第三导电结构的材料的顺序对本实施例的效果没有影响。
相应的，本发明一实施例还提供了一种上述形成方法所形成的半导体结构，请继续参考图14，包括：基底；若干相互分立且位于所述基底上的栅极结构；若干位于所述栅极结构两侧的基底内的源漏结构202；位于所述源漏结构202表面的第一导电结构230，所述第一导电结构230的顶面高于所述栅极结构顶面；位于所述第一导电结构230的顶面的第一刻蚀阻挡层243，所述第一刻蚀阻挡层243还位于高于栅极结构顶面的第一导电结构230的侧壁上；位于所述栅极结构顶面以及第一刻蚀阻挡层243表面的第一介质层260，所述第一介质层260的材料与所述第一刻蚀阻挡层243的材料不同。
在本实施例中，所述第一介质层260的材料包括氧化硅。
在本实施例中，所述第一刻蚀阻挡层243的材料包括碳氧化硅。
在其他实施例中，所述第一刻蚀阻挡层的材料包括碳化硅或掺碳的氮化硅。
在本实施例中，所述半导体结构还包括：位于所述栅极结构顶面、以及第一刻蚀阻挡层243和第一导电结构230之间的第一保护层242。
在本实施例中，所述第一保护层242的厚度范围为1纳米至8纳米。更佳地，所述第一保护层242的厚度范围为2纳米至5纳米。
在本实施例中，所述第一保护层242的材料包括氮化硅。
在其他实施例中，所述半导体结构中不具有第一保护层。
在本实施例中，所述基底包括衬底200、以及位于衬底200上相互分立的若干鳍部结构201，所述栅极结构横跨所述鳍部结构201。
所述衬底200的材料包括半导体材料。
在本实施例中，所述衬底200的材料为硅。
在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)等。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP等。
在本实施例中，所述栅极结构包括栅极211、以及位于所述栅极211侧壁面的栅侧墙210。
在本实施例中，所述栅极211包括：位于所述栅极开口内壁面的栅介质层(未图示)、位于所述栅介质层表面的功函数层(未图示)、以及位于所述功函数层表面的栅电极层(未图示)。
所述栅介质层的材料包括高K介质材料(K大于3.9)。所述高K介质材料包括：二氧化铪、氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝等。
所述栅电极层的材料包括金属材料，例如：钨、铜、铝、钛和钽中的一种或者几种组合。
所述功函数层的材料包括氮化钛、氮化钽或钛铝。
在其他实施例中，所述栅极的材料包括多晶硅。
在本实施例中，所述栅侧墙210的材料包括一种低K介质材料(K小于3.9)、或者多种低K介质材料的组合。所述低K介质材料包括SiOC、SiOCN和SiBCN等。
在本实施例中，所述第一导电结构230的材料包括钴。
在其他实施例中，所述第一导电结构的材料包括钨或钌。
在本实施例中，所述半导体结构还包括：位于所述栅侧墙210和第一导电结构230的侧壁之间的第二刻蚀停止层212。
在本实施例中，所述半导体结构还包括：位于所述栅极结构顶面的第二保护层222。
在本实施例中，所述第二保护层222的材料包括氮化硅。
在本实施例中，所述半导体结构还包括：位于所述第一导电结构230顶面的氧化膜231。
在本实施例中，所述氧化膜231的材料包括氧化钴。
在本实施例中，所述半导体结构还包括：位于所述第一导电结构230的侧壁面的缓冲层(未图示)。
在本实施例中，所述半导体结构还包括：位于所述第一介质层260内的第二开口261(如图13所示)、以及位于所述第二开口261内的第二导电结构280，所述第二开口261底部暴露出栅极结构顶面。具体而言，所述第二开口261底部暴露出栅极211顶面。
在本实施例中，所述第二导电结构280的材料包括钴。
在其他实施例中，所述第二导电结构的材料包括钨或钌。
在本实施例中，所述半导体结构还包括：位于所述第一介质层260内的第三开口(未图示)、以及位于所述第三开口内的第三导电结构(未图示)，所述第三开口底部暴露出第一导电结构230顶面。
在本实施例中，所述第三导电结构的材料包括钴。
在其他实施例中，所述第三导电结构的材料包括钨或钌。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (29)

1.一种半导体结构，其特征在于，包括：
基底；
若干相互分立且位于所述基底上的栅极结构；
若干位于所述栅极结构两侧的基底内的源漏结构；
位于所述源漏结构表面的第一导电结构，所述第一导电结构的顶面高于所述栅极结构顶面；
位于所述第一导电结构的顶面的第一刻蚀阻挡层，所述第一刻蚀阻挡层还位于高于栅极结构顶面的第一导电结构的侧壁上；
位于所述栅极结构顶面以及第一刻蚀阻挡层表面的第一介质层，所述第一介质层的材料与所述第一刻蚀阻挡层的材料不同。
2.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述第一介质层内的第二开口、以及位于所述第二开口内的第二导电结构，所述第二开口底部暴露出栅极结构顶面。
3.如权利要求1所述的半导体结构，其特征在于，所述第一刻蚀阻挡层的材料包括碳氧化硅、碳化硅或掺碳的氮化硅。
4.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述栅极结构顶面、以及第一刻蚀阻挡层和第一导电结构之间的第一保护层。
5.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述栅极结构顶面的第二保护层。
6.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述栅极结构和所述第一导电结构的侧壁之间的第二刻蚀停止层。
7.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述第一导电结构顶面的氧化膜。
8.如权利要求1所述的半导体结构，其特征在于，所述栅极结构包括栅极、以及位于所述栅极侧壁面的栅侧墙。
9.如权利要求1所述的半导体结构，其特征在于，所述基底包括衬底、以及位于所述衬底上的若干鳍部结构，所述栅极结构横跨所述鳍部结构。
10.如权利要求9所述的半导体结构，其特征在于，所述鳍部结构包括：沿垂直于衬底表面方向的排布的若干层鳍部牺牲层，以及位于相邻鳍部牺牲层之间的纳米片。
11.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成若干相互分立的栅极结构；
在所述基底内形成源漏结构，所述源漏结构还位于所述栅极结构的两侧；
在所述源漏结构表面形成第一导电结构，所述第一导电结构的顶面高于所述栅极结构顶面；
在所述第一导电结构的顶面、以及高于栅极结构顶面的第一导电结构的侧壁上，形成第一刻蚀阻挡层；
在所述栅极结构顶面以及第一刻蚀阻挡层表面形成第一介质层，所述第一介质层的材料与所述第一刻蚀阻挡层的材料不同。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，形成所述第一刻蚀阻挡层的方法包括：在所述栅极结构顶面、第一导电结构的顶面、以及高于栅极结构顶面的第一导电结构的侧壁上，形成初始第一刻蚀阻挡结构，所述初始第一刻蚀阻挡结构包括初始第一刻蚀阻挡层；在所述初始第一刻蚀阻挡层顶面形成刻蚀副产物层，所述刻蚀副产物层暴露出栅极结构顶面的初始第一刻蚀阻挡层；以所述刻蚀副产物层为掩膜，刻蚀初始第一刻蚀阻挡层，直至去除栅极结构顶面的初始第一刻蚀阻挡层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，形成所述刻蚀副产物层的工艺包括等离子体刻蚀工艺。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述等离子体刻蚀工艺所采用的气体包括：甲烷、氧气和氩气。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述等离子体刻蚀工艺的工艺参数还包括：高频射频功率的范围为100瓦至1000瓦；低频射频功率的范围为0瓦至500瓦。
16.如权利要求12所述的半导体结构的形成方法，其特征在于，所述初始第一刻蚀阻挡结构还包括第一保护层，所述初始第一刻蚀阻挡层位于所述第一保护层表面。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述第一保护层的材料包括氮化硅。
18.如权利要求11所述的半导体结构的形成方法，其特征在于，所述第一刻蚀阻挡层的材料包括碳氧化硅、碳化硅或掺碳的氮化硅。
19.如权利要求11所述的半导体结构的形成方法，其特征在于，还包括：在形成所述第一介质层后，在所述栅极结构顶面形成第二导电结构，所述第二导电结构还位于所述第一介质层内。
20.如权利要求19所述的半导体结构的形成方法，其特征在于，形成所述第二导电结构的方法包括：在所述第一介质层上形成第一掩膜结构，所述第一掩膜结构内具有第一掩膜开口，所述第一掩膜开口的宽度大于所述栅极结构的宽度；以所述第一掩膜结构和所述第一刻蚀阻挡层为掩膜，刻蚀所述第一介质层直至暴露所述栅极结构顶面，以在所述第一介质层内形成第二开口；在所述第二开口内填充第二导电结构的材料，以形成第二导电结构。
21.如权利要求20所述的半导体结构的形成方法，其特征在于，在形成第二开口的刻蚀工艺中，对所述第一介质层和所述第一刻蚀阻挡层的刻蚀选择比在10:1以上。
22.如权利要求11所述的半导体结构的形成方法，其特征在于，还包括：在形成所述第一导电结构之前，在所述源漏结构表面和所述基底表面形成第二介质结构，所述第二介质结构表面高于所述栅极结构表面。
23.如权利要求22所述的半导体结构的形成方法，其特征在于，所述第一导电结构的形成方法包括：在形成所述第二介质结构之后，刻蚀所述第二介质结构，直至暴露出所述源漏结构表面，以在所述第二介质结构内形成第一开口；在所述第一开口内填充所述第一导电结构的材料，以形成所述第一导电结构。
24.如权利要求22所述的半导体结构的形成方法，其特征在于，所述第二介质结构包括：位于所述栅极结构侧壁面的下层第二介质层、位于所述栅极结构顶面和下层第二介质层表面的第二保护层、以及位于所述第二保护层表面的上层第二介质层。
25.如权利要求24所述的半导体结构的形成方法，其特征在于，所述第二保护层的材料包括氮化硅。
26.如权利要求24所述的半导体结构的形成方法，其特征在于，还包括：在形成所述第一刻蚀阻挡层之前，对第一导电结构顶面进行氧化处理，以在所述第一导电结构顶面形成氧化膜；在形成所述氧化膜之后，且在形成所述第一刻蚀阻挡层之前回刻蚀所述上层第二介质层，直至去除所述上层第二介质层。
27.如权利要求22所述的半导体结构的形成方法，其特征在于，还包括：在形成所述第二介质结构之前，在所述源漏结构表面形成第二刻蚀停止层，所述第二刻蚀停止层还位于所述栅极结构的侧壁上；在形成第一导电结构之前去除所述源漏结构表面的第二刻蚀停止层。
28.如权利要求11所述的半导体结构的形成方法，其特征在于，所述栅极结构包括栅极、以及位于所述栅极侧壁面的栅侧墙。
29.如权利要求11所述的半导体结构的形成方法，其特征在于，所述基底包括衬底、以及位于所述衬底上的若干鳍部结构，所述栅极结构横跨所述鳍部结构。
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