CN114203633A - 半导体结构的形成方法 - Google Patents

半导体结构的形成方法 Download PDF

Info

Publication number
CN114203633A
CN114203633A CN202010988482.1A CN202010988482A CN114203633A CN 114203633 A CN114203633 A CN 114203633A CN 202010988482 A CN202010988482 A CN 202010988482A CN 114203633 A CN114203633 A CN 114203633A
Authority
CN
China
Prior art keywords
gate
forming
material layer
gate electrode
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010988482.1A
Other languages
English (en)
Inventor
郑二虎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN202010988482.1A priority Critical patent/CN114203633A/zh
Publication of CN114203633A publication Critical patent/CN114203633A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体结构的形成方法，包括：提供基底，所述基底包括隔离区；在所述基底上形成第一介质结构，所述第一介质结构内具有若干栅极开口，且至少1个栅极开口横跨所述隔离区；在栅极开口侧壁面和底面、以及第一介质结构表面形成栅介质材料层；在形成所述栅介质材料层后，在所述栅极开口内形成栅电极层，所述栅电极层表面低于或齐平于第一介质结构表面；去除所述隔离区上的栅电极层。从而，能够降低所述刻蚀过程中刻蚀工艺的精度要求，增大刻蚀工艺的工艺窗口大小，降低了刻蚀工艺的难度，并且，提高半导体结构的性能和可靠性。

Description

半导体结构的形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构的形成方法。
背景技术
在现有的半导体领域中，随着半导体器件集成度的提高，晶体管的尺寸不断缩小，而随着晶体管的尺寸的缩小，栅极结构的尺寸也需要缩小。为了进一步减小栅极结构的尺寸，形成小尺寸的栅极结构并且对实现不同栅极之间的电性隔离，通常对栅极结构进行栅极结构切割工艺(gate cut)，将栅极结构分割成多个栅极结构。
然而，现有工艺中，形成半导体结构的工艺难度仍然较大，并且，半导体结构的性能和可靠性仍然有待改善。
发明内容
本发明解决的技术问题是提供一种半导体结构的形成方法，以降低半导体工艺的难度，并且，改善半导体结构的性能和可靠性。
为解决上述技术问题，本发明的技术方案提供一种半导体结构的形成方法，包括：提供基底，所述基底包括隔离区；在所述基底上形成第一介质结构，所述第一介质结构内具有若干栅极开口，且至少1个栅极开口横跨所述隔离区；在栅极开口侧壁面和底面、以及第一介质结构表面形成栅介质材料层；在形成所述栅介质材料层后，在所述栅极开口内形成栅电极层，所述栅电极层表面低于或齐平于第一介质结构表面；去除所述隔离区上的栅电极层。
可选的，当所述栅电极层表面低于第一介质结构表面时，所述栅电极层表面与所述栅介质材料层顶面的间距范围为100埃～800埃。
可选的，所述在栅极开口内形成栅电极层的方法包括：在所述栅介质材料层表面形成填充满栅极开口的栅电极材料层；刻蚀所述栅电极材料层，直至形成所述栅电极层。
可选的，在刻蚀所述栅电极材料层的刻蚀工艺中，对所述栅电极材料层和栅介质材料层的刻蚀选择比大于5:1。
可选的，刻蚀所述栅电极材料层的工艺包括干法刻蚀工艺。
可选的，刻蚀所述栅电极材料层的干法刻蚀工艺中，所采用的气体包括：SF6、CF4、CHF3、CH2F2、CH4、NF3、H2、N2和Ar中的至少一种。
可选的，去除所述隔离区上的栅电极层的方法包括：在所述栅介质材料层表面和栅电极层表面形成隔离掩膜结构，所述隔离掩膜结构暴露出隔离区上的栅电极层表面和栅介质材料层表面；以所述隔离掩膜结构为掩膜，刻蚀所述栅电极层，直至暴露出隔离区上的栅介质材料层。
可选的，所述隔离掩膜结构的材料包括：氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅和氢氧化硅中的至少一种。
可选的，还包括：在去除所述隔离区上的栅电极层后，刻蚀所述栅介质材料层，在所述栅电极层和基底之间、以及栅电极层和第一介质结构之间形成栅介质层。
可选的，刻蚀所述栅介质材料层的刻蚀工艺中，对所述栅介质材料层和第一介质结构的刻蚀选择比大于3:1。
可选的，刻蚀所述栅介质材料层的刻蚀工艺中，对所述栅介质材料层和栅电极层的刻蚀选择比大于5:1。
可选的，刻蚀所述栅介质材料层的工艺包括等离子体刻蚀工艺或者湿法刻蚀工艺。
可选的，还包括：在形成所述栅介质层后，在隔离区上的栅极开口内形成隔离结构。
可选的，还包括：在所述栅电极层和栅介质层表面形成栅极保护结构。
可选的，当所述栅电极层表面低于第一介质结构表面时，形成所述栅极保护结构的方法包括：在隔离区上的栅极开口内形成隔离结构的同时，在所述栅电极层和栅介质层表面的栅极开口内形成所述栅极保护结构。
可选的，形成所述隔离结构和栅极保护结构的方法包括：在形成所述栅极结构后，在所述隔离区的栅极开口内、栅电极层表面、栅介质层表面、以及第一介质结构表面形成隔离材料层；平坦化所述隔离材料层，直至暴露出第一介质结构表面。
可选的，所述隔离结构的材料包括：氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅和氢氧化硅中的至少一种。
可选的，还包括：刻蚀第一介质结构，在所述第一介质结构内形成互连开口；在所述互连开口内形成互连结构。
可选的，所述栅介质材料层的材料包括高介电常数材料。
可选的，所述栅电极材料层的材料包括金属材料。
可选的，还包括：在所述栅电极层与栅介质材料层之间形成功函数层。
可选的，形成所述功函数层的方法包括：在形成栅电极材料层之前，在栅介质材料层表面形成功函数材料层；在刻蚀栅电极材料层的同时或者之后刻蚀功函数材料层，在所述栅电极层与栅介质材料层之间形成功函数层。
可选的，在刻蚀所述功函数材料层的刻蚀工艺中，对所述功函数材料层和栅介质材料层的刻蚀选择比大于5:1。
可选的，所述功函数材料层的材料包括：氮化钛、氮化钽或者钛铝。
可选的，所述基底包括衬底、以及位于衬底上相互分立的若干鳍部结构，所述栅极开口横跨若干所述鳍部结构。
与现有技术相比，本发明的技术方案具有以下有益效果：
在本发明技术方案的半导体结构的形成方法中，由于在栅极开口侧壁面和底面、以及第一介质结构表面形成栅介质材料层，并且，在去除隔离区上的栅电极层前，保留栅介质材料层，因此，在去除隔离区上的栅电极层的刻蚀过程中，所述栅介质材料层能够保护第一介质结构表面，从而，能够降低所述刻蚀过程中刻蚀工艺的精度要求，增大刻蚀工艺的工艺窗口大小，降低了刻蚀工艺的难度，并且，提高半导体结构的性能和可靠性。
附图说明
图1至图4是一种半导体结构的形成过程的剖面结构示意图；
图5至图10是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
如背景技术所述，形成半导体结构的工艺难度仍然较大，并且，半导体结构的性能和可靠性仍然有待改善，以下结合附图进行详细说明。
需要注意的是，本说明书中的“表面”，用于描述空间的相对位置关系，并不限定于是否直接接触。
图1至图4是一种半导体结构的形成过程的剖面结构示意图。
请参考图1和图2，图1是一种半导体结构的俯视结构示意图，图2是图1中A-A1方向上的截面示意图，提供衬底100，所述衬底100包括隔离区I；在衬底100上形成介质结构110，介质结构110内具有若干栅极开口(未图示)，至少1个栅极开口横跨所述隔离区I；在所述栅极开口内形成栅极结构120。
请参考图3和图4，图3是一种半导体结构的俯视结构示意图，图4是图1中A-A1方向上的截面示意图，在介质结构110和栅极结构120表面形成掩膜结构130，所述掩膜结构130内具有掩膜开口131，所述掩膜开口131暴露出隔离区I上的栅极结构120表面；以掩膜结构130为掩膜，刻蚀栅极结构120，直至去除隔离区I上的栅极结构120，在隔离区I上形成隔离开口111。在所述隔离开口111内形成隔离结构(未图示)。
然而，在上述实施例中，为了在形成掩膜结构130时，增加工艺窗口大小，降低工艺难度，因此，形成的掩膜开口131的宽度W1(如图3所示)大于栅极结构120的宽度W2(如图1所示)，从而，掩膜开口131还暴露了部分介质结构110表面，导致去除隔离区I上的栅极结构120的刻蚀过程中，刻蚀工艺容易对暴露的介质结构110表面造成损伤。一方面，为了减少对暴露的介质结构110表面的损伤，去除栅极结构120的刻蚀工艺的精度要求较高，工艺窗口较小，工艺难度较大。另一方面，由于介质结构110表面被损伤，形成隔离结构后，容易在介质结构110表面残留隔离结构的材料，因此，后续在介质结构110内形成互连开口时，残留的隔离结构容易阻挡对介质结构110的刻蚀，导致互连开口变小或无法形成互连开口，造成半导体结构的性能和可靠性较差。
为解决所述技术问题，本发明实施例提供了一种半导体结构的形成方法，
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图10是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
请参考图5和图6，图5是图6中的沿方向X3的俯视结构示意图，图6是图5中沿方向X1-X2的剖面结构示意图，提供基底200，所述基底200包括隔离区G；在所述基底200上形成第一介质结构210，所述第一介质结构210内具有若干栅极开口211，且至少1个栅极开口211横跨所述隔离区G。
在本实施例中，所述基底200包括衬底(未图示)、以及位于衬底上相互分立的若干鳍部结构(未图示)，所述栅极开口211横跨若干所述鳍部结构。
在其他实施例中，所述基底为平面基底。
所述衬底的材料包括半导体材料。
在本实施例中，所述衬底的材料为硅。
在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)等。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP等。
在本实施例中，形成所述第一介质结构210以及栅极结构211的方法包括：在所述基底200表面形成若干横跨所述鳍部结构的伪栅结构(未图示)、位于所述伪栅结构侧壁表面的栅侧墙212、以及位于所述伪栅侧墙表面的刻蚀停止层(未图示)，并且，至少1个所述伪栅结构横跨所述隔离区G；在所述基底200上形成覆盖所述伪栅结构表面的第一介质结构材料层(未图示)；平坦化所述第一介质结构材料层，直至暴露出伪栅结构顶部表面，形成第一介质结构210；在形成所述第一介质结构210后，去除所述伪栅结构，在所述第一介质结构210内形成若干所述栅极开口211。
在本实施例中，所述第一介质结构210为后续形成栅介质层和栅电极层提供支撑。
在本实施例中，在去除所述伪栅结构的刻蚀过程中，所述栅侧墙212和刻蚀停止层用于保护所述第一介质结构210，从而，减少所述刻蚀工艺对第一介质结构210表面造成的损伤。所述刻蚀停止层的作用还在于：改善所述栅侧墙212暴露时被氧化问题。
在本实施例中，所述伪栅结构的形成方法包括：在所述基底200上形成覆盖所述鳍部结构表面的伪栅材料膜；图形化所述伪栅材料膜，直至暴露出基底200表面，在所述基底200上形成横跨所述鳍部结构的伪栅结构，所述伪栅结构顶部表面高于所述鳍部结构顶部表面。
在本实施例中，所述半导体结构的形成方法还包括：在形成所述伪栅结构之前，在所述衬底表面形成基底介质层201，所述基底介质层201还位于鳍部结构的部分侧壁面。
所述基底介质层201的作用在于：使相邻的鳍部结构之间、半导体器件与基底之间电绝缘。
在本实施例中，所述半导体结构的形成方法还包括：形成所述伪栅结构之后，形成所述第一介质结构210之前，在所述伪栅结构两侧的鳍部结构内形成源漏掺杂层(图中未示出)。
所述源漏掺杂层的形成方法包括：在所述伪栅结构两侧的鳍部结构内形成源漏开口(图中未示出)；采用外延工艺在所述源漏开口内形成源漏掺杂层。
请在图6的基础上参考图7，在栅极开口211侧壁面和底面、以及第一介质结构210表面形成栅介质材料层221；在形成所述栅介质材料层221后，在所述栅极开口211内形成栅电极层223，所述栅电极层223表面低于或齐平于第一介质结构210表面。
由于在栅极开口211侧壁面和底面、以及第一介质结构210表面形成栅介质材料层211，并且，因此，在后续去除隔离区G上的栅电极层223前，通过第一介质结构210表面所保留的栅介质材料层211，在去除隔离区G上的栅电极层223的刻蚀过程中，能够保护第一介质结构210表面，从而，能够降低所述刻蚀过程中刻蚀工艺的精度要求，增大刻蚀工艺的工艺窗口大小，降低了刻蚀工艺的难度，并且，提高半导体结构的性能和可靠性。
具体而言，一方面，在垂直于栅极开口211侧壁面的方向上，由于栅介质材料层221对第一介质结构210侧壁面的保护，能够降低所述刻蚀过程中刻蚀工艺的精度要求，增大了刻蚀工艺的工艺窗口大小，降低了刻蚀工艺的难度。
另一方面，由于栅介质材料层221对第一介质结构210表面的保护，因此，减少了所述刻蚀过程对第一介质结构210表面的损伤，从而，后续形成隔离结构时，减少了隔离结构的材料在第一介质结构210表面的残留。由于减少了隔离结构的材料在第一介质结构210表面的残留，因此，能够减少后续刻蚀第一介质结构210形成互连开口的过程中，所述残留的隔离结构的材料对刻蚀第一介质结构210的阻挡，从而，减少后续在互连开口内形成的互连结构的电学性能受到的影响，并且，减少了互连结构断路的风险，提高了半导体结构的性能和可靠性。
在本实施例中，所述栅电极层223表面低于第一介质结构210表面。
由于刻蚀栅电极材料层形成栅电极层223时，降低了栅电极层223的高度，一方面，减小了栅电极层223的高宽比，因此，减少了去除隔离区上的栅电极层223时需要刻蚀的栅电极层223的材料，从而，进一步减少了所述刻蚀过程对第一介质结构表面的损伤，提高了半导体结构的性能和可靠性。另一方面，由于栅电极层223表面低于第一介质结构210表面，因此，栅电极层223上的栅极开口211，能够为后续在栅介质层和栅电极层223顶部形成栅极保护结构(Gate Cap)提供空间。
在其他实施例中，所述栅电极层表面与第一介质结构表面齐平。
在本实施例中，所述栅电极层223表面与所述栅介质材料层221顶面的间距D1范围为100埃～800埃。
需要说明的是，所述栅介质材料层221顶面是指，整个所述栅介质材料层221最高的表面。
所述间距D1过小，则后续形成的栅极保护结构太薄，容易在刻蚀过程中被损耗完，从而，栅极保护结构太无法很好的保护栅电极层和栅介质层。
所述间距D1过大，则后续形成的栅极保护结构太厚，因此，形成栅极保护结构的过程中，容易浪费材料。不仅如此，当形成与栅电极层223电互连的栅互连结构时，增加了栅互连结构的高宽比，导致形成栅互连结构的功能难度增加。同时，栅极保护结构太厚还容易造成栅电极层223以及栅互连结构之间短路，使半导体结构的可靠性变差。
因此，当所述间距D1在1个合适的范围内时，即间距D1范围为100埃～800埃时，不仅能够减少栅极保护结构在刻蚀过程中被损耗完的风险，以更好的保护栅电极层和栅介质层。同时，减少了材料的浪费，降低了形成栅互连结构的工艺难度，并且提高了半导体结构的可靠性。
在本实施例中，形成所述栅介质材料层221的工艺包括氧化工艺或沉积工艺等，所述沉积工艺例如是化学气相沉积工艺(CVD)、物理气相沉积工艺(PVD)或原子层沉积工艺(ALD)等。
在本实施例中，所述在栅极开口211内形成栅电极层223的方法包括：在所述栅介质材料层221表面形成填充满栅极开口221的栅电极材料层(未图示)；刻蚀所述栅电极材料层，直至形成所述栅电极层223。
在本实施例中，形成所述栅电极材料层的工艺包括金属电镀工艺或沉积工艺，所述沉积工艺例如是化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺等。
在本实施例中，在刻蚀所述栅电极材料层的刻蚀工艺中，对所述栅电极材料层和栅介质材料层221的刻蚀选择比大于5:1。从而，能够通过较大的刻蚀选择比，在刻蚀栅电极材料层的同时，减少对栅介质材料层221的损伤，以便所述栅介质材料层221能够在后续去除隔离区G的栅电极层223时，更好的保护第一介质结构110表面。
在本实施例中，刻蚀所述栅电极材料层的工艺包括干法刻蚀工艺。
在本实施例中，刻蚀所述栅电极材料层的干法刻蚀工艺中，所采用的气体包括：SF6、CF4、CHF3、CH2F2、CH4、NF3、H2、N2和Ar中的至少一种。
所述栅介质材料层221的材料包括高介电常数材料(介电常数大于3.9)。所述高介电常数材料包括：二氧化铪、氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝等。
在本实施例中，所述栅介质材料层221的材料二氧化铪。
所述栅电极层223的材料包括金属材料，例如：钨、铜、钨、铝、钛、氮化钛、钽中的一种或者几种组合。
在本实施例中，所述栅电极层223的材料为钨。
在本实施例中，半导体结构的形成方法还包括：在所述栅电极层223与栅介质材料层221之间形成功函数层222。
在本实施例中，形成所述功函数层222的方法包括：在形成栅电极材料层之前，在栅介质材料层221表面形成功函数材料层(未图示)；在刻蚀栅电极材料层的同时或者之后刻蚀所述功函数材料层，在所述栅电极层223与栅介质材料层221之间形成所述功函数层222。
在本实施例中，在刻蚀所述栅电极材料层的同时刻蚀所述功函数材料层，从而，减少了形成半导体结构的工艺制程时间，提高了形成半导体结构的效率。
在刻蚀所述功函数材料层的刻蚀工艺中，对所述功函数材料层和栅介质材料层221的刻蚀选择比大于5:1。从而，能够通过较大的刻蚀选择比，在刻蚀功函数材料层的同时，减少对栅介质材料层221的损伤，以便所述栅介质材料层221能够在后续去除隔离区G的栅电极层223时，更好的保护第一介质结构110表面。
在本实施例中，所述功函数层222的材料包括氮化钛、氮化钽或者钛铝。
请参考图8，去除所述隔离区G上的栅电极层223。
在本实施例中，去除所述隔离区G上的栅电极层223的方法包括：在所述栅介质材料层221表面和栅电极层223表面形成隔离掩膜结构230，所述隔离掩膜结构230暴露出隔离区G上的栅电极层223表面和栅介质材料层221表面；以所述隔离掩膜结构230为掩膜，刻蚀所述栅电极层223，直至暴露出隔离区G上的栅介质材料层221。
所述隔离掩膜结构230暴露出隔离区G的栅电极层223表面的原因在于：能够通过刻蚀暴露的栅电极层223，去除隔离区G上的栅电极层223。
所述隔离掩膜结构230暴露出隔离区G的栅介质材料层221的原因在于：增加形成隔离掩膜结构230的工艺窗口大小，降低形成隔离掩膜结构230的工艺难度。
在本实施例中，所述半导体结构的形成方法还包括：在去除所述隔离区G上的栅电极层223的同时或者之后，以隔离掩膜结构230为掩膜，刻蚀所述功函数层222直至暴露出隔离区G上的栅介质材料层221，以去除隔离区G上的功函数层222。
在本实施例中，所述隔离掩膜结构230的材料包括：氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅和氢氧化硅中的至少一种。
在本实施例中，形成所述隔离掩膜结构230的方法包括：在所述栅介质材料层221表面和栅电极层223表面形成隔离掩膜结构材料层(未图示)；在所述隔离掩膜结构材料层表面形成中间介质层(未图示)；在所述中间介质层表面光阻图形材料层(未图示)；对所述光阻图形材料层进行曝光显影工艺，形成光阻图形层(未图示)；以所述光阻图形层为掩膜，刻蚀所述中间介质层和所述掩膜结构材料层，直至暴露出栅电极层223和栅介质材料层221表面。
所述中间介质层用于提高半导体结构表面的平坦程度，从而，能够提高光阻图形层的图形精度，进而，提高了隔离掩膜结构230的图形精度。
在本实施例中，所述光阻图形材料层包括光刻胶层(未图示)以及抗反射层(未图示)。
在本实施例中，所述抗反射层包括：薄硅抗反射层(Si-ARC)、有机材料底部抗反射层(organic BARC)、介质抗反射层(DARC)或者有机底部抗反射层和介质抗反射层的组合。
在本实施例中，在去除所述隔离区G上的栅电极层223后，去除所述隔离掩膜结构230。
请参考图9，在去除所述隔离区G上的栅电极层223后，刻蚀所述栅介质材料层221，在所述栅电极层223和基底200之间、以及栅电极层223和第一介质结构210之间形成栅介质层224。
在本实施例中，刻蚀所述栅介质材料层221的刻蚀工艺中，对所述栅介质材料层221和第一介质结构210的刻蚀选择比大于3:1。从而，通过较大的刻蚀选择比，能够在刻蚀栅介质材料层221的同时，减少所述刻蚀工艺对第一介质结构210表面的损伤，提高半导体结构的性能和可靠性。
在本实施例中，刻蚀所述栅介质材料层221的刻蚀工艺中，对所述栅介质材料层221和栅电极层223的刻蚀选择比大于5:1。从而，通过较大的刻蚀选择比，能够在刻蚀栅介质材料层221的同时，减少所述刻蚀工艺对栅电极层223表面的损伤，提高半导体结构的性能和可靠性。
在本实施例中，刻蚀所述栅介质材料层221的工艺包括等离子体刻蚀工艺或者湿法刻蚀工艺。
请参考图10，在形成所述栅介质层224后，在隔离区G上的栅极开口211内形成隔离结构240。
在本实施例中，所述隔离结构240的材料包括：氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅和氢氧化硅中的至少一种。
在本实施例中，形成所述半导体结构的方法还包括：在所述栅电极层223和栅介质层224表面形成栅极保护结构250。
在本实施例中，在隔离区G上的栅极开口211内形成隔离结构240的同时，在所述栅电极层223和栅介质层224表面的栅极开口221内形成所述栅极保护结构250。
由于同时形成了隔离结构240和栅极保护结构250，因此，提高了形成半导体结构的制程效率。
具体而言，同时形成所述隔离结构240和栅极保护结构250的方法包括：在形成所述栅极结构224后，在所述隔离区G的栅极开口211内、栅电极层223表面、栅介质层224表面、以及第一介质结构210表面形成隔离材料层(未图示)；平坦化所述隔离材料层(未图示)，直至暴露出第一介质结构210表面。
由于所述隔离材料层同时为隔离结构240和栅极保护结构250提供材料，因此，栅极保护结构250的材料和隔离结构240的材料相同。
在本实施例中，平坦化所述隔离材料层的工艺包括回刻蚀工艺或者化学机械研磨工艺(CMP)。
在其他实施例中，分别形成隔离结构和栅极保护结构。
在其他实施例中，隔离结构和栅极保护结构的材料不同。
在本实施例中，形成所述半导体结构的方法还包括：在形成所述隔离结构240和栅极保护结构250后，刻蚀第一介质结构210，在所述第一介质结构210内形成互连开口(未图示)；在所述互连开口内形成互连结构(未图示)。
在本实施例中，形成所述半导体结构的方法还包括：在形成所述隔离结构240和栅极保护结构250后，刻蚀栅极保护结构250，在所述第一介质结构210内形成栅互连开口(未图示)；在所述栅互连开口内形成栅互连结构(未图示)。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (25)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括隔离区；
在所述基底上形成第一介质结构，所述第一介质结构内具有若干栅极开口，且至少1个栅极开口横跨所述隔离区；
在栅极开口侧壁面和底面、以及第一介质结构表面形成栅介质材料层；
在形成所述栅介质材料层后，在所述栅极开口内形成栅电极层，所述栅电极层表面低于或齐平于第一介质结构表面；
去除所述隔离区上的栅电极层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，当所述栅电极层表面低于第一介质结构表面时，所述栅电极层表面与所述栅介质材料层顶面的间距范围为100埃～800埃。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述在栅极开口内形成栅电极层的方法包括：在所述栅介质材料层表面形成填充满栅极开口的栅电极材料层；刻蚀所述栅电极材料层，直至形成所述栅电极层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，在刻蚀所述栅电极材料层的刻蚀工艺中，对所述栅电极材料层和栅介质材料层的刻蚀选择比大于5:1。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀所述栅电极材料层的工艺包括干法刻蚀工艺。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，刻蚀所述栅电极材料层的干法刻蚀工艺中，所采用的气体包括：SF6、CF4、CHF3、CH2F2、CH4、NF3、H2、N2和Ar中的至少一种。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述隔离区上的栅电极层的方法包括：在所述栅介质材料层表面和栅电极层表面形成隔离掩膜结构，所述隔离掩膜结构暴露出隔离区上的栅电极层表面和栅介质材料层表面；以所述隔离掩膜结构为掩膜，刻蚀所述栅电极层，直至暴露出隔离区上的栅介质材料层。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述隔离掩膜结构的材料包括：氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅和氢氧化硅中的至少一种。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在去除所述隔离区上的栅电极层后，刻蚀所述栅介质材料层，在所述栅电极层和基底之间、以及栅电极层和第一介质结构之间形成栅介质层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，刻蚀所述栅介质材料层的刻蚀工艺中，对所述栅介质材料层和第一介质结构的刻蚀选择比大于3:1。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，刻蚀所述栅介质材料层的刻蚀工艺中，对所述栅介质材料层和栅电极层的刻蚀选择比大于5:1。
12.如权利要求9所述的半导体结构的形成方法，其特征在于，刻蚀所述栅介质材料层的工艺包括等离子体刻蚀工艺或者湿法刻蚀工艺。
13.如权利要求9所述的半导体结构的形成方法，其特征在于，还包括：在形成所述栅介质层后，在隔离区上的栅极开口内形成隔离结构。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，还包括：在所述栅电极层和栅介质层表面形成栅极保护结构。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，当所述栅电极层表面低于第一介质结构表面时，形成所述栅极保护结构的方法包括：在隔离区上的栅极开口内形成隔离结构的同时，在所述栅电极层和栅介质层表面的栅极开口内形成所述栅极保护结构。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，形成所述隔离结构和栅极保护结构的方法包括：在形成所述栅极结构后，在所述隔离区的栅极开口内、栅电极层表面、栅介质层表面、以及第一介质结构表面形成隔离材料层；平坦化所述隔离材料层，直至暴露出第一介质结构表面。
17.如权利要求13所述的半导体结构的形成方法，其特征在于，所述隔离结构的材料包括：氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅和氢氧化硅中的至少一种。
18.如权利要求13所述的半导体结构的形成方法，其特征在于，还包括：刻蚀第一介质结构，在所述第一介质结构内形成互连开口；在所述互连开口内形成互连结构。
19.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅介质材料层的材料包括高介电常数材料。
20.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅电极材料层的材料包括金属材料。
21.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在所述栅电极层与栅介质材料层之间形成功函数层。
22.如权利要求21所述的半导体结构的形成方法，其特征在于，形成所述功函数层的方法包括：在形成栅电极材料层之前，在栅介质材料层表面形成功函数材料层；在刻蚀栅电极材料层的同时或者之后刻蚀功函数材料层，在所述栅电极层与栅介质材料层之间形成功函数层。
23.如权利要求22所述的半导体结构的形成方法，其特征在于，在刻蚀所述功函数材料层的刻蚀工艺中，对所述功函数材料层和栅介质材料层的刻蚀选择比大于5:1。
24.如权利要求21所述的半导体结构的形成方法，其特征在于，所述功函数材料层的材料包括：氮化钛、氮化钽或者钛铝。
25.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底包括衬底、以及位于衬底上相互分立的若干鳍部结构，所述栅极开口横跨若干所述鳍部结构。
CN202010988482.1A 2020-09-18 2020-09-18 半导体结构的形成方法 Pending CN114203633A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010988482.1A CN114203633A (zh) 2020-09-18 2020-09-18 半导体结构的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010988482.1A CN114203633A (zh) 2020-09-18 2020-09-18 半导体结构的形成方法

Publications (1)

Publication Number Publication Date
CN114203633A true CN114203633A (zh) 2022-03-18

Family

ID=80645167

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010988482.1A Pending CN114203633A (zh) 2020-09-18 2020-09-18 半导体结构的形成方法

Country Status (1)

Country Link
CN (1) CN114203633A (zh)

Similar Documents

Publication Publication Date Title
US11721544B2 (en) Cut metal gate process for reducing transistor spacing
US20210066136A1 (en) Methods of fabricating semiconductor devices with mixed threshold voltages boundary isolation of multiple gates and structures formed thereby
CN112151608B (zh) 半导体结构及其形成方法
US20230187446A1 (en) Method of manufacturing semiconductor device
TW202021044A (zh) 半導體裝置及其製造方法
US20190348517A1 (en) Chamfered replacement gate structures
US11764220B2 (en) Method of manufacturing a semiconductor device by patterning a serpentine cut pattern
CN116325080A (zh) 半导体结构及半导体结构的形成方法
CN106935510B (zh) 半导体装置及其制造方法
CN112018034B (zh) 半导体结构及其形成方法
CN114203633A (zh) 半导体结构的形成方法
CN111081547B (zh) 半导体器件及其形成方法
CN106992178B (zh) 存储器元件及其制造方法
CN113948463B (zh) 半导体结构及其形成方法
TWI802315B (zh) 半導體裝置的形成方法
US11842899B2 (en) Methods of cutting a fine pattern, methods of forming active patterns using the same, and methods of manufacturing a semiconductor device using the same
KR102224831B1 (ko) 반도체 ＦｉｎＦＥＴ 디바이스 및 방법
CN114361017B (zh) 栅极堆叠结构的形成方法及FinFET器件的形成方法
CN114068396B (zh) 半导体结构及其形成方法
CN114171518A (zh) 半导体结构及其形成方法
CN114188319A (zh) 半导体结构及其形成方法
US20230187216A1 (en) Semiconductor FinFET Device and Method
CN114171517A (zh) 半导体结构及其形成方法
CN115440813A (zh) 半导体结构及其形成方法
CN114267674A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination