CN106935510B - 半导体装置及其制造方法 - Google Patents

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Abstract

本公开实施例提供一种半导体装置及其制造方法，上述半导体装置包括一第一栅极结构、一第二栅极结构、一第一源极/漏极结构和一第二源极/漏极结构。上述第一栅极结构包括一第一栅极和设置于上述第一栅极上的一第一绝缘盖层。上述第二栅极结构包括一第二栅极和设置于上述第一栅极上的一第一导电接触层。上述第一源极/漏极结构包括一第一源极/漏极导电层和设置于上述第一源极/漏极导电层上方的一第二绝缘盖层。上述第二源极/漏极结构包括一第二源极/漏极导电层和设置于上述第二源极/漏极导电层上方的一第二导电接触层。

Description

半导体装置及其制造方法
技术领域
本发明实施例涉及一种半导体装置及其制造方法，特别涉及一种在源极/漏极上方的一自对准接触(self-align contact)或一牺牲层结构(sacrificial layerstructure)的结构及其制造方法。
背景技术
随着半导体元件尺寸的缩小，牺牲层结构(sacrificial layer structure，以下简称SAC)被广泛地使用于制程中，例如配置接近于一场效晶体管(FET)的栅极结构的源极/漏极(S/D)接触。通常来说，利用图案化位于栅极结构的顶部和侧壁间隙壁之间的层间介电层(ILD)形成一自对准接触。在回蚀刻金属栅极之后，通过介电质填充和平坦化制程形成SAC层。相较于通常为氧化物且位于源极/漏极顶部的层间介电层的介电质，位于栅极结构顶部且通常为氮化物(nitride)的SAC层具有一良好的蚀刻选择比。这种选择性蚀刻制程改善了源极/漏极(S/D)接触制程容许范围(process window)。当元件密度增加时(意即缩小半导体元件尺寸)，侧壁间隙壁的厚度会变得更薄，其可能会导致源极/漏极(S/D)接触和栅极之间产生短路(short circuit)。并且，两个相邻的源极/漏极接触之间的间隔变得更窄。因此，有需要提供一种牺牲层结构及其制造方法，以增大形成源极/漏极接触和栅极之间的电性隔绝的制程容许范围。
发明内容
依据本发明一些实施例，提供一种能增大形成源极/漏极接触和栅极之间的电性隔绝的制程容许范围的半导体装置及其制造方法。
上述半导体装置的制造方法包括形成多个栅极结构，上述栅极结构以一第一方向延伸且以与上述第一方向交叉的一第二方向配置。上述栅极结构的每一个包括一栅极，设置于上述栅极上方的一栅极绝缘盖层，设置于上述栅极和上述栅极绝缘盖层的相反侧面上的侧壁间隙壁。于相邻两个上述栅极结构之间形成源极/漏极结构。上述源极/漏极结构的每一个包括一源极/漏极导电层和设置于上述源极/漏极导电层上的一源极/漏极绝缘盖层。从上述栅极结构的至少一个选择性移除上述栅极绝缘盖层，同时保护剩余的上述栅极结构的至少一个，因而暴露出上述栅极结构的上述至少一个的上述栅极。从上述源极/漏极结构的至少一个选择性移除上述源极/漏极绝缘盖层，同时保护剩余的上述源极/漏极结构的至少一个，因而暴露出上述源极/漏极结构的上述至少一个的上述源极/漏极导电层。于上述暴露出来的栅极和上述暴露出来的源极/漏极导电层上形成导电接触层。
依据本发明一些实施例，提供一种半导体装置的制造方法，上述半导体装置的制造方法包括形成一第一栅极结构、一第二栅极结构、一第三栅极结构和一第四栅极结构，其以第一方向延伸，且位于一基板上方。上述第一栅极结构包括一第一栅极、一第一栅极介电层、设置于上述第一栅极的相反侧面上的第一侧壁间隙壁。上述第二栅极结构包括一第二栅极、一第二栅极介电层、设置于上述第二栅极的相反侧面上的第二侧壁间隙壁。上述第三栅极结构包括一第三栅极、一第三栅极介电层、设置于上述第三栅极的相反侧面上的第三侧壁间隙壁。上述第四栅极结构包括一第四栅极、一第四栅极介电层、设置于上述第四栅极的相反侧面上的第四侧壁间隙壁。上述第一栅极结构、上述第二栅极结构、上述第三栅极结构和上述第四栅极结构以与上述第一方向交叉的一第二方向配置。于上述第一栅极结构和上述第二栅极结构之间形成一第一源极/漏极区，于上述第二栅极结构和上述第三栅极结构之间形成一第二源极/漏极区，于上述第三栅极结构和上述第四栅极结构之间形成一第三源极/漏极区。于上述第一源极/漏极区、上述第二源极/漏极区和上述第三源极/漏极区形成上方一第一绝缘层；凹陷上述第一栅极、上述第二栅极、上述第三栅极和上述第四栅极以低于上述第一侧壁间隙壁、上述第二侧壁间隙壁、上述第三侧壁间隙壁和上述第四侧壁间隙壁的上方表面，因而分别形成一第一栅极开口、一第二栅极开口、一第三栅极开口和一第四栅极开口。分别于上述第一栅极开口、上述第二栅极开口、上述第三栅极开口和上述第四栅极开口中形成一第一栅极绝缘盖层、一第二栅极绝缘盖层、一第三栅极绝缘盖层和一第四栅极绝缘盖层。移除上述第一绝缘层以暴露出上述第一源极/漏极区和上述第三源极/漏极区。分别于上述第一源极/漏极区和上述第三源极/漏极区上方形成一第一源极/漏极导电层和一第三源极/漏极导电层。凹陷上述第一源极/漏极导电层和上述第三源极/漏极导电层以低于上述第一侧壁间隙壁、上述第二侧壁间隙壁、上述第三侧壁间隙壁和上述第四侧壁间隙壁的上述上方表面，因而分别形成一第一源极/漏极开口和一第三源极/漏极开口。分别于上述第一源极/漏极开口和上述第三源极/漏极开口中形成一第一源极/漏极绝缘盖层和一第三源极/漏极绝缘盖层。移除上述第一栅极绝缘盖层和上述第二栅极绝缘盖层，同时保护上述第三栅极绝缘盖层、上述第四栅极绝缘盖层和上述第三源极/漏极绝缘盖层，因而暴露出上述第一栅极和上述第二栅极。移除上述第三源极/漏极绝缘盖层，同时保护上述第一源极/漏极绝缘盖层，因而暴露出上述第三源极/漏极区。于暴露出来的上述第一栅极、上述第二栅极和暴露出来的上述第三源极/漏极区上形成导电接触层。
依据本发明一些实施例，提供一种半导体装置，上述半导体装置包括一第一栅极结构、一第二栅极结构、一第一源极/漏极结构和一第二源极/漏极结构。上述第一栅极结构包括一第一栅极和设置于上述第一栅极上的一第一绝缘盖层。上述第二栅极结构包括一第二栅极和设置于上述第一栅极上的一第一导电接触层。上述第一源极/漏极结构包括一第一源极/漏极导电层和设置于上述第一源极/漏极导电层上方的一第二绝缘盖层。上述第二源极/漏极结构包括一第二源极/漏极导电层和设置于上述第二源极/漏极导电层上方的一第二导电接触层。
附图说明
根据以下的详细说明并配合所附附图做完整公开。应注意的是，根据本产业的一般作业，图示并未必按照比例绘制。事实上，可能任意的放大或缩小元件的尺寸，以做清楚的说明。
图1A显示依据本公开的一实施例的一半导体装置的一例示连续制造方法的一制程阶段的一例示平面图(从上方看)。
图1B显示沿图1A的切线X1-X1的一例示剖面图。
图1C为图1B中的栅极结构的一放大图。
图1D显示显示依据本公开的一实施例的一半导体装置的一例示连续制造方法的一制程阶段的一例示透视图。
图2-13显示依据本公开的一实施例的一半导体装置的一例示连续制造方法的不同制程阶段的例示剖面图。
图14-23显示依据本公开的另一实施例的一半导体装置的一例示连续制造方法的不同制程阶段的例示剖面图。
图24显示一例示剖面图，其显示依据本发明实施例的优点之一。
图25显示依据本公开的一实施例的一半导体装置的一例示布局结构。
其中，附图标记说明如下：
10～基板；
20～鳍结构；
25～源极/漏极区；
40、40A、40B、40C、40D～栅极结构；
41～界面介电层；
42～栅极介电层；
43～功函数调整层；
44～金属栅极；
45～金属材料层；
46～侧壁间隙壁；
50～第一层间介电层；
52～硬掩膜层；
53～掩膜层；
54～有机树脂层；
60～栅极绝缘盖层；
61～第一绝缘材料毯覆层；
65～开口；
70～源极/漏极导电层；
71～第一导电材料毯覆层；
72～第一掩膜层；
80～源极/漏极绝缘盖层；
81～第二绝缘材料毯覆层；
85～栅极开口；
87～源极/漏极开口；
101～第二导电材料毯覆层；
100～栅极接触层；
110～第二层间介电层；
105～源极/漏极接触层；
300～基板；
310～鳍结构；
315～通道区；
320～隔绝绝缘层；
330～金属栅极结构；
350～侧壁间隙壁；
360～源极/漏极区；
370～层间介电层(ILD)；
H1、H2～剩余高度；
H3、H4～厚度；
D1、D2～数值；
P20～鳍图案；
P40～栅极图案；
P70～源极/漏极图案；
P100A～栅极接触图案；
P100B～栅极接触图案；
P105～源极/漏极接触；
A1、A2～区域；
S1～间隙。
具体实施方式
以下的公开内容提供许多不同的实施例或范例以实施本案的不同特征。以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。例如，若是本公开书叙述了一第一特征形成于一第二特征之上或上方，即表示其可能包含上述第一特征与上述第二特征是直接接触的实施例，亦可能包含了有附加特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与第二特征可能未直接接触的实施例。另外，以下公开书不同范例可能重复使用相同的参考符号及/或标记。这些重复为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
此外，其与空间相关用词。例如“在……下方”、“下方”、“下方的”、“上方”、“上方的”及类似的用词，为了便于描述图示中一个元件或特征与另一个(些)元件或特征之间的关系。除了在附图中绘示的方位外，这些空间相关用词意欲包含使用中或操作中的装置的不同方位。装置可能被转向不同方位(旋转90度或其他方位)，则在此使用的空间相关词也可依此相同解释。
图1A和图1B显示本公开的一实施例的一半导体装置的一例示连续制造方法的一制程阶段。图1A显示一平面(俯视)图，图1B显示沿图1A的一切线X1-X1的一剖面图。
图1A和图1B显示形成栅极结构之后的一半导体装置的一结构。在图1A和图1B中，于例如一鳍结构20的一部分的一通道层的上方形成一栅极结构40，通道层形成于一基板10的上方。上述金属栅极结构40包括第一金属栅极结构40A、第二金属栅极结构40B、第三金属栅极结构40C和第四金属栅极结构40D，上述金属栅极结构40以Y方向延伸且以X方向配置。在本发明一些实施例中，上述金属栅极结构40的厚度范围约为20nm至80nm。每一个栅极结构40包括一栅极介电层42、一金属栅极44和位于金属栅极44的主要侧壁上的侧壁间隙壁46。上述侧壁间隙壁46可由SiN、SiON、SiCN或SiOCN至少一个形成。在本发明一些实施例中，侧壁间隙壁46在侧壁间隙壁底部的薄膜厚度范围约为3nm至15nm。在本发明其他实施例中，侧壁间隙壁46在侧壁间隙壁底部的薄膜厚度范围约为4nm至8nm。而且，源极/漏极区25相邻于上述栅极结构形成，且上述栅极结构间隙之间填充有一第一层间介电层(ILD)50。上述第一层间介电层50包括绝缘材料的一层或多层，例如SiO2、SiON、SiOCN或SiCN。在本发明一实施例中，使用SiO2。在本公开中，一源极和一漏极仅用于区分彼此，且可互换使用。一源极/漏极可视为一源极或一漏极的其中之一。
图1C为上述栅极结构的一放大图。上述金属栅极结构40包括一层或多层金属材料层45，金属材料例如为Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi、CoSi或其他导电材料。一栅极介电层42，设置于上述通道层和上述金属栅极44之间，其包括例如一高介电常数(high-k)金属氧化物的一层或多层金属氧化物。用于高介电常数(high-k)介电质的金属氧化物的例子包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物及/或上述材料之混合物。在本发明一些实施例中，例如由二氧化硅(SiO2)形成的一界面介电层41形成于通道层和栅极介电层42之间。
在本发明一些实施例中，一层或多层功函数调整层(work function adjustmentlayer)43插入栅极介电层42和金属材料层45之间。上述功函数调整层43可由一导电材料形成，例如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的一单一层，或者为上述材料的两个或多个形成的多层(multilayer)。对于N型通道场效晶体管(n-channelFET)，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi的一个或多个用作为功函数调整层。并且，对于P型通道场效晶体管(p-channel FET)，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co的一个或多个用作为功函数调整层。
在本发明实施例中，可利用一取代栅极制程(gate-replacement process)制造鳍式场效晶体管(Fin FETs)。
图1D显示一鳍式场效晶体管(Fin FET)结构的一例示透视图。
首先，于一基板300上方制造一鳍结构310。上述鳍结构包括一底部区域(bottomregion)和作为一通道区(channel region)315的一上方区域(upper region)。举例来说，上述基板可为一P型(p-type)硅基板，其具有一掺质浓度，范围约为1×1015cm-3至1×1018cm-3。在本发明其他实施例中，上述基板可为一N型(n-type)硅基板，其具有一掺质浓度，范围约为1×1015cm-3至1×1018cm-3。在本发明其他实施例中，上述基板可包括另一元素半导体，例如锗(germanium)；一化合物半导体(compound semiconductor)，包括例如SiC或SiGe之IV-IV族(Group IV-IV)化合物半导体、包括例如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP之III-V族(Group III-V)化合物半导体，或上述之组合。在本发明一实施例中，上述基板可为一绝缘层上覆硅(silicon-on-insulator，SOI)基板。
形成鳍结构310之后，于上述鳍结构310上方形成一隔绝绝缘层320。上述隔绝绝缘层320可包括绝缘材料的一层或多层，例如氧化硅(silicon oxide)、氮氧化硅(siliconoxynitride)或氮化硅(silicon nitride)，可利用低压化学气相沉积法(low pressurechemical vapor deposition，LPCVD)、电浆化学气相沉积法(plasma-CVD)或流动式化学气相沉积法(flowable CVD)形成上述隔绝绝缘层。可利用旋涂玻璃(SOG)、SiO、SiON、SiOCN及/或氟掺杂硅玻璃(FSG)的一层或多层形成上述隔绝绝缘层。
于鳍结构上方形成隔绝绝缘层320之后，进行一平坦化制程(planarizationoperation)以移除部分的隔绝绝缘层320。上述平坦化制程可包括一化学机械研磨(CMP)制程及/或一回蚀刻制程(etch-back process)。然后，进一步移除(凹陷)上述隔绝绝缘层使鳍结构的上方区域暴露出来。
于暴露出来的鳍结构上方形成一虚设栅极结构(dummy gate structure)。上述虚设栅极结构包括由多晶硅形成的一虚设栅极层和一虚设栅极介电层。也会于虚设栅极层的侧壁上形成包括绝缘材料的一层或多层的侧壁间隙壁350。形成上述虚设栅极结构之后，未被虚设栅极结构覆盖的鳍结构310凹陷低于隔绝绝缘层320的上表面。然后，使用一外延成长方式(epitaxial growthmethod)，于凹陷的鳍结构上方形成一源极/漏极区360。上述源极/漏极区可包括一应变材料(strain material)，以对通道区315施加应力(stress)。
之后，于虚设栅极结构和源极/漏极区360上方形成层间介电层(ILD)370。进行一平坦化制程之后，移除虚设栅极结构以作为一栅极空间(gate space)。然后，在栅极空间中，可形成一金属栅极结构330，其包括一金属栅极和例如一高介电常数(high-k)介电层的一栅极介电层。在图1D中，上述金属栅极结构330、侧壁间隙壁350和层间介电层(ILD)370的部分视图切开以显示上述下方结构(underlying structure)。
图1D的上述金属栅极结构330、侧壁间隙壁350源极/漏极区360和层间介电层(ILD)370实质上可分别于相应于图1A和图1B的上述金属栅极结构40、源极/漏极区25和第一层间介电层(ILD)50。
图2-13显示相应于图1A的一切线X1-X1的例示剖面图，其显示依据本公开的一实施例的一半导体装置的一例示连续制造方法的不同制程阶段。可以理解可于图2-13显示的制程之前、之中或之后提供额外的操作，并且对于额外的方法实施例，以下描述操作中的一些操作可被替换或消除。操作/制程的顺序可以互换。
如图2所示，上述金属栅极44通过一干蚀刻法及/或一湿蚀刻法凹陷低于上述侧壁间隙壁46的上方表面。在本发明一些实施例中，凹陷的金属栅极栅极44的剩余高度H1范围约为15nm至50nm。
如图2所示，凹陷上述金属栅极44之后，形成一第一绝缘材料毯覆层(blanketlayer)61。上述第一绝缘材料包括SiC、SiON、SiOCN、SiCN或SiN的一个或多个。
对第一绝缘材料毯覆层61进行一平坦化制程(planarization operation)，例如一回蚀刻(etch-back)制程及/或一化学机械研磨(CMP)制程，以便于上述金属栅极44上方形成栅极绝缘盖层60，如图3所示。
如图4所示，通过一干蚀刻法及/或一湿蚀刻法移除上述第一层间介电层50，因而形成开口65且于上述开口65的底部暴露出上述源极/漏极结构25。
如图5所示，之后，形成一第一导电材料毯覆层71。上述第一导电材料毯覆层71可包括W、Cu、Co或Ni的一层或多层。在第一导电材料毯覆层71和源极/漏极结构25之间的一界面，可形成一硅化物层(silicide layer)，例如WSi、CoSi2或TiSi。在本发明一实施例中，可使用W作为第一导电材料毯覆层71。
如图6所示，对上述第一导电材料毯覆层71进行一平坦化制程(planarizationoperation)，例如一回蚀刻(etch-back)制程及/或一化学机械研磨(CMP)制程，以于源极/漏极结构25上方形成源极/漏极导电层70。
然后，如图7所示，通过一干蚀刻法及/或一湿蚀刻法凹陷上述源极/漏极导电层70，使其低于上述侧壁间隙壁46的上方表面。在本发明一些实施例中，凹陷的源极/漏极导电层70的剩余高度H2范围约为15nm至50nm。
如图8所示，接着，形成一第二绝缘材料毯覆层81。上述第二绝缘材料毯覆层81不同于上述第一绝缘材料毯覆层61，且其包括SiC、SiON、Al2O3、SiOCN、SiCN或SiN的一个或多个。为了满足不同制程要求，用于第一绝缘材料毯覆层61和第二绝缘材料毯覆层81的两种材料可以互换。
如图9所示，对上述第二绝缘材料毯覆层81进行一平坦化制程(planarizationoperation)，例如一回蚀刻(etch-back)制程及/或一化学机械研磨(CMP)制程，以于源极/漏极导电层70上方形成源极/漏极绝缘盖层80。如图9所示，多个栅极结构以Y方向延伸且以相同的间隔沿X方向配置。每一个栅极结构包括一金属栅极44、设置于金属栅极44上方的一栅极绝缘盖层60、设置于金属栅极44的相反侧面上的侧壁间隙壁46和栅极绝缘盖层60。并且，多个源极/漏极结构设置于相邻两个栅极结构之间。每一个源极/漏极结构包括一源极/漏极导电层70和设置于源极/漏极导电层70上的一源极/漏极绝缘盖层80。
在本发明一些实施例中，上述栅极绝缘盖层60的厚度H3范围约从10nm至40nm。在本发明一些实施例中，上述源极/漏极绝缘盖层80的厚度H4范围约从10nm至40nm。
接着，如图10所示，通过一第一掩膜层72覆盖至少一个栅极结构(例如，栅极结构40C和栅极结构40D)和带有源极/漏极绝缘盖层的至少一个源极/漏极结构，同时暴露出至少一个栅极结构(例如，栅极结构40A和栅极结构40B)和带有源极/漏极绝缘盖层的至少一个源极/漏极结构。然后，选择性移除上述栅极绝缘盖层60，因而形成一栅极开口85。
在说明书中，栅极绝缘盖层60、源极/漏极绝缘盖层80和侧壁间隙壁46由不同绝缘材料形成。特别是，在蚀刻栅极绝缘盖层60时，源极/漏极绝缘盖层80和侧壁间隙壁46为具有较栅极绝缘盖层60高的蚀刻选择比(etching selectivity)(其值约为4或大于4)的材料。在本发明一些实施例中，上述蚀刻选择比约为6至20。因此，上述栅极绝缘盖层60可以一自对准方式(self-aligned manner)选择性被移除。如图10所示，第一掩膜层72的开口图案的一边缘可位于至少一个源极/漏极绝缘盖层80上。
在本发明一些实施例中，形成上述第一掩膜层72之前，于图9的结构的上方形成由例如SiO2形成(或SiON、SiOCN、SiCN、SiCO的一个或多个)的一第二层间介电层110(请参考图24)。在这种情况下，首先通过使用上述第一掩膜层72作为一蚀刻掩膜蚀刻上述第二层间介电层，然后蚀刻上述栅极绝缘盖层60。蚀刻上述第二层间介电层的蚀刻条件可不同于蚀刻上述栅极绝缘盖层的蚀刻条件。
类似地，如图11所示，通过一第二掩膜层74覆盖至少一个栅极结构(例如，栅极结构40A和栅极结构40B)和带有上述源极/漏极绝缘盖层的至少一个源极/漏极结构，同时暴露出至少一个栅极结构(例如，栅极结构40D)和带有上述源极/漏极绝缘盖层的至少一个源极/漏极结构。然后，选择性移除上述源极/漏极绝缘盖层80，因而形成一源极/漏极开口87。在说明书中，在蚀刻源极/漏极绝缘盖层80时，上述栅极绝缘盖层60和侧壁间隙壁46为具有较上述源极/漏极绝缘盖层80高的蚀刻选择比(etching selectivity)(其值约为4或大于4)的材料。在本发明一些实施例中，上述蚀刻选择比约为6至20。因此，源极/漏极绝缘盖层80可以一自对准方式(self-aligned manner)选择性被移除。如图11所示，上述第二掩膜层74的上述开口图案的一边缘可位于至少一个栅极绝缘盖层60上。
移除上述栅极绝缘盖层60和移除源极/漏极绝缘盖层80的制程顺序可以互换。
如图12所示，之后，形成一第二导电材料毯覆层101。上述第二导电材料毯覆层101可包括W、Cu、Co、Ni或Ti或其合金。
如图13所示，对第二导电材料毯覆层101进行一平坦化制程(planarizationoperation)，例如一回蚀刻(etch-back)制程及/或一化学机械研磨(CMP)制程，以便于上述金属栅极44和源极/漏极导电层70上方形成栅极接触层100和源极/漏极接触层105。
可以理解，可进一步对如图13所示的装置进行互补式金氧半导体制程(CMOSprocesses)以形成不同构件，例如内连线金属层、介电层、保护层等。
图14-23显示依据本公开的另一实施例的一半导体装置的一例示连续制造方法的不同制程阶段的例示剖面图。可以理解可于图14-23显示的制程之前、之中或之后提供额外的操作，并且对于额外的方法实施例，以下描述操作中的一些操作可被替换或消除。操作/制程的顺序可以互换。
如图14所示，形成图3的结构之后，通过一掩膜层53覆盖带有第一层间介电层50的至少一个上述源极/漏极区。上述掩膜层53包括一硬掩膜层52和一有机树脂层(organicresin layer)54。上述硬掩膜层52包括TiN、SiN、Ti、Si、TiO2或SiO2的一层或多层。在本发明一实施例中，可使用SiO2/Si/SiO2迭层。在为硅/氧迭层(silicon/oxide stack layer)的硬掩膜层52上，可形成例如一光致抗蚀剂层或一底部抗反射层(bottom anti reflectioncoating layer)的有机树脂层54。
使用掩膜层53作为一蚀刻罩幕，从未被掩膜层53覆盖的源极/漏极区移除第一层间介电层500，因而形成开口65且于上述开口65的底部暴露出上述源极/漏极结构25。
然后，类似于图5，形成一第一导电材料毯覆层71，如图15所示。形成第一导电材料层之前，至少移除有机树脂层54。之后，对第一导电材料毯覆层71进行一平坦化制程(planarization operation)，例如一回蚀刻(etch-back)制程及/或一化学机械研磨(CMP)制程，以于源极/漏极区25上方形成源极/漏极导电层70，如图16所示。通过上述平坦化制程，移除上述硬掩膜层。
接着，类似于图7，通过一干蚀刻法及/或一湿蚀刻法凹陷上述源极/漏极导电层70使其低于上述侧壁间隙壁46的上方表面，如图17所示。
接着，类似于图8，形成一第二绝缘材料毯覆层81，如图18所示。类似于图9，对上述第二绝缘材料毯覆层81进行一平坦化制程(planarization operation)，例如一回蚀刻(etch-back)制程及/或一化学机械研磨(CMP)制程，以于源极/漏极导电层70上方形成源极/漏极绝缘盖层80，如图19所示。
接着，类似于图10，通过一第一掩膜层72覆盖至少一个栅极结构(例如，栅极结构40C和栅极结构40D)和带有源极/漏极绝缘盖层的至少一个源极/漏极结构，同时暴露出至少一个栅极结构(例如，栅极结构40A和栅极结构40B)和带有源极/漏极绝缘盖层的至少一个源极/漏极结构。然后，选择性移除上述栅极绝缘盖层60，因而形成一栅极开口85，如图20所示。如图20所示，第一掩膜层72的开口图案的一边缘可位于设置于至少一个源极/漏极区25上的第一层间介电层50上。
在说明书中，栅极绝缘盖层60、源极/漏极绝缘盖层80、侧壁间隙壁46和第一层间介电层50由不同绝缘材料形成。特别是，在蚀刻栅极绝缘盖层60时，源极/漏极绝缘盖层80、侧壁间隙壁46和第一层间介电层50为具有较栅极绝缘盖层60高的蚀刻选择比(etchingselectivity)(其值约为4或大于4)的材料。在本发明一些实施例中，上述蚀刻选择比约为6至20。因此，上述栅极绝缘盖层60可以一自对准方式(self-aligned manner)选择性被移除。
类似地，如图11所示，通过一第二掩膜层74覆盖至少一个栅极结构(例如，栅极结构40A和栅极结构40B)和带有上述源极/漏极绝缘盖层的至少一个源极/漏极结构，同时暴露出至少一个栅极结构(例如，栅极结构40D)和带有上述源极/漏极绝缘盖层的至少一个源极/漏极结构。然后，选择性移除上述源极/漏极绝缘盖层80，因而形成一源极/漏极开口87，如第21图所示。如第21图所示，上述第二掩膜层74的上述开口图案的一边缘可位于至少一个栅极绝缘盖层60上。
移除上述栅极绝缘盖层60和移除源极/漏极绝缘盖层80的制程顺序可以互换。
之后，类似于图12，形成一第二导电材料毯覆层101，如第22图所示。对第二导电材料毯覆层101进行一平坦化制程(planarization operation)，例如一回蚀刻(etch-back)制程及/或一化学机械研磨(CMP)制程，以便于上述金属栅极44和源极/漏极导电层70上方形成栅极接触层100和源极/漏极接触层105，如第23图所示。
可以理解，可进一步对如第23图所示的装置进行互补式金氧半导体制程(CMOSprocesses)以形成不同构件，例如内连线金属层、介电层、保护层等。
相较于现有技术，说明书的不同实施例或范例提供以下多个优点。
图24显示一例示剖面图，其显示依据本发明实施例的优点之一。
图24显示上述结构，当具有位于金属栅极44上的一开口(例如，一接触孔图案)的一掩膜图案有对准误差(mis-aligned)时，举例来说，由于制程变异会往左偏移数值D1。具有上述掩膜图案，会蚀刻第二层间介电层110，然后蚀刻栅极绝缘盖层60。因为上述对准误差(mis-alignment)，上述侧壁间隙壁46的一部分及/或上述源极/漏极绝缘盖层80的一部分可能会被蚀刻。然而，侧壁间隙壁46和上述源极/漏极绝缘盖层80的蚀刻选择比足够高于栅极绝缘盖层60，可最小化这种蚀刻的数量。因此，上述栅极接触100可以一自对准方式(self-aligned manner)形成以避免与上述源极/漏极导电层70产生短路(short-circuit)。
类似地，如图24所示，具有位于源极/漏极导电层70上的一开口(例如，一接触孔图案)的一掩膜图案可能会有对准误差(mis-aligned)，举例来说，由于制程变异会往右偏移数值D2。具有上述掩膜图案，会蚀刻第二层间介电层110，然后蚀刻源极/漏极绝缘盖层80。因为上述对准误差(mis-alignment)，上述侧壁间隙壁46的一部分及/或栅极绝缘盖层60的一部分可能会被蚀刻。然而，侧壁间隙壁46和栅极绝缘盖层60的蚀刻选择比足够高于源极/漏极绝缘盖层80，可最小化这种蚀刻的数量。因此，上述源极/漏极接触105可以一自对准方式(self-aligned manner)形成以避免与上述金属栅极44产生短路(short-circuit)。
因为自对准接触的上述优点，也可以降低栅极图案密度。
图25显示依据本公开之一实施例的一半导体装置的一例示布局结构。图25显示围绕两个标准晶元(standard cell)的一晶元边界(cell boundary)的一例示布局结构。
在图25中，四个栅极图案P40，沿Y方向延伸且以一相同间隔沿X方向配置。源极/漏极图案P70，设置于相邻两个栅极图案之间。栅极接触图案P100A，设置于上述栅极图案上方，且位于一鳍图案P20上。一栅极接触图案P100B，也设置于栅极图案上方，且位于鳍图案P20之外的区域上。源极/漏极接触P105，设置于源极/漏极图案P70上方。
在本发明实施例中，由于上述栅极接触100可利用一自对准方式(self-alignedmanner)形成，可实质上免除与源极/漏极导电层70产生短路(short-circuit)，上述栅极接触图案P100A(栅极接触100)可配置于鳍图案P20(鳍结构20)上方，且上述源极/漏极图案P70(源极/漏极导电层70)设置于其中，如图25的区域A1所示。
类似地，在图25的区域A2中，上述栅极接触图案P100B可配置接近于鳍图案P20。在本发明一些实施例中，上述栅极接触图案P100B和鳍图案P20之间的间隙S1小于15nm，且其范围约从5nm至12nm。
因此，也可以降低栅极图案密度。
可以理解的是，说明书讨论的优点并非为所有的优点。对于所有的实施例或范例而言并非需要特殊优点，其他实施例或范例可提供不同的优点。
依据本公开的一个方面，本发明一些实施例提供一种半导体装置的制造方法，包括形成栅极结构，上述栅极结构以一第一方向延伸且以与上述第一方向交叉的一第二方向配置。上述栅极结构的每一个包括一栅极，设置于上述栅极上方的一栅极绝缘盖层，设置于上述栅极和上述栅极绝缘盖层的相反侧面上的侧壁间隙壁。于相邻两个上述栅极结构之间形成源极/漏极结构。上述源极/漏极结构的每一个包括一源极/漏极导电层和设置于上述源极/漏极导电层上的一源极/漏极绝缘盖层。从上述栅极结构的至少一个选择性移除上述栅极绝缘盖层，同时保护剩余的上述栅极结构的至少一个，因而暴露出上述栅极结构的上述至少一个的上述栅极。从上述源极/漏极结构的至少一个选择性移除上述源极/漏极绝缘盖层，同时保护剩余的上述源极/漏极结构的至少一个，因而暴露出上述源极/漏极结构的上述至少一个的上述源极/漏极导电层。于上述暴露出来的栅极和上述暴露出来的源极/漏极导电层上形成导电接触层。
依据本发明制造方法一些实施例，其中在选择性移除该栅极绝缘盖层期间，至少一个源极/漏极绝缘盖层没有被保护。
依据本发明制造方法一些实施例，其中在选择性移除该源极/漏极绝缘盖层期间，至少一个栅极绝缘层没有被保护。
依据本发明制造方法一些实施例，其中在选择性移除该栅极绝缘盖层期间，通过一保护图案保护剩余的多个所述栅极结构的其中至少一个，以及该保护图案的一边缘位于至少一个源极/漏极绝缘盖层上。
依据本发明制造方法一些实施例，其中在选择性移除该源极/漏极绝缘盖层期间，通过一保护图案保护剩余的多个所述源极/漏极结构的其中至少一个，以及该保护图案的一边缘位于至少一个栅极绝缘盖层上。
依据本发明制造方法一些实施例，其中该栅极的一上方表面与该源极/漏极导电层的一上方表面位于不同水平。
依据本发明制造方法一些实施例，其中相较于该源极/漏极导电层的该上方表面，该栅极的该上方表面位于一较低水平。
依据本发明制造方法一些实施例，其中该栅极绝缘盖层与该源极/漏极绝缘盖层由不同材料形成。
依据本发明制造方法一些实施例，其中该栅极绝缘盖层和该源极/漏极绝缘盖层由SiC、SiOCN、SiON、SiCN或SiN的至少一个形成。
依据本发明制造方法一些实施例，其中形成该侧壁间隙壁的材料不同于形成该栅极绝缘盖层和该源极/漏极绝缘盖层的材料。
依据本发明制造方法一些实施例，其中该侧壁间隙壁由SiC、SiOCN、SiON、SiCN或SiN的至少一个形成。
依据本公开的另一个方面，本发明一些实施例提供一种半导体装置的制造方法，包括形成一第一栅极结构、一第二栅极结构、一第三栅极结构和一第四栅极结构，其以第一方向延伸，且位于一基板上方。上述第一栅极结构包括一第一栅极、一第一栅极介电层、设置于上述第一栅极的相反侧面上的第一侧壁间隙壁。上述第二栅极结构包括一第二栅极、一第二栅极介电层、设置于上述第二栅极的相反侧面上的第二侧壁间隙壁。上述第三栅极结构包括一第三栅极、一第三栅极介电层、设置于上述第三栅极的相反侧面上的第三侧壁间隙壁。上述第四栅极结构包括一第四栅极、一第四栅极介电层、设置于上述第四栅极的相反侧面上的第四侧壁间隙壁。上述第一栅极结构、上述第二栅极结构、上述第三栅极结构和上述第四栅极结构以与上述第一方向交叉的一第二方向配置。于上述第一栅极结构和上述第二栅极结构之间形成一第一源极/漏极区，于上述第二栅极结构和上述第三栅极结构之间形成一第二源极/漏极区，于上述第三栅极结构和上述第四栅极结构之间形成一第三源极/漏极区。于上述第一源极/漏极区、上述第二源极/漏极区和上述第三源极/漏极区形成上方一第一绝缘层；凹陷上述第一栅极、上述第二栅极、上述第三栅极和上述第四栅极以低于上述第一侧壁间隙壁、上述第二侧壁间隙壁、上述第三侧壁间隙壁和上述第四侧壁间隙壁的上方表面，因而分别形成一第一栅极开口、一第二栅极开口、一第三栅极开口和一第四栅极开口。分别于上述第一栅极开口、上述第二栅极开口、上述第三栅极开口和上述第四栅极开口中形成一第一栅极绝缘盖层、一第二栅极绝缘盖层、一第三栅极绝缘盖层和一第四栅极绝缘盖层。移除上述第一绝缘层以暴露出上述第一源极/漏极区和上述第三源极/漏极区。分别于上述第一源极/漏极区和上述第三源极/漏极区上方形成一第一源极/漏极导电层和一第三源极/漏极导电层。凹陷上述第一源极/漏极导电层和上述第三源极/漏极导电层以低于上述第一侧壁间隙壁、上述第二侧壁间隙壁、上述第三侧壁间隙壁和上述第四侧壁间隙壁的上述上方表面，因而分别形成一第一源极/漏极开口和一第三源极/漏极开口。分别于上述第一源极/漏极开口和上述第三源极/漏极开口中形成一第一源极/漏极绝缘盖层和一第三源极/漏极绝缘盖层。移除上述第一栅极绝缘盖层和上述第二栅极绝缘盖层，同时保护上述第三栅极绝缘盖层、上述第四栅极绝缘盖层和上述第三源极/漏极绝缘盖层，因而暴露出上述第一栅极和上述第二栅极。移除上述第三源极/漏极绝缘盖层，同时保护上述第一源极/漏极绝缘盖层，因而暴露出上述第三源极/漏极区。于暴露出来的上述第一栅极、上述第二栅极和暴露出来的上述第三源极/漏极区上形成导电接触层。
依据本发明制造方法一些实施例，其中移除该第一绝缘层以暴露出该第一源极/漏极区和该第三源极/漏极区时，该第二源极/漏极区被保护且形成于该第二源极/漏极区的上方的该第一绝缘层没有被移除。
依据本发明制造方法一些实施例，其中该第一栅极绝缘盖层、该第二栅极绝缘盖层、该第三栅极绝缘盖层和该第四栅极绝缘盖层由不同于该第一源极/漏极绝缘盖层和该第三源极/漏极绝缘盖层的材料形成，该第一栅极绝缘盖层、该第二栅极绝缘盖层、该第三栅极绝缘盖层、该第四栅极绝缘盖层以及该第一源极/漏极绝缘盖层和该第三源极/漏极绝缘盖层由SiC、SiON、SiOCN、SiCN或SiN的至少一个形成，多个所述第一侧壁间隙壁、多个所述第二侧壁间隙壁、多个所述第三侧壁间隙壁和多个所述第四侧壁间隙壁由不同于该第一栅极绝缘盖层、该第二栅极绝缘盖层、该第三栅极绝缘盖层、该第四栅极绝缘盖层以及该第一源极/漏极绝缘盖层和该第三源极/漏极绝缘盖层的材料形成，以及多个所述第一侧壁间隙壁、多个所述第二侧壁间隙壁、多个所述第三侧壁间隙壁和多个所述第四侧壁间隙壁由SiC、SiON、Al2O3、SiOCN、SiCN或SiN的至少一个形成。
依据本公开的又一个方面，本发明一些实施例提供一种半导体装置，包括一第一栅极结构、一第二栅极结构、一第一源极/漏极结构和一第二源极/漏极结构。上述第一栅极结构包括一第一栅极和设置于上述第一栅极上的一第一绝缘盖层。上述第二栅极结构包括一第二栅极和设置于上述第一栅极上的一第一导电接触层。上述第一源极/漏极结构包括一第一源极/漏极导电层和设置于上述第一源极/漏极导电层上方的一第二绝缘盖层。上述第二源极/漏极结构包括一第二源极/漏极导电层和设置于上述第二源极/漏极导电层上方的一第二导电接触层。
依据本发明半导体装置一些实施例，其中该第一栅极的一上方表面与该第一源极/漏极导电层的一上方表面位于不同水平。
依据本发明半导体装置一些实施例，其中该第一绝缘盖层由不同于该第二绝缘盖层的材料形成。
依据本发明半导体装置一些实施例，其中该第一绝缘盖层和该第二绝缘盖层由SiC、SiON、SiOCN、SiCN或SiN的至少一个形成。
依据本发明半导体装置一些实施例，其中该第一栅极结构设置相邻于该第一源极/漏极结构和该第二源极/漏极结构的其中之一，一间隙层，设置于该第一栅极结构以及该第一源极/漏极结构和该第二源极/漏极结构的该其中之一之间，以及该间隙层由不同于该第一绝缘盖层和该第二绝缘盖层的材料形成。
依据本发明半导体装置一些实施例，其中该间隙层由SiC、SiON、Al2O3、SiOCN、SiCN或SiN的至少一个形成。
本发明的功效在于：能增大形成源极/漏极接触和栅极之间的电性隔绝的制程容许范围，也可以降低栅极图案密度。
前述内文概述了许多实施例的特征，使本技术领域中具有通常知识者可以从各个方面更佳地了解本公开。本技术领域中具有通常知识者应可理解，且可轻易地以本公开为基础来设计或修饰其他制程及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中具有通常知识者也应了解这些相等的结构并未背离本公开的发明精神与范围。在不背离本公开的发明精神与范围的前提下，可对本公开进行各种改变、置换或修改。

Claims (12)

1.一种半导体装置的制造方法，包括下列步骤：
形成多个栅极结构，多个所述栅极结构以一第一方向延伸且以与该第一方向交叉的一第二方向配置，多个所述栅极结构的每一个包括一栅极、设置于该栅极上方的一栅极绝缘盖层以及设置于该栅极和该栅极绝缘盖层的相反侧面上的侧壁间隙壁；
于多个所述栅极结构中相邻的一第一栅极结构与一第二栅极结构之间的一介电层上方，以及该第一栅极结构与该第二栅极结构的上方，形成一硬掩膜层；
于该硬掩膜层上、该第一栅极结构远离该第二栅极结构的一侧且包括该第一栅极结构的相邻两个所述栅极结构之间，和该第二栅极结构远离该第一栅极结构的一侧且包括该第二栅极结构的相邻两个所述栅极结构之间，形成源极/漏极结构的一源极/漏极导电层；
一同移除该硬掩膜层和该源极/漏极导电层在该栅极绝缘盖层上方的部分，并在该源极/漏极导电层上形成一源极/漏极绝缘盖层，其中多个所述源极/漏极结构的每一个包括该源极/漏极导电层和设置于该源极/漏极导电层上的该源极/漏极绝缘盖层；
形成一保护图案，该保护图案暴露多个所述栅极结构的至少一个，同时保护剩余的多个所述栅极结构的至少一个，其中该保护图案的一边缘位于该介电层上；
从多个所述栅极结构的该至少一个选择性地完全移除该栅极绝缘盖层，同时保护剩余的多个所述栅极结构的该至少一个，因而暴露出多个所述栅极结构的该至少一个的该栅极；
从多个所述源极/漏极结构的至少一个选择性移除该源极/漏极绝缘盖层，同时保护剩余的多个所述源极/漏极结构的至少一个，因而暴露出多个所述源极/漏极结构的该至少一个的该源极/漏极导电层；以及
于该暴露出来的栅极和该暴露出来的源极/漏极导电层上形成导电接触层，其中该导电接触层的形成包括：
于该暴露出来的栅极上、该暴露出来的源极/漏极导电层上、剩余的多个所述栅极结构的该至少一个上以及剩余的多个所述源极/漏极结构的该至少一个上形成一导电材料；以及
进行一化学机械研磨制程，使得剩余的多个所述栅极结构的该至少一个的该栅极绝缘盖层与剩余的多个所述源极/漏极结构的该至少一个的该源极/漏极绝缘盖层暴露出来。
2.如权利要求1所述的半导体装置的制造方法，其中在选择性移除该栅极绝缘盖层期间，至少一个源极/漏极绝缘盖层没有被保护。
3.如权利要求1所述的半导体装置的制造方法，其中在选择性移除该源极/漏极绝缘盖层期间，至少一个栅极绝缘层没有被保护。
4.如权利要求1所述的半导体装置的制造方法，其中：
在选择性移除该源极/漏极绝缘盖层期间，借由一第二保护图案保护剩余的该些源极/漏极结构的该至少一个，以及
该第二保护图案的一边缘位于至少一个栅极绝缘盖层上。
5.如权利要求1所述的半导体装置的制造方法，其中该栅极的一上方表面与该源极/漏极导电层的一上方表面位于不同水平。
6.如权利要求5所述的半导体装置的制造方法，其中：
相较于该源极/漏极导电层的该上方表面，该栅极的该上方表面位于一较低水平。
7.如权利要求1所述的半导体装置的制造方法，其中：
该栅极绝缘盖层与该源极/漏极绝缘盖层由不同材料形成。
8.如权利要求7所述的半导体装置的制造方法，其中该栅极绝缘盖层和该源极/漏极绝缘盖层由SiC、SiOCN、SiON、SiCN或SiN的至少一个形成。
9.如权利要求1所述的半导体装置的制造方法，其中形成该侧壁间隙壁的材料不同于形成该栅极绝缘盖层和该源极/漏极绝缘盖层的材料。
10.如权利要求9所述的半导体装置的制造方法，其中该侧壁间隙壁由SiC、SiOCN、SiON、SiCN或SiN的至少一个形成。
11.一种半导体装置的制造方法，包括下列步骤：
以第一方向延伸形成一第一栅极结构、一第二栅极结构、一第三栅极结构和一第四栅极结构，且位于一基板上方，该第一栅极结构包括一第一栅极、一第一栅极介电层和设置于该第一栅极的相反侧面上的第一侧壁间隙壁，该第二栅极结构包括一第二栅极、一第二栅极介电层和设置于该第二栅极的相反侧面上的第二侧壁间隙壁，该第三栅极结构包括一第三栅极、一第三栅极介电层和设置于该第三栅极的相反侧面上的第三侧壁间隙壁，该第四栅极结构包括一第四栅极、一第四栅极介电层和设置于该第四栅极的相反侧面上的第四侧壁间隙壁，该第一栅极结构、该第二栅极结构、该第三栅极结构和该第四栅极结构以与该第一方向交叉的一第二方向配置；
于该第一栅极结构和该第二栅极结构之间形成一第一源极/漏极区，于该第二栅极结构和该第三栅极结构之间形成一第二源极/漏极区，于该第三栅极结构和该第四栅极结构之间形成一第三源极/漏极区；
于该第一源极/漏极区、该第二源极/漏极区和该第三源极/漏极区形成上方一第一绝缘层；
凹陷该第一栅极、该第二栅极、该第三栅极和该第四栅极以低于多个所述第一侧壁间隙壁、多个所述第二侧壁间隙壁、多个所述第三侧壁间隙壁和多个所述第四侧壁间隙壁的上方表面，因而分别形成一第一栅极开口、一第二栅极开口、一第三栅极开口和一第四栅极开口；
分别于该第一栅极开口、该第二栅极开口、该第三栅极开口和该第四栅极开口中形成一第一栅极绝缘盖层、一第二栅极绝缘盖层、一第三栅极绝缘盖层和一第四栅极绝缘盖层；
移除该第一绝缘层以暴露出该第一源极/漏极区、该第二源极/漏极区和该第三源极/漏极区；
分别于该第一源极/漏极区、该第二源极/漏极区和该第三源极/漏极区上方形成一第一源极/漏极导电层、一第二源极/漏极导电层和一第三源极/漏极导电层；
凹陷该第一源极/漏极导电层、该第二源极/漏极导电层和该第三源极/漏极导电层以低于多个所述第一侧壁间隙壁、多个所述第二侧壁间隙壁、多个所述第三侧壁间隙壁和多个所述第四侧壁间隙壁的多个所述上方表面，因而分别形成一第一源极/漏极开口、一第二源极/漏极开口和一第三源极/漏极开口；
分别于该第一源极/漏极开口、该第二源极/漏极开口和该第三源极/漏极开口中形成一第一源极/漏极绝缘盖层、一第二源极/漏极绝缘盖层和一第三源极/漏极绝缘盖层；
移除该第一栅极绝缘盖层和该第二栅极绝缘盖层，同时保护该第三栅极绝缘盖层、该第四栅极绝缘盖层和该第三源极/漏极绝缘盖层，因而暴露出该第一栅极和该第二栅极，以及暴露出该第一源极/漏极绝缘盖层和该第二源极/漏极绝缘盖层；
移除该第三源极/漏极绝缘盖层，同时保护该第一源极/漏极绝缘盖层，因而暴露出该第三源极/漏极导电层，以及暴露出该第三栅极绝缘盖层和该第四栅极绝缘盖层；以及
于暴露出来的该第一栅极、该第二栅极和暴露出来的该第三源极/漏极导电层上分别形成一第一导电接触层、一第二导电接触层和一第三导电接触层，其中该第一导电接触层、该第二导电接触层和该第三导电接触层彼此间不会接触，且其中该第一导电接触层、该第二导电接触层和该第三导电接触层的形成包括：
于暴露出来的该第一栅极和该第二栅极上、暴露出来的该第三源极/漏极导电层上、该第三栅极绝缘盖层和该第四栅极绝缘盖层上以及该第一源极/漏极绝缘盖层上形成一导电材料；以及
进行一化学机械研磨制程，使得该第三栅极绝缘盖层和该第四栅极绝缘盖层以及该第一源极/漏极绝缘盖层暴露出来。
12.如权利要求11所述的半导体装置的制造方法，其中：
该第一栅极绝缘盖层、该第二栅极绝缘盖层、该第三栅极绝缘盖层和该第四栅极绝缘盖层由不同于该第一源极/漏极绝缘盖层和该第三源极/漏极绝缘盖层的材料形成，
该第一栅极绝缘盖层、该第二栅极绝缘盖层、该第三栅极绝缘盖层、该第四栅极绝缘盖层以及该第一源极/漏极绝缘盖层和该第三源极/漏极绝缘盖层由SiC、SiON、SiOCN、SiCN或SiN的至少一个形成，
多个所述第一侧壁间隙壁、多个所述第二侧壁间隙壁、多个所述第三侧壁间隙壁和多个所述第四侧壁间隙壁由不同于该第一栅极绝缘盖层、该第二栅极绝缘盖层、该第三栅极绝缘盖层、该第四栅极绝缘盖层以及该第一源极/漏极绝缘盖层和该第三源极/漏极绝缘盖层的材料形成，以及
多个所述第一侧壁间隙壁、多个所述第二侧壁间隙壁、多个所述第三侧壁间隙壁和多个所述第四侧壁间隙壁由SiC、SiON、Al2O3 、SiOCN、SiCN 或SiN的至少一个形成。
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