KR102183123B1 - 반도체 디바이스 및 이의 제조 방법 - Google Patents

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KR102183123B1
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Abstract

반도체 디바이스는, 각각 제1 및 제2 채널 영역을 포함하는 제1 및 제2 FET을 포함한다. 제1 및 제2 FET은 각각 제1 및 제2 게이트 구조물을 포함한다. 제1 및 제2 게이트 구조물은, 제1 및 제2 채널 영역 위에 형성된 제1 및 제2 게이트 유전체 층, 및 제1 및 제2 게이트 유전체 층 위에 형성된 제1 및 제2 게이트 유전체 층을 포함한다. 제1 및 제2 게이트 구조물은 제1 방향을 따라 정렬된다. 제1 게이트 구조물 및 제2 게이트 구조물은 절연 재료로 제조된 분리 플러그에 의해 분리된다. 제1 게이트 전극 층은 분리 플러그의 측벽과 접촉한다.

Description

반도체 디바이스 및 이의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 개시는 반도체 집적 회로에 관한 것으로, 보다 상세하게는 핀 구조물을 갖는 반도체 디바이스 및 그의 제조 프로세스에 관한 것이다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능, 및 더 낮은 비용을 추구하여 나노미터 기술 프로세스 노드로 진전함에 따라, 제조 및 설계 쟁점 둘 다로부터의 도전과제는 핀 전계 효과 트랜지스터(FinFET; fin field effect transistor)와 같은 3차원 설계의 개발을 일으켰다. FinFET 디바이스는 통상적으로, 높은 종횡비를 갖는 반도체 핀을 포함하며, 여기에 반도체 트랜지스터 디바이스의 채널 및 소스/드레인 영역이 형성된다. 핀 구조물의 측면 위에 이를 따라(예를 들어, 감쌈) 게이트가 형성되며, 채널 및 소스/드레인 영역의 증가된 표면적의 이점을 이용하여 더 빠르고 보다 신뢰성있고 잘 제어되는 반도체 트랜지스터 디바이스를 생성한다. 높은 전기적 유전 상수를 갖는 하이 k(high-k) 게이트 유전체와 함께 금속 게이트 구조물이 종종 FinFET 디바이스에 사용되고, 게이트 교체(gate-replacement) 기술에 의해 제조된다.
반도체 디바이스는, 각각 제1 및 제2 채널 영역을 포함하는 제1 및 제2 FET을 포함한다. 제1 및 제2 FET은 각각 제1 및 제2 게이트 구조물을 포함한다. 제1 및 제2 게이트 구조물은, 제1 및 제2 채널 영역 위에 형성된 제1 및 제2 게이트 유전체 층, 및 제1 및 제2 게이트 유전체 층 위에 형성된 제1 및 제2 게이트 유전체 층을 포함한다. 제1 및 제2 게이트 구조물은 제1 방향을 따라 정렬된다. 제1 게이트 구조물 및 제2 게이트 구조물은 절연 재료로 제조된 분리 플러그에 의해 분리된다. 제1 게이트 전극 층은 분리 플러그의 측벽과 접촉한다.
본 개시는 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 실시에 따라, 다양한 특징부들이 축척대로 도시된 것은 아니며 설명을 위한 목적으로만 사용되는 것임을 강조한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소될 수 있다.
도 1 내지 도 9e는 본 개시의 하나의 실시예에 따라 FET 디바이스를 제조하기 위한 예시적인 순차적 프로세스를 도시한다.
도 10a 및 도 10b는 본 개시의 다른 실시예에 따른 FET 디바이스의 예시적인 구조물을 도시한다.
도 11a 및 도 11b는 본 개시의 하나의 실시예에 따른 FET 디바이스의 예시적인 구조물을 도시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공하는 것임을 이해하여야 할 것이다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고 한정하고자 하는 것이 아니다. 예를 들어, 구성요소들의 치수는 개시된 범위 또는 값에 한정되지 않고, 프로세스 조건 및/또는 디바이스의 원하는 특성에 따라 좌우될 수 있다. 또한, 이어지는 다음의 기재에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 다양한 특징부들은 단순하고 명확하게 하기 위해 상이한 스케일로 임의로 도시될 수 있다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의, 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 설명하고자 기재를 용이하게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는, 도면에 도시된 배향에 더하여, 사용시 또는 동작시 디바이스의 상이한 배향을 포함하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전 또는 다른 배향), 여기에서 사용되는 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다. 또한, 용어 "~로 제조된다"는 "~를 포함하는" 또는 "~로 구성되는"을 의미할 수 있다.
도 1 내지 도 9e는 본 개시의 하나의 실시예에 따라 FinFET 디바이스를 제조하는 예시적인 순차적 프로세스의 단면도 및/또는 평면도를 도시한다. 방법의 추가적인 실시예에 대하여, 도 1 내지 도 9e에 의해 도시된 프로세스 전에, 프로세스 동안 그리고 프로세스 후에 추가의 동작들이 제공될 수 있고 아래에 기재된 동작들 중의 일부가 교체되거나 없어질 수 있다는 것을 이해하여야 한다. 동작/프로세스의 순서는 상호변경 가능할 수 있다.
도 1은 핀 구조물(20)이 기판(10) 위에 형성되는 예시적인 단면도를 도시한다. 핀 구조물을 제조하기 위해, 예를 들어, 열 산화 프로세스 및/또는 화학적 기상 증착(CVD; chemical vapor deposition) 프로세스에 의해, 마스크 층이 기판(예를 들어, 반도체 웨이퍼) 위에 형성된다. 기판은, 예를 들어 약 1× 1015 cm-3 내지 약 5× 1015 cm-3 범위인 불순물 농도를 갖는 p 타입 실리콘 기판이다. 다른 실시예에서, 기판은 약 1× 1015 cm-3 내지 약 5× 1015 cm-3 범위인 불순물 농도를 갖는 n 타입 실리콘 기판이다.
대안으로서, 기판(10)은, 게르마늄과 같은 또다른 원소 반도체; SiC 및 SiGe와 같은 Ⅳ-Ⅳ 화합물 반도체, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 Ⅲ-Ⅴ화합물 반도체를 포함한 화합물 반도체; 또는 이들의 조합을 포함할 수 있다. 하나의 실시예에서, 기판(10)은 SOI(silicon-on insulator) 기판의 실리콘 층이다. SOI 기판이 사용될 때, 핀 구조물은 SOI 기판의 실리콘 층으로부터 돌출할 수 있고, 또는 SOI 기판의 절연체 층으로부터 돌출할 수 있다. 후자의 경우, SOI 기판의 실리콘 층이 핀 구조물을 형성하는데 사용된다. 비정질 Si 또는 비정질 SiC와 같은 비정질 기판, 또는 실리콘 산화물과 같은 절연 재료도 또한 기판(10)으로서 사용될 수 있다. 기판(10)은 불순물(예를 들어, p 타입 또는 n 타입 전도성)로 적합하게 도핑된 다양한 영역을 포함할 수 있다.
마스크 층은, 예를 들어, 일부 실시예에서 패드 산화물(예를 들어, 실리콘 산화물) 층 및 실리콘 질화물 마스크 층을 포함한다. 패드 산화물 층은 열 산화 또는 CVD 프로세스를 사용함으로써 형성될 수 있다. 실리콘 질화물 마스크 층은, 스퍼터링 방법과 같은 물리적 기상 증착(PVD; physical vapor deposition), CVD, 플라즈마 강화 화학적 기상 증착(PECVD; plasma-enhanced chemical vapor deposition), 대기압 화학적 기상 증착(APCVD; atmospheric pressure chemical vapor deposition), 저압 CVD(LPCVD; low-pressure CVD), 고밀도 플라즈마 CVD(HDPCVD; high density plasma CVD), 원자층 증착(ALD; atomic layer deposition), 및/또는 다른 프로세스에 의해 형성될 수 있다.
일부 실시예에서, 패드 산화물 층의 약 2 nm 내지 약 15 nm의 범위이고, 실리콘 질화물 마스크 층의 두께는 약 2 nm 내지 약 50 nm의 범위이다. 마스크 패턴이 마스크 층 위에 더 형성된다. 마스크 패턴은, 예를 들어, 포토 리소그래피에 의해 형성된 포토 레지스트 패턴이다.
에칭 마스크로서 마스크 패턴을 사용함으로써, 패드 산화물(106) 및 실리콘 질화물 마스크 층(107)의 하드 마스크 패턴(100)이 형성된다.
에칭 마스크로서 하드 마스크 패턴을 사용함으로써, 기판은 건식 에칭 방법 및/또는 습식 에칭 방법을 사용한 트렌치 에칭에 의해 핀 구조물(20)로 패터닝된다.
하나의 실시예에서, 기판(10) 위에 배치된 핀 구조물(20)은 기판(10)과 동일한 재료로 제조되고 기판(10)으로부터 연속으로 연장한다. 핀 구조물(20)은 진성(intrinsic)일 수 있고, 또는 n 타입 불순물 또는 p 타입 불순물로 적절하게 도핑될 수 있다.
도 1에서, 4개의 핀 구조물(20)이 배치된다. 이들 핀 구조물은 p 타입 FinFET 및/또는 n 타입 FinFET에 대하여 사용된다. 핀 구조물의 개수는 4개에 한정되지 않는다. 개수는 1만큼 작을 수 있고, 4보다 더 많을 수 있다. 또한, 패터닝 프로세스에 있어서 패턴 충실도(fidelity)를 개선하도록 하나 이상의 더미 핀 구조물이 핀 구조물(20)의 양측에 인접하게 배치될 수 있다. 핀 구조물(20)의 폭(W1)은 일부 실시예에서 약 5 nm 내지 약 40 nm의 범위이고, 특정 실시예에서 약 7 nm 내지 약 20 nm의 범위이다. 핀 구조물(20)의 높이(H1)는 일부 실시예에서 약 100 nm 내지 약 300 nm의 범위이고, 다른 실시예에서 약 50 nm 내지 100 nm의 범위이다. 핀 구조물의 높이가 균일하지 않을 때, 기판으로부터의 높이는 핀 구조물의 평균 높이에 대응하는 평면으로부터 측정될 수 있다.
도 2에 도시된 바와 같이, 격리 절연 층을 형성하기 위한 절연 재료 층(50)이 핀 구조물(20)을 완전히 덮도록 기판(10) 위에 형성된다.
격리 절연 층(50)을 위한 절연 재료는, 예를 들어, LPCVD(저압 화학적 기상 증착), 플라즈마-CVD 또는 유동(flowable) CVD에 의해 형성된 실리콘 이산화물로 제조된다. 유동 CVD에서는, 실리콘 산화물 대신에 유동성(flowable) 유전체 재료가 성막된다. 유동성 유전체 재료는, 그 이름이 제시하는 대로, 높은 종횡비를 갖는 갭 또는 공간을 채우도록 성막동안 "유동(flow)"할 수 있다. 보통, 성막된 막이 유동할 수 있도록 실리콘 함유 전구체에 다양한 화학물질이 추가된다. 일부 실시예에서, 수소화 질소 결합이 추가된다. 유동성 유전체 전구체, 특히 유동성 실리콘 산화물 전구체의 예는, 실리케이트, 실록산, MSQ(methyl silsesquioxane), HSQ(hydrogen silsesquioxane), MSQ/HSQ, TCPS(perhydrosilazane), PSZ(perhydropolysilazane), TEOS(tetraethyl orthosilicate), 또는 TSA(trisilylamine)과 같은 실릴-아민을 포함한다. 이들 유동성 실리콘 산화물 재료는 복수의 동작 프로세스로 형성된다. 유동성 막이 성막된 후에, 이는 경화된 다음 어닐링되어 실리콘 산화물을 형성하도록 원치않는 요소(들)를 제거한다. 원치않는 요소(들)가 제거될 때, 유동성 막은 조밀화되고 수축한다. 일부 실시예에서, 복수의 어닐 프로세스가 수행된다. 유동성 막은 한번보다 더 많은 횟수 경화되고 어닐링된다. 격리 절연 층(50)은 SOG, SiO, SiON, SiOCN 또는 FSG(fluorine-doped silicate glass)일 수 있다. 격리 절연 층(50)은 붕소 및/또는 인으로 도핑될 수 있다.
격리 절연 층(50)을 형성한 후에, 격리 절연 층(50)의 상부 부분과 패드 산화물 층(106) 및 실리콘 질화물 마스크 층(107)을 포함한 마스크 층(100)을 제거하도록 평탄화 동작이 수행된다. 그 다음, 도 3에 도시된 바와 같이, 채널 영역이 될 핀 구조물(20)의 상부 부분이 노출되도록 격리 절연 층(50)이 더 제거된다.
격리 절연 층(50)을 형성한 후에, 열 프로세스, 예를 들어 어닐 프로세스가 격리 절연 층(50)의 품질을 개선하도록 선택적으로 수행된다. 특정 실시예에서, 열 프로세스는 비활성 가스 분위기, 예를 들어 N2, Ar 또는 He 분위기에서 약 1.5초 내지 약 10초 동안 약 900 ℃ 내지 약 1050 ℃ 범위의 온도에서 금속 열 어닐링(RTA; rapid thermal annealing)을 사용함으로써 수행된다.
핀 구조물(20)의 상부 부분이 격리 절연 층(50)으로부터 노출된 후에, 도 4a 내지 도 4d에 도시된 바와 같이, 게이트 절연 층(105) 및 폴리 실리콘 층이 격리 절연 층(50) 및 노출된 핀 구조물(20) 위에 형성되고, 그 다음 폴리 실리콘으로 제조된 게이트 층(110)을 얻도록 패터닝 동작이 수행된다. 게이트 절연 층(105)은, CVD, PVD, ALD, e-빔 증발, 또는 다른 적합한 프로세스에 의해 형성된 실리콘 산화물일 수 있다. 폴리 실리콘 층의 두께는 일부 실시예에서 약 5 내지 약 100 nm의 범위이다. 이 실시예로 기재된 게이트 교체 기술에서, 게이트 절연 층(105) 및 게이트 층(100)은 둘 다 결국에 제거되는 더미 층이다.
폴리 실리콘 층의 패터닝 후에, 게이트 층(110)의 양면에 측벽 절연 층(80)(측벽 스페이서)이 또한 형성된다. 측벽 절연 층(80)은, SiN, SiCN, SiON 또는 SiOCN과 같은 실리콘 산화물 또는 실리콘 질화물계 재료의 하나 이상의 층으로 제조된다. 하나의 실시예에서, 실리콘 질화물이 사용된다.
측벽 절연 층(80)이 형성된 후에, 컨택 에칭 정지 층(CESL; contact-etch stop layer)으로서 사용될 절연 층(도시되지 않음)이 폴리 실리콘 층(110) 및 측벽 절연 층(80) 위에 선택적으로 형성될 수 있다. CESL 층은, SiN, SiCN, SiON 또는 SiOCN과 같은 실리콘 산화물 또는 실리콘 질화물계 재료의 하나 이상의 층으로 제조될 수 있다. 하나의 실시예에서, 실리콘 질화물이 사용된다.
또한, 측벽 절연 층(80)( 및 형성되는 경우 CESL)을 갖는 게이트 층(110) 사이의 공간에 그리고 게이트 층(110) 위에 층간 유전체 층(ILD; interlayer dielectric layer)(70)이 형성된다. ILD(70)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), SiOCN, FSG(fluorine-doped silicate glass), 또는 로우 K 유전체 재료를 포함할 수 있고, CVD 또는 다른 적합한 프로세스에 의해 제조될 수 있다. 격리 절연 층(50)을 위한 절연 재료는 ILD(70)를 위한 절연 재료와 동일하거나 상이할 수 있다.
도 4a 내지 도 4d에 도시된 구조물을 얻도록, 에칭 백 프로세스 및/또는 화학 기계적 연마(CMP; chemical mechanical polishing) 프로세스와 같은 평탄화 동작이 수행된다. 도 4a는 평면도(상부도)이고, 도 4b는 게이트 층(110) 및 층간 유전체 층(70)이 형성된 후의 FinFET 디바이스의 사시도이다. 도 1 내지 도 3 그리고 도 4c는 도 4a의 라인 X1-X1에 따른 단면도에 대응하고, 도 4d는 도 4a의 라인 Y1-Y1에 따른 단면도에 대응하고, 도 4b는 도 4a의 박스표시된 부분(B1)에 대응한다.
도 4a 및 도 4b에 도시된 바와 같이, 게이트 층(110)은 일정한 피치로 하나의 방향(X 방향)으로 연장하는 라인-공간(line-and-space) 구성으로 형성된다. 게이트 층(110)은, 하나의 방향에 수직인 또다른 방향(Y 방향)으로 연장하는 또다른 라인-공간 구성, 및 다른 치수의 또다른 라인-공간 구성을 포함할 수 있다.
게이트 층(110)은 핀 구조물(20)로 형성된 FinFET의 채널 영역을 덮는다. 다르게 말하자면, 게이트 층(110)은 채널 영역 위에 형성된다. 게이트 층이 덮지 않는 핀 구조물은, 적합한 소스/드레인 제조 동작에 의해 소스/드레인 영역이 될 것이다.
다음으로, 도 5a 내지 도 5c에 도시된 바와 같이, 게이트 층(110)의 상부 표면을 노출시킬 평탄화 동작 후에, 게이트 층(110) 및 게이트 절연 층(105)(즉, 더미 층)은 건식 에칭 및/또는 습식 에칭을 사용함으로써 제거되며, 그리하여 도 5a 내지 도 5c에 도시된 바와 같이, 게이트-라인 개구(120)를 형성한다.
다음으로, 도 6a 내지 도 6d에 도시된 바와 같이, 게이트 유전체 층(130) 및 금속 게이트 전극 층(140)을 포함하는 금속 게이트 구조물이 게이트-라인 개구(120)에 형성된다. 도 6d는 도 6b의 영역(B2)의 확대도이다.
특정 실시예에서, 게이트 유전체 층(130)은, 실리콘 산화물로 제조된 계면 층(132), 및 실리콘 산화물, 실리콘 질화물, 또는 하이 k 유전체 재료, 다른 적합한 유전체 재료, 및/또는 이들의 조합과 같은 유전체 재료의 하나 이상의 층(134)을 포함한다. 하이 k 유전체 재료의 예는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물 알루미나(HfO2-Al2O3) 합금, 다른 적합한 하이 k 유전체 재료, 및/또는 이들의 조합을 포함한다. 계면 층(132)은, 예를 들어 핀 구조물(20)의 채널 영역의 열 산화에 의해 형성된다. 유전체 재료 층(134)은, 격리 절연 층(50)의 상부 표면 및 핀 구조물의 채널 영역 위에 CVD 또는 ALD에 의해 형성된다.
특정 실시예에서, 도 6d에 도시된 바와 같이, 금속 게이트 전극 층(140)은, 배리어 층(142), 일함수(work function) 조정 층(144) 및 글루(또는 접착) 층(146)과 같은 아래의 층들 및 메인 금속 층(148)을, 이 순서대로 적층된 대로, 포함한다.
핀 구조물(20)의 채널 영역의 상부 부분이 도 6b에서는 설명을 위한 목적으로 직사각형 형상(직각)을 갖는 것으로 예시되어 있지만, 핀 구조물(20)의 채널 영역의 상부 부분은 일반적으로 도 6d에 도시된 바와 같이 라운드(round) 형상을 갖는다.
배리어 층(142)은, 예를 들어, TiN, TaN, TiAlN, TaCN, TaC 또는 TaSiN으로 제조된다. 하나의 실시예에서, TaN이 사용된다.
일함수 조정 층(144)은, TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단층 또는 이들 재료 중의 둘 이상의 다층과 같은 전도성 재료로 이루어진다. n 채널 FET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중의 하나 이상이 일함수 조정 층으로서 사용되고, p 채널 FET의 경우, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중의 하나 이상이 일함수 조정 층으로서 사용된다. 일함수 조정 층은 ALD, PVD, CVD, e-빔 증발 또는 다른 적합한 프로세스에 의해 형성될 수 있다. 또한, 일함수 조정 층은, 상이한 금속 층을 사용할 수 있는 n 채널 FinFET 및 p 채널 FinFET에 대하여 각각 형성될 수 있다.
글루 층(146)은, 예를 들어 TiN, TaN, TiAlN, TaCN, TaC 또는 TaSiN으로 제조된다. 하나의 실시예에서, TiN이 사용된다.
메인 금속 층(148)은, 알루미늄, 구리, 티타늄, 탄탈, 텅스텐, 코발트, 몰리브덴, 탄탈 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적합한 재료, 및/또는 이들의 조합과 같은 임의의 적합한 금속 재료의 하나 이상의 층을 포함한다.
금속 게이트 구조물을 형성하는 데 있어서, 게이트 유전체 층(130) 및 게이트 전극 층(140)이 적합한 막 형성 방법에 의해, 예를 들어 게이트 유전체 층의 경우 CVD 또는 ALD에 의해 또는 금속 층의 경우 CVD, PVD, ALD 또는 전해도금에 의해 형성되고, 그 다음 CMP와 같은 평탄화 동작이 수행된다.
금속 게이트 구조물을 형성한 후에, 도 6a 내지 도 6d의 결과물 위에 마스크 패턴(150)이 형성된다. 도 7a는 도 7c의 라인 X1-X1에 대응하는 단면도이고, 도 7b는 도 4a의 영역(B1)에 대응하는 영역의 사시도이고, 도 7c는 상부도이다.
마스크 패턴(150)은, 예를 들어, 금속 게이트 구조물을 형성하는 금속 재료에 대해 높은 에칭 선택도를 갖는 재료에 의해 형성된다. 하나의 실시예에서, 마스크 패턴(150)은 실리콘 산화물 또는 실리콘 질화물로 제조된다. 마스크 패턴(150)은 개구(155)를 갖는다. X 방향을 따라 개구(155)의 폭은 일부 실시예에서 약 5 nm 내지 약 100 nm의 범위이고, 다른 실시예에서 약 10 nm 내지 약 30 nm 범위이다. Y 방향을 따라 개구(155)의 폭(W2)은, 원하는 개수의 게이트 구조물을 노출시키도록 조정된다. 도 7c에서, Y 방향을 따라 개구(155)의 폭(W2)은, 2개의 게이트 구조물이 개구(155)에서 노출되도록 이루어지고, Y 방향에서 개구의 에지는 ILD(70) 위에 인접한 게이트 구조물들 사이에 위치된다.
도 8a 내지 도 8c에 도시된 바와 같이, 에칭 마스크로서 마스크 패턴(150)을 사용함으로써, 게이트 구조물을 분리하는 개구(160)를 얻도록, 금속 게이트 층(140) 및 게이트 유전체 층(130)의 일부가 제거된다. 게이트 층의 에칭은 플라즈마 에칭에 의해 수행된다.
도 8a에 도시된 바와 같이, Y 방향을 따라, 금속 게이트 전극 층(140)이 개구(160)에서 노출되고, 도 8b에 도시된 바와 같이, X 방향을 따라, 개구는 게이트 유전체 층(130)에 의해 형성된다.
일부 실시예에서, 도 8a 내지 도 8c에 도시된 바와 같이, 게이트 유전체 층(130)은 개구(160)의 바닥으로부터 완전히 제거된다. 또한, 개구(160)에 어떠한 유전체 층도 남아있지 않도록, 게이트 유전체 층(130)은 개구(160)에서 완전히 제거될 수도 있다. 다른 실시예에서, 게이트 유전체 층(130)은 개구(160)의 바닥에 남는다.
개구(160)의 단면도가 도 8b에 도시된 직사각형 형상을 갖지만, 일부 실시예에서 개구(160)는 더 큰 상부 크기 및 더 작은 하부 크기를 갖는 테이퍼드(tapered) 형상을 갖는다는 것을 유의하여야 한다.
그 다음, 도 9a 내지 도 9e에 도시된 바와 같이, 분리 플러그(170)가 개구(160)에 형성된다. 도 9a는 상부도이고, 도 9b는 도 9a의 라인 X1-X1의 단면도이고, 도 9c는 도 9a의 라인 Y1-Y1의 단면도이다. 도 9d는 사시도이고, 도 9e는 도 9b의 영역(B3)의 확대도이다.
분리 플러그(170)를 형성하기 위해, CVD 또는 ALD를 사용함으로써 절연 재료의 전면(blanket) 층이 개구(160)에 채워지고 게이트 전극(170) 및 ILD(70) 위에 형성되며, 그 다음 CMP와 같은 평탄화 동작이 수행된다. CMP에 있어서, 도 9a 및 도 9b에 도시된 바와 같이, CMP는 금속 게이트 전극 층(140)의 상부 표면을 노출시키도록 수행된다. 다르게 말하자면, 금속 게이트 전극 층(140)은 CMP 프로세스에 대한 스토퍼로서 기능한다. 평탄화 동작에 의해, 분리 플러그(170)가 형성된다.
분리 플러그(170)는, 예를 들어 SiN, SiON, SiCN 또는 SiOCN과 같은 실리콘 산화물 또는 실리콘 질화물계 재료로 제조된다.
본 실시예에서, 게이트 유전체 층(130) 및 금속 게이트 전극 층(140)이 형성된 후에, 개구(160) 및 분리 플러그(170)가 형성된다. 그에 따라, 도 9e에 도시된 바와 같이, 메인 금속 층(148)은 분리 플러그의 측벽과 접촉한다. 또한, Y 방향을 따라 게이트 유전체 층(130)의 가장 위의 부분이 핀 구조물(20) 위에 위치되고, Y 방향을 따라 금속 게이트 전극 층(140)의 아래의 층들(142, 144 및 146)의 가장 위의 부분도 또한 핀 구조물(20) 위에 위치된다. X 방향을 따라, 금속 게이트 전극 층(140) 및 게이트 유전체 층은 동일한 높이를 갖는다.
전술한 실시예에서, 도 7a 내지 도 8c에 도시된 바와 같이, 금속 게이트 구조물은, 각각이 게이트 유전체 층(130)을 갖는 2개의 금속 게이트 전극 층(140)으로 분리된다. 그러나, 다른 실시예에서, 금속 게이트 구조물은 패터닝 동작에 의해 2개보다 많은 게이트 전극 층으로 분리된다. 이러한 경우에, 도 10a에 도시된 바와 같이, 각각이 금속 게이트 전극 층(140) 및 게이트 유전체 층(130)을 포함하는 복수의 금속 게이트 구조물이 정렬되고 분리 플러그(170)에 의해 분리된다.
또한, 금속 게이트 구조물은 분리 동작 전에 그의 길이 방향으로 2개의 단부를 갖는다. 일부 실시예에서, 도 10a의 영역(B3)에 도시된 바와 같이, 분리 플러그(170)가 이들 단부 중의 적어도 하나에 형성된다. 이러한 경우,금속 게이트 전극 층(140) 및 게이트 유전체 층(130)을 포함하는 분리된 게이트 구조물은 2개의 분리 플러그(170) 사이에 끼게 된다.
다른 실시예에서, 도 10a의 영역(B4)에 도시된 바와 같이, 단부 중의 적어도 하나에 분리 플러그(170)가 형성되지 않는다. 이러한 경우, 금속 게이트 전극 층(140) 및 게이트 유전체 층(130)을 포함하는 게이트 구조물의 하나의 단부는 분리 플러그(170)를 갖고, 게이트 구조물의 다른 단부는 도 10b에 도시된 구조물을 갖는다. 도 10b는 도 10a의 라인 B5의 단면도이다. 도 10b에 도시된 바와 같이, 게이트 구조물, 특히 게이트 유전체 층(130)은 ILD(70)와 접촉하고, 금속 게이트 전극 층(140), 특히 메인 금속 게이트 전극 층(148)은 ILD(70)와 접촉하지 않는다.
더미 게이트 전극을 나누고 분리된 더미 게이트 전극 사이의 개구를 채움으로써 분리 플러그가 먼저 형성되고, 그 다음 분리된 더미 게이트 전극을 제거함으로써 형성된 공간이 금속 게이트 재료에 의해 채워지는 경우에, 게이트 유전체 층 및 배리어 층, 일함수 조정 층 및 글루 층과 같은 아래의 금속 층은 분리 플러그의 측면 표면 상에 형성된다. 이러한 경우, 도 9e에 도시된 바와 같은 분리 플러그와 핀 구조물 사이의 거리(D1)는 너무 작게 설정될 수 없는데, 더 작은 거리(D1)는 메인 금속 층(148)이 분리 플러그와 핀 구조물 사이의 공간을 완전히 채우는 것을 막을 수 있기 때문이다.
이와 달리, 본 실시예에서는, 분리 플러그의 측면 표면 상에 어떠한 게이트 유전체 층도 어떠한 아래의 금속 층도 형성되지 않으므로, 거리(D1)가 작아지게 되더라도, 메인 금속 층(148)은 분리 플러그(170)와 핀 구조물(20) 사이의 공간을 완전히 채울 수 있다. 그에 따라, 반도체 디바이스를 축소시키는 것이 가능하다.
다른 실시예에서, 게이트 절연 층(105)은 더미 층이 아니고, FET 디바이스에 최종적으로 사용되는 유전체 재료로 제조된다. 이러한 경우, 상기에 기재된 하이 k 유전체 재료가 사용될 수 있다. 게이트 절연 층(105)이 더미 층이 아닐 때, 게이트 유전체 층(130)은 금속 게이트 전극 층(140)을 형성하기 전에 성막되지 않는다.
도 9a 내지 도 9e에 도시된 구조물은, 상호접속 비아, 상호접속 금속 층, 패시베이션 층 등과 같은 다양한 특징부들을 형성하도록 부가의 CMOS 프로세스를 겪는다는 것을 이해하여야 한다.
상기 실시예에서, FinFET이 채용되어 있다. 그러나, 전술한 기술은 도 11a 및 도 11b에 도시된 바와 같이, 평면 타입 FET에 적용될 수 있다. 도 11a 및 도 11b에 도시된 바와 같이, FET은 반도체 기판의 채널 영역(25), 그리고 채널 영역(25) 위에 형성된 게이트 유전체 층(130') 및 게이트 유전체 층(130') 위에 형성된 금속 게이트 전극 층(140')을 포함한 게이트 구조물을 포함한다. 게이트 유전체 층(130')은 게이트 유전체 층(130)과 유사하게, 계면 층(132') 및 유전체 재료의 하나 이상의 층(134')을 포함한다. 금속 게이트 전극 층(140')은, 금속 게이트 전극 층(140)과 유사하게, 배리어 층(142'), 일함수 조정 층(144'), 글루(또는 접착) 층(146'), 및 메인 금속 층(148')을 이 순서로 적층된 대로 포함한다. 채널 영역은 격리 절연 층(50)에 의해 분리되고, 2개의 게이트 구조물은 분리 플러그(170)에 의해 분리된다.
여기에 기재된 다양한 실시예 또는 예는 기존의 기술 이상의 여러 이점을 제공한다. 예를 들어, 분리 플러그의 측벽 표면 상에 어떠한 게이트 유전체 층도 그리고 어떠한 아래의 금속 층도 형성되지 않으므로, 금속 게이트 재료에 의해 채워질 게이트 공간의 Y 방향의 폭이 더 커질 수 있다. 확대된 게이트 개구로써, 금속 게이트 전극 재료와 같은 금속 게이트 재료가, 보이드를 형성하는 일 없이 개구에 완전히 채워질 수 있다. 이어서, 이는 분리 플러그와 핀 구조물 사이의 거리를 더 작게 만들며, 반도체 디바이스를 축소시키는 것이 가능하다.
여기에 모든 이점들이 반드시 설명된 것은 아니며, 모든 실시예 또는 예에 어떠한 특정 이점도 요구되는 것이 아니고, 다른 실시예 또는 예가 다른 이점을 제공할 수 있다는 것을 이해하여야 할 것이다.
본 개시의 하나의 양상에 따르면, 반도체 디바이스는 제1 핀 전계 효과 트랜지스터(FinFET) 및 제2 FinFET을 포함한다. 제1 FinFET은 제1 방향으로 연장하는 제1 핀 구조물 및 제1 게이트 구조물을 포함한다. 제1 게이트 구조물은, 제1 핀 구조물 위에 형성된 제1 게이트 유전체 층 및 제1 게이트 유전체 층 위에 형성된 제1 게이트 전극 층을 포함하고, 제1 방향에 수직인 제2 방향으로 연장한다. 제2 FinFET은 제1 방향으로 연장하는 제2 핀 구조물 및 제2 게이트 구조물을 포함한다. 제2 게이트 구조물은, 제2 핀 구조물 위에 형성된 제2 게이트 유전체 층 및 제2 게이트 유전체 층 위에 형성된 제2 게이트 전극 층을 포함하고, 제2 방향으로 연장한다. 제1 게이트 구조물 및 제2 게이트 구조물은 제2 방향을 따라 정렬된다. 제1 게이트 구조물 및 제2 게이트 구조물은 절연 재료로 제조된 분리 플러그(separation plug)에 의해 분리된다. 제1 게이트 전극 층은 분리 플러그의 측벽과 접촉한다.
본 개시의 다른 양상에 따르면, 반도체 디바이스는 제1 전계 효과 트랜지스터(FET) 및 제2 FET를 포함한다. 제1 FET은 반도체 기판의 제1 채널 영역 및 제1 게이트 구조물을 포함한다. 제1 게이트 구조물은, 제1 채널 영역 위에 형성된 제1 게이트 유전체 층 및 제1 게이트 유전체 층 위에 형성되는 제1 게이트 전극 층을 포함하고, 제1 방향으로 연장한다. 제2 FET은 반도체 기판의 제2 채널 영역 및 제2 게이트 구조물을 포함한다. 제2 게이트 구조물은, 제2 채널 영역 위에 형성된 제2 게이트 유전체 층 및 제2 게이트 유전체 층 위에 형성되는 제2 게이트 전극 층을 포함하고, 제1 방향으로 연장한다. 제1 게이트 구조물 및 제2 게이트 구조물은 제1 방향을 따라 정렬된다. 제1 게이트 구조물 및 제2 게이트 구조물은 절연 재료로 제조된 분리 플러그에 의해 분리된다. 제1 게이트 전극 층은 분리 플러그의 측벽과 접촉한다.
본 개시의 다른 양상에 따르면, 반도체 디바이스를 제조하는 방법은, 기판 위에 형성된 채널 영역들 위에 더미 게이트 구조물을 형성하는 단계를 포함한다. 더미 게이트 구조물은 더미 게이트 전극 층을 포함한다. 더미 게이트 구조물의 양측에 층간 유전체 층들이 형성된다. 층간 유전체 층들을 형성한 후에, 전극 공간이 형성되도록 더미 게이트 전극 층이 제거된다. 전극 공간에 게이트 구조물이 형성된다. 게이트 구조물은 게이트 전극 층을 포함한다. 게이트 구조물이, 개구에 의해 분리된 제1 게이트 구조물 및 제2 게이트 구조물을 포함하는 적어도 2개의 분리된 게이트 구조물들로 나누어지도록, 게이트 구조물이 패터닝된다. 개구를 절연 재료로 채움으로써 분리 플러그가 형성된다. 제1 게이트 구조물의 게이트 전극 층은 분리 플러그의 측벽과 접촉한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상들을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자들은, 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가의 구성은 본 개시의 사상 및 범위에서 벗어나지 않으며, 본 개시의 사상 및 범위에서 벗어나지 않고서 여기에 다양한 변경, 치환, 및 대안을 행할 수 있다는 것을 알아야 한다.

Claims (9)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 형성된 채널 영역들 위에 더미 게이트 구조물 - 상기 더미 게이트 구조물은 더미 게이트 전극 층을 포함함 - 을 형성하는 단계;
    상기 더미 게이트 구조물의 양측에 층간 유전체 층들을 형성하는 단계;
    상기 층간 유전체 층들을 형성한 후에, 상기 더미 게이트 전극 층을 제거하여, 전극 공간을 형성하는 단계;
    상기 전극 공간 내에 게이트 구조물 - 상기 게이트 구조물은 게이트 전극 층을 포함함 - 을 형성하는 단계;
    상기 게이트 구조물이, 분리 개구(separation opening)에 의해 분리된 제1 게이트 구조물 및 제2 게이트 구조물을 포함하는 적어도 2개의 분리된 게이트 구조물들로 나누어지도록, 상기 게이트 구조물을 패터닝하는 단계; 및
    상기 분리 개구를 절연 재료로 채움으로써 분리 플러그를 형성하는 단계
    를 포함하고,
    상기 제1 게이트 구조물의 상기 게이트 전극 층의 하나의 단부 표면은, 상기 분리 플러그의 측벽과의 사이에 상기 제1 게이트 구조물의 게이트 유전체 층을 개재하지 않고 상기 분리 플러그의 측벽과 접촉하고, 상기 하나의 단부 표면에 대향하는 상기 제1 게이트 구조물의 상기 게이트 전극 층의 다른 단부 표면은, 층간 유전체 층과의 사이에 상기 제1 게이트 구조물의 상기 게이트 유전체 층을 개재하는 상기 층간 유전체 층을 향하는 것인, 반도체 디바이스 제조 방법.
  2. 제1항에 있어서, 상기 게이트 구조물을 패터닝하는 단계에서, 상기 게이트 구조물은 3개 이상의 분리된 게이트 구조물들로 나누어지는 것인, 반도체 디바이스 제조 방법.
  3. 제1항에 있어서, 상기 분리 개구를 형성한 후에, 상기 게이트 전극 층은 상기 분리 개구 내에서 노출되는 것인, 반도체 디바이스 제조 방법.
  4. 제1항에 있어서, 상기 게이트 구조물을 패터닝하는 단계는,
    상기 게이트 구조물 및 상기 층간 유전체 층 위에 마스크 층을 형성하는 단계;
    개구 패턴을 형성하기 위하여 상기 마스크 층을 패터닝하는 단계; 및
    상기 분리 개구를 형성하기 위하여, 상기 개구 패턴 아래의 상기 게이트 구조물의 일부를 에칭하는 단계
    를 포함하는 것인, 반도체 디바이스 제조 방법.
  5. 제1항에 있어서,
    상기 제1 게이트 구조물의 상기 게이트 전극 층은, 하나 이상의 하부 층(underlying layer) 및 메인 금속 전극 층을 포함하고,
    상기 메인 금속 전극 층은, 상기 분리 플러그의 측벽과의 사이에 상기 제1 게이트 구조물의 상기 게이트 유전체 층을 개재하지 않고 상기 분리 플러그의 측벽과 접촉하는 것인, 반도체 디바이스 제조 방법.
  6. 제1항에 있어서,
    상기 더미 게이트 구조물은, 상기 더미 게이트 전극 층의 대향하는 측면들 상에 배치된 더미 게이트 유전체 층 및 측벽 스페이서 층들을 더 포함하고,
    상기 전극 공간은, 상기 더미 게이트 전극 층 및 상기 더미 게이트 유전체 층을 제거함으로써 형성되는 것인, 반도체 디바이스 제조 방법.
  7. 제6항에 있어서, 상기 전극 공간 내에 게이트 구조물을 형성하는 단계에서, 상기 게이트 구조물은 상기 게이트 유전체 층을 포함하는 것인, 반도체 디바이스 제조 방법.
  8. 제1항에 있어서,
    나누어지기 전의 상기 게이트 구조물은 제1 단부 및 제2 단부를 갖고,
    상기 제1 게이트 구조물은, 상기 분리 플러그가 형성되는 곳의 반대측 단부인 상기 제1 단부를 포함하고,
    상기 제1 단부에 또 다른 분리 플러그가 형성되는 것인, 반도체 디바이스 제조 방법.
  9. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 배치된 격리 절연 층으로부터 돌출하는 제1 핀 구조물 및 제2 핀 구조물을 형성하는 단계;
    게이트 유전체 층 및 게이트 전극 층을 포함하는 게이트 구조물을 상기 제1 핀 구조물 및 상기 제2 핀 구조물 위에 형성하는 단계;
    상기 게이트 구조물을 패터닝하여, 상기 게이트 전극 층을, 분리 개구에 의해 분리된 제1 게이트 전극 층 및 제2 게이트 전극 층을 포함하는 적어도 2개의 분리된 게이트 전극 층들로 분리하는 단계; 및
    상기 분리 개구를 절연 재료로 채움으로써 분리 플러그를 형성하는 단계
    를 포함하고,
    상기 제1 게이트 전극 층은, 상기 분리 플러그의 측벽과의 사이에 상기 게이트 유전체 층을 개재하지 않고 상기 분리 플러그의 측벽과 접촉하고,
    상기 제2 게이트 전극 층은, 상기 분리 플러그의 다른 측벽과의 사이에 상기 게이트 유전체 층을 개재하지 않고 상기 분리 플러그의 다른 측벽과 접촉하고,
    상기 분리 플러그와 접촉하는 단부 표면에 대향하는 상기 제1 게이트 전극 층 및 상기 제2 게이트 전극 층 중 하나의 단부 표면은, 층간 유전체 층과의 사이에 상기 게이트 유전체 층을 개재하는 상기 층간 유전체 층을 향하는 것인, 반도체 디바이스 제조 방법.
KR1020180016788A 2015-10-30 2018-02-12 반도체 디바이스 및 이의 제조 방법 KR102183123B1 (ko)

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