KR102549331B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 제1 내지 제3 영역을 포함하는 기판으로서, 상기 제3 영역은 제1 방향으로 상기 제1 및 제2 영역 사이에 위치하는 기판, 상기 기판 상에 돌출되고 상기 제1 방향으로 연장되는 핀, 상기 핀 상에 상기 제1 및 제2 영역에 각각 형성되는 제1 및 제2 게이트 구조체, 상기 제3 영역의 상기 핀 상에 서로 이격되어 형성되는 제1 및 제2 스페이서로서, 상기 제1 및 제2 스페이서는 서로 멀어지는 방향으로 기울어지고, 상기 제1 및 제2 스페이서와 상기 핀의 상면과의 각각의 사이각은 예각인 제1 및 제2 스페이서, 상기 제1 및 제2 스페이서 사이에 형성되는 리세스로서, 상기 리세스의 측벽은 상기 핀, 제1 및 제2 스페이서인 리세스 및 상기 리세스를 채우는 소자 분리막을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 동작 특성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 동작 특성이 향상된 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 제1 내지 제3 영역을 포함하는 기판으로서, 상기 제3 영역은 제1 방향으로 상기 제1 및 제2 영역 사이에 위치하는 기판, 상기 기판 상에 돌출되고 상기 제1 방향으로 연장되는 핀, 상기 핀 상에 상기 제1 및 제2 영역에 각각 형성되는 제1 및 제2 게이트 구조체, 상기 제3 영역의 상기 핀 상에 서로 이격되어 형성되는 제1 및 제2 스페이서로서, 상기 제1 및 제2 스페이서는 서로 멀어지는 방향으로 기울어지고, 상기 제1 및 제2 스페이서와 상기 핀의 상면과의 각각의 사이각은 예각인 제1 및 제2 스페이서, 상기 제1 및 제2 스페이서 사이에 형성되는 리세스로서, 상기 리세스의 측벽은 상기 핀, 제1 및 제2 스페이서인 리세스 및 상기 리세스를 채우는 소자 분리막을 포함한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판 상에 돌출되고 제1 방향으로 연장되는 핀, 상기 핀 상에 서로 이격되어 형성되는 제1 및 제2 게이트 구조체, 상기 핀 상에 상기 제1 및 제2 게이트 구조체 사이에 형성되고, 서로 이격되는 제1 및 제2 스페이서, 상기 제1 및 제2 스페이서 사이에 형성되는 리세스로서, 상기 리세스의 측벽은 상기 핀, 제1 및 제2 스페이서인 리세스, 상기 리세스를 채우는 소자 분리막, 상기 소자 분리막, 상기 제1 및 제2 게이트 구조체를 덮는 층간 절연막 및 상기 층간 절연막을 관통하고, 상기 제1 및 제2 스페이서의 측면에 각각 형성되는 컨택을 포함하되, 상기 제1 및 제2 스페이서는 상기 컨택 방향으로 기울어지되, 상기 컨택과 접하지 않는다.
상기 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 기판 상에 돌출되고 제1 방향으로 연장되는 핀을 형성하고, 상기 핀 상에 상기 핀과 교차하고, 서로 이격된 제1 및 제2 더미 게이트 구조체를 형성하고, 상기 제1 및 제2 더미 게이트 구조체의 측벽에 각각 제1 및 제2 스페이서를 형성하고, 상기 제2 더미 게이트 구조체를 제거하여 상기 핀의 일부를 노출시키고, 노출된 상기 핀 및 상기 제2 스페이서의 일부를 식각하여 리세스를 형성하고, 상기 리세스를 채우는 소자 분리막을 형성하고, 상기 소자 분리막의 일부 및 상기 제2 스페이서의 일부를 제거하면서, 상기 제2 스페이서의 높이를 조절하되, 상기 제2 스페이서는 상기 소자 분리막의 반대 방향으로 기울어지고, 상기 소자 분리막 상에 층간 절연막을 형성하는 것을 포함한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 2는 도 1의 A - A로 자른 단면도이다.
도 3은 도 2의 B 부분을 확대한 단면도이다.
도 4는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5는 도 4의 B 부분을 확대한 단면도이다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 도 6의 B 부분을 확대한 단면도이다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9는 도 8의 B 부분을 확대한 단면도이다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11은 도 10의 B 부분을 확대한 단면도이다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 14 내지 도 31은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
제한되는 것은 아니다. 예를 들어 제1 핀(F1)은 장변 방향이 제2 방향(Y1), 단변 방향이 제1 방향(X1)일 수 있다.
제1 핀(F1)은 기판(101)의 일부일 수도 있고, 기판(101)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 핀(F1)은 예를 들어, Si 또는 SiGe 등을 포함할 수 있다. 필드 절연막(110)은 기판(100) 상에 형성되며, 핀(F1)의 측벽 일부를 덮고 핀(F1)의 상부를 노출시킬 수 있다. 필드 절연막(110)은 예를 들어, 산화막일 수 있다.
제1 및 제2 게이트 구조체(151a, 151b)는 서로 이격되어 배치된다. 제1 및 제2 게이트 구조체(151a, 151b) 각각은 제1 핀(F1)과 교차할 수 있다. 도 1 에서는 제1 및 제2 게이트 구조체(151a, 151b)가 제2 방향(Y1)으로 연장되는 것으로 도시되어 있으나 이에 제한되는 것은 아니며, 제1 및 제2 게이트 구조체(151a, 151b)는 제1 핀(F1)과 평면도 상에서 예각 또는 둔각을 이루면서 제1 핀(F1)과 교차할 수 있다.
제1 및 제2 게이트 구조체(151a, 151b)는 각각 제1 및 제2 게이트 절연막(153a, 153b)과 제1 및 제2 게이트 전극(155a, 155b)을 포함할 수 있다.
제1 및 제2 게이트 절연막(153a, 153b) 각각은 제1 핀(F1)과 제1 및 제2 게이트 전극(155a, 155b) 사이에 형성될 수 있다. 제1 및 제2 게이트 절연막(153a, 153b) 각각은 제1 핀(F1)의 상면과 측면(장변)의 상부에 형성될 수 있다. 또한, 제1 및 제2 게이트 절연막(153a, 153b) 각각은 제1 및 제2 게이트 전극(155a, 155b)과 필드 절연막(110) 사이에 배치될 수 있다. 이러한 제1 및 제2 게이트 절연막(153a, 153b)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 게이트 절연막(153a, 153b)은 HfO2, ZrO2, LaO, Al2O3 또는 Ta2O5을 포함할 수 있다.
제1 및 제2 게이트 전극(155a, 155b) 각각은 제1 및 제2 금속층(MG1, MG2)을 포함할 수 있다. 도시된 것과 같이 제1 및 제2 게이트 전극(155a, 155b) 각각은 2층 이상의 제1 및 제2 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 제1 금속층(MG1)은 필드 절연막(110) 상면, 제1 핀(F1)의 상면과 측벽의 상부를 따라 컨포말하게 형성될 수 있다. 예를 들어, 제1 금속층(MG1)은 TiN, TaN, TiC, TiAlC 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 제1 내지 제3 게이트 전극(155a, 155b)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 제1 및 제2 게이트 구조체(151a, 151b)는 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 게이트 스페이서(115) 및 제2 게이트 스페이서(116)는 각각 제1 및 제2 게이트 구조체(151a, 151b)의 측벽 상에 형성될 수 있다. 제1 게이트 스페이서(115) 및 제2 게이트 스페이서(116)는 제1 핀(F1) 상에 배치된다. 제1 게이트 스페이서(115) 및 제2 게이트 스페이서(116)는 예를 들어, 산화막, 질화막, 산질화막 중 적어도 하나를 포함할 수 있으며, 도면에 도시된 바와 달리 단층이 아닌 복수층이 적층되어 형성될 수도 있다.
제1 스페이서(117a) 및 제2 스페이서(117b)는 제1 게이트 구조체(151a) 및 제2 게이트 구조체(151b) 사이에 형성될 수 있다. 제1 스페이서(117a) 및 제2 스페이서(117b)는 서로 제2 방향(Y1)으로 이격될 수 있다. 즉, 제1 스페이서(117a)는 제1 게이트 구조체(151a)와 제2 스페이서(117b) 사이에 위치할 수 있고, 제2 스페이서(117b)는 제2 게이트 구조체(151b)와 제1 스페이서(117a) 사이에 위치할 수 있다.
제1 스페이서(117a) 및 제2 스페이서(117b)는 제1 게이트 스페이서(115) 및 제2 게이트 스페이서(116)와 동시에 형성될 수 있다. 즉, 제1 스페이서(117a) 및 제2 스페이서(117b)의 물질은 제1 게이트 스페이서(115) 및 제2 게이트 스페이서(116)와 동일할 수 있다.
제1 스페이서(117a)와 제2 스페이서(117b)는 서로 멀어지는 방향으로 기울어질 수 있다. 이는, 제1 스페이서(117a) 및 제2 스페이서(117b) 내부에 있는 물질의 인장 스트레스(tensile stress) 때문일 수 있다. 이에 따라서, 제1 스페이서(117a)의 외측면(제1 게이트 구조체(151a) 방향의)과 제1 핀(F1)의 상면과의 제1 각도(θ1)는 예각일 수 있다. 구체적으로, 제1 각도(θ1)는 85도 이상 90도 미만일 수 있다. 마찬가지로, 제2 스페이서(117b)의 외측면(제2 게이트 구조체(151b) 방향의)과 제1 핀(F1)의 상면과의 각도는 85도 이상 90도 미만의 예각일 수 있다.
제1 스페이서(117a) 및 제2 스페이서(117b)의 높이(D2)는 제1 게이트 스페이서(115) 및 제2 게이트 스페이서(116)보다 낮을 수 있다. 즉, 제1 게이트 스페이서(115) 및 제2 게이트 스페이서(116)의 높이보다 제1 거리(D1)만큼 낮은 높이로 제1 스페이서(117a) 및 제2 스페이서(117b)가 형성될 수 있다. 이는, 제1 스페이서(117a) 및 제2 스페이서(117b)가 식각공정에 의해서 상부의 일부가 제거되고, 추후에 기울어지는 것에 기인할 수 있다. 이 때, 제1 스페이서(117a) 및 제2 스페이서(117b)의 높이(D2)는 약 20 내지 26nm 일 수 있다. 단, 이에 제한되는 것은 아니다.
리세스(141b)는 제1 방향(X1)으로 제1 핀(F1) 내에 형성된다. 리세스(141b)는 제1 게이트 구조체(151a) 및 제2 게이트 구조체(151b) 사이에 형성될 수 있다. 구체적으로, 리세스(141b)는 제1 스페이서(117a)와 제2 스페이서(117b) 사이에 형성될 수 있다.
리세스(141b)의 하면은 제1 내지 제4 소스/드레인 (125a, 125b, 123, 124)의 하면보다 낮거나 같다. 리세스(141b)의 하면은 필드 절연막(110) 상에서보다 제1 핀(F1) 상에서 더 낮아질 수 있으나, 이에 제한되는 것은 아니다.
리세스(141b)는 제1 핀(F1)의 상면에서 턱을 가질 수 있다. 즉, 제1 스페이서(117a) 및 제2 스페이서(117b)에 의해서 커버되지 않는 제1 핀(F1)의 노출된 상면이 존재할 수 있다.
도 2에서는 리세스(141b)가 상부에서 하부로 내려갈수록 폭이 좁아지는 트렌치 형상을 갖는 것으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니며, 리세스(141b)는 예를 들어, U자형, V자형, 직사각형, 사다리꼴 등의 형상을 가질 수 있다.
소자 분리막(143)은 리세스(141b)를 채울 수 있다. 따라서, 소자 분리막(143)은 제2 방향(Y1)으로 연장될 수 있다. 소자 분리막(143)은 필드 절연막(110) 상에 형성될 수 있고, 제1 핀(F1) 내에 형성될 수 있다. 소자 분리막(143)은 리세스(141b)를 채우므로 소자 분리막(143)의 하면은 제1 내지 제4 소스/드레인(125a, 125b, 123, 124)의 하면보다 낮다. 소자 분리막(143)은 소자 분리막(143)의 양 측에 형성되는 제1 및 제2 소스/드레인(125a, 125b) 사이를 분리시켜 쇼트를 방지하고 전류가 흐르는 것을 방지할 수 있다. 소자 분리막(143)은 예를 들어, 산화막, 질화막, 산질화막 등일 수 있다. 소자 분리막(143)은 제1 내지 제4 소스/드레인(125a, 125b, 123, 124)과 이격된다.
리세스(141b)와 소자 분리막(175) 사이에는 라이너(173)가 배치된다. 라이너(173)는 제1 및 제2 스페이서(117)의 측벽, 제1 핀(F1)의 상면, 리세스(141b)의 내면을 따라 컨포말하게 형성될 수 있다. 라이너(173)는 제1 핀(F1)과 필드 절연막(110) 상에 배치될 수 있다.
라이너(173)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, Hf 산화물, La 산화물, 폴리 실리콘, Ge, Ge 산화물, Ti 산화물, W 산화물 중 적어도 하나를 포함할 수 있다.
제1 스페이서(117a) 및 제2 스페이서(117b)는 경사진 상면을 가질 수 있다. 제1 스페이서(117a)의 상면은 제1 게이트 구조체(151a) 방면이 가장 높고 제2 게이트 구조체(151b) 방면으로 갈수록 낮아질 수 있다. 반대로, 제2 스페이서(117b)의 상면은 제2 게이트 구조체(151b) 방면이 가장 높고 제1 게이트 구조체(151a) 방면으로 갈수록 낮아질 수 있다.
라이너(173)의 상면도 제1 및 제2 스페이서(117)와 접하는 부분이 가장 높고, 멀어질수록 낮아질 수 있다. 라이너(173)의 상면 중 소자 분리막(175)과 접하는 부분은 소자 분리막(175)의 상면의 높이와 같은 높이일 수 있다.
제1 내지 제4 소스/드레인(125a, 125b, 123, 124)은 제1 및 제2 게이트 구조체(151a, 151b), 소자 분리막(175)의 양 측에 배치될 수 있다. 다시 말해서, 제1 소스/드레인(125a)은 제1 게이트 구조체(151a)와 제1 스페이서(117a) 사이, 제2 소스/드레인(125b)은 제2 게이트 구조체(151b)와 제2 스페이서(117b) 사이에 배치될 수 있다. 또한, 제3 소스/드레인(123)은 제1 게이트 구조체(151a)를 기준으로 소자 분리막(175)과 반대 방향 측면에 배치되고, 제4 소스/드레인(124)은 제2 게이트 구조체(151b)를 기준으로 소자 분리막(175)과 반대 방향 측면에 배치될 수 있다.
제1 내지 제4 소스/드레인(125a, 125b, 123, 124)은 제1 핀(F1) 내에 배치될 수 있다. 따라서, 제1 내지 제4 소스/드레인(125a, 125b, 123, 124)은 제1 핀(F1)을 일부 식각하고, 식각된 부분에 각각 형성될 수 있다.
제1 내지 제4 소스/드레인(125a, 125b, 123, 124)은 상승된(elevated) 소스/드레인일 수 있다. 따라서, 제1 내지 제4 소스/드레인(125a, 125b, 123, 124)의 상면은 제1 핀(F1)의 상면보다 높을 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우, 제1 내지 제4 소스/드레인(125a, 125b, 123, 124)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 및 제2 게이트 구조체(151a, 152b) 하부의 제1 핀(F1), 즉 채널 영역에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치가 NMOS 트랜지스터인 경우, 제1 내지 제4 소스/드레인(125a, 125b, 123, 124)은 기판(101)과 동일 물질 또는, 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 기판(101)이 Si일 때, 제1 내지 제3 소스/드레인(121, 123, 125)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC, SiP)일 수 있다.
제1 내지 제4 소스/드레인(125a, 125b, 123, 124)은 에피택셜 성장(epitaxial growth)시켜 형성할 수 있다.
제1 내지 제4 소스/드레인(125a, 125b, 123, 124) 상에는 실리사이드막(161)이 배치된다. 실리사이드막(161)은 제1 내지 제4 소스/드레인(125a, 125b, 123, 124)의 상면을 따라 형성될 수 있다. 실리사이드막(161)은 제1 내지 제4 소스/드레인(125a, 125b, 123, 124)이 각각 제1 및 제2 컨택(165), 제3 컨택(163), 제4 컨택(164)과 접할 때의 면 저항, 접촉 저항 등을 감소시키는 역할을 할 수 있으며, 도전 물질, 예를 들어, Pt, Ni, Co 등을 포함할 수 있다.
실리사이드막(161) 상에는 각각 제1 및 제2 컨택(165), 제3 컨택(163), 제4 컨택(164)이 형성된다. 구체적으로 제1 게이트 구조체(151a)의 양측에는 제1 컨택(165a)과 제3 컨택(163)이 형성될 수 있다. 제1 컨택(165a)은 제1 게이트 구조체(151a)와 소자 분리막(175) 사이에 형성될 수 있다. 제2 게이트 구조체(151b)의 양측에는 제2 컨택(165b)과 제4 컨택(164)이 형성될 수 있다. 제2 컨택(165b)은 제2 게이트 구조체(151b)와 소자 분리막(175) 사이에 형성될 수 있다.
컨택(163)은 도전 물질로 형성될 수 있으며, 예를 들어, W, Al Cu 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 층간 절연막(131)과 제2 층간 절연막(132)은 필드 절연막(110) 상에 순차적으로 형성된다. 제1 층간 절연막(131)은 실리사이드막(161)과 제1 스페이서(115)의 측벽을 덮고, 컨택(163)의 측벽 일부를 덮을 수 있다. 제2 층간 절연막(131)은 컨택(163)의 나머지 측벽을 덮을 수 있다.
캡핑막(133)은 제1 층간 절연막(131)과 제2 층간 절연막(132) 사이에 위치할 수 있다. 캡핑막(133)은 구체적으로, 소자 분리막(175), 라이너(173), 제1 및 제2 스페이서(117) 및 제1 층간 절연막(131) 상에 형성될 수 있다. 캡핑막(133)은 실리콘 산화물, 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
도 2에 도시된 것처럼, 제1 층간 절연막(131)의 상면 및 캡핑막(133)의 상면은, 제1 및 제2 게이트 구조체(151a, 151b)의 상면과 동일 평면에 위치할 수 있다. 평탄화 공정(예를 들어, CMP 공정)에 의해 제1 층간 절연막(131)의 상면과 제1 및 제2 게이트 전극(151a, 151b) 및 캡핑막(133)의 상면이 나란해 질 수 있다. 제2 층간 절연막(132)은 제1 및 제2 게이트 구조체(151a, 151b) 및 캡핑막(133)을 덮도록 형성될 수 있다. 제1 층간 절연막(131) 및 제2 층간 절연막(132)은 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다.
도면에서는 캡핑막(133)이 별도의 구성요소로 도시되어 있지만, 캡핑막(133) 대신에 제2 층간 절연막(132)이나, 제1 층간 절연막(131) 등이 캡핑막(133)의 자리를 채울수도 있다. 또는 소자 분리막(175)이 캡핑막(133)의 자리를 채울수도 있다. 단, 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 스페이서(117a)와 제2 스페이서(117b)가 적절한 높이 범위를 가질 수 있다. 즉, 제1 스페이서(117a)와 제2 스페이서(117b)의 높이가 당연히 제1 핀(F1)의 상면보다 높고, 제1 게이트 구조체(151a) 및 제2 게이트 구조체(151b)보다 낮을 수 있다.
만일, 제1 스페이서(117a)와 제2 스페이서(117b)의 높이가 너무 낮은 경우에는 소자 분리막(175)의 물질의 스트레스 특성이 제1 소스/드레인(125a) 및 제2 소스/드레인(125b)과, 제1 소스/드레인(125a) 및 제2 소스/드레인(125b)과 인접한 채널 영역(제1 게이트 구조체(151a) 및 제2 게이트 구조체(151b)의 하부에 있는 제1 핀(F1) 영역)에 영향을 미칠 수 있다. 이에 따라, 트랜지스터의 특성이 의도하지 않은 방향으로 변질될 수 있다.
반대로, 제1 스페이서(117a)와 제2 스페이서(117b)의 높이가 너무 높은 경우에는 제1 스페이서(117a)와 제2 스페이서(117b)가 기울어짐에 따라서, 추후에 형성되는 제1 컨택(165a) 및 제2 컨택(165b)이 제1 스페이서(117a)와 제2 스페이서(117b)의 수직 위치와 오버랩되면서 제대로 형성되지 못할 수 있다. 즉, 제1 소스/드레인(125a)과 제1 컨택(165a)이 제1 스페이서(117a)에 의해서 연결되지 못하고, 제2 소스/드레인(125b)과 제2 컨택(165b)이 제2 스페이서(117b)에 의해서 연결되지 못할 수 있다.
따라서, 본 발명의 몇몇 실시예는 제1 스페이서(117a)와 제2 스페이서(117b)가 적절한 높이를 유지하면서 제1 컨택(165a) 및 제2 컨택(165b)의 완전한 형성을 유도하고, 소자 분리막(175)에 의한 스트레스를 채널 영역에 최소화하여 반도체 장치의 성능을 대폭 향상시킬 수 있다.
이하, 도 4 및 도 5를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 4는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 5는 도 4의 B 부분을 확대한 단면도이다.
도 4 및 도 5를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 이너 스페이서(170)를 더 포함한다.
이너 스페이서(170)는 소자 분리막(175)과 제1 스페이서(117a) 및 제2 스페이서(117b) 사이에 배치될 수 있다. 구체적으로, 이너 스페이서(170)는 제1 스페이서(117a) 및 제2 스페이서(117b)의 측벽에 형성된다. 이너 스페이서(170)의 프로파일은 리세스(141b)의 프로파일과 이어질 수 있다. 라이너(173)는 이너 스페이서(170)와 리세스(141b)의 내면을 따라 컨포말하게 형성될 수 있고, 소자 분리막(175)는 라이너(173) 상에 형성될 수 있다.
이너 스페이서(170)에 의해서, 리세스(141b)는 턱진 구조가 없이 매끄러운 측벽을 가질 수 있다. 이너 스페이서(170)의 상면은 경사질 수 있다. 이너 스페이서(170)는 제1 및 제2 스페이서(117)와 접하는 부분이 가장 높고, 제1 및 제2 스페이서(117)로부터 멀어질수록 낮은 상면을 가질 수 있다.
캡핑막(133)은 제1 층간 절연막(131), 이너 스페이서(170), 라이너(173) 및 소자 분리막(175) 상에 형성될 수 있다.
이하, 도 6 및 도 7을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 7은 도 6의 B 부분을 확대한 단면도이다.
도 6 및 도 7을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제2 라이너(174)를 더 포함한다.
제2 라이너(174)는 라이너(173)와 소자 분리막(175) 사이에 형성되고, 제2 라이너(174)는 이너 스페이서(170)와 리세스(141b)의 내면을 따라 컨포말하게 형성될 수 있다.
제2 라이너(174)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, Hf 산화물, La 산화물, 폴리 실리콘, Ge, Ge 산화물, Ti 산화물, W 산화물 중 적어도 하나를 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 라이너(173)와 제2 라이너(174)의 다중막이 리세스(141b)의 표면 손상 부위의 회복과 갭 필링(gap filling) 능력에 의한 에어 갭 형성을 방지할 수 있다.
이하, 도 8 및 도 9를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 9는 도 8의 B 부분을 확대한 단면도이다.
도 8 및 도 9를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 소자 분리막(175)은 라이너 없이 리세스(141b)를 채울 수 있다. 즉, 소자 분리막(175)은 리세스(141b)의 측벽에 직접 접할 수 있다.
단, 소자 분리막(175)의 상부의 측면은 제1 스페이서(117a) 및 제2 스페이서(117b)와 접하지 않고, 이너 스페이서(170)와 접할 수 있다.
이에 따라서, 캡핑막(133)은 제1 층간 절연막(131), 제1 스페이서(117a), 제2 스페이서(117b), 이너 스페이서(170) 및 소자 분리막(175)의 상면을 덮을 수 있다.
이하, 도 10 및 도 11을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 11은 도 10의 B 부분을 확대한 단면도이다.
도 10 및 도 11을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 스페이서(117a) 및 제2 스페이서(117b)는 L자 형일 수 있다.
구체적으로, 제1 스페이서(117a) 및 제2 스페이서(117b)의 상부의 내측면이 일부 제거됨에 따라서, 제1 스페이서(117a) 및 제2 스페이서(117b)의 하부의 폭이 제1 스페이서(117a) 및 제2 스페이서(117b)의 상부의 폭보다 더 커질 수 있다.
따라서, 제1 스페이서(117a) 및 제2 스페이서(117b)는 서로 마주하는 방향으로 돌출된 부분을 가지는 L자형상일 수 있다. 이는 이너 스페이서(170)를 형성하기 위한 챔퍼링 공정에 의해서 제1 및 제2 스페이서(117)의 일부가 제거됨에 기인할 수 있다. 이에 따라서, 라이너(173)도 L자 형상의 제1 및 제2 스페이서(117)의 내측면을 따라 컨포말하게 형성될 수 있다.
상기 챔퍼링된 형상에 의해서, 소자 분리막(175)의 상부의 폭이 하부의 폭보다 넓게 형성될 수 있다. 이 때, 소자 분리막(175)은 불연속적인 측면 프로파일을 가질 수 있다. 즉, 폭이 넓어지는 부분에 단차가 형성되어 서로 폭이 다른 상부와 하부가 명확하게 구별될 수 있다.
이하, 도 12를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12를 참조하면, 본 발명의 몇몇 실시예에 따르면, 소자 분리막(175)의 상면은 아래로 볼록한 형상일 수 있다. 즉, 소자 분리막(175)의 상면은 아래로 볼록하고, 이에 대응되게 캡핑막(133)의 하면은 볼록부(CV)를 포함할 수 있다.
소자 분리막(175)의 상면은 제1 및 제2 스페이서(117)와 멀어질수록 낮아질 수 있다. 이는 라이너(173)와 소자 분리막(175)의 식각 선택비가 서로 다른 것에 기인할 수 있다. 즉, 라이너(173)보다 소자 분리막(175)의 식각비가 더 크기 때문에 라이너(173)보다 소자 분리막(175)이 더 많이 식각되고, 아래로 볼록한 형상을 가질 수 있다.
이하, 도 13을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 리세스(141b)는 하부가 뾰족한 V자 형태일 수 있다.
리세스(141b)가 도면과 같이 V자 형태인 경우 제1 소스/드레인(125a) 및 제2 소스/드레인(125b)과 리세스(141b) 내부의 소자 분리막(175)의 거리가 상대적으로 더 멀어질 수 있다.
이에 따라서, 소자 분리막(175)의 스트레스 특성이 제1 소스/드레인(125a) 및 제2 소스/드레인(125b)에 끼치는 영향을 최소화할 수 있다. 또한, 마찬가지로, 제1 게이트 구조체(151a) 및 제2 게이트 구조체(151b)의 하부의 채널 영역에도 소자 분리막(175)의 스트레스가 끼치는 영향이 최소화될 수 있다.
이하, 도 1 내지 도 3 및 도 14 내지 도 31을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 14 내지 도 31은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다. 구체적으로, 도 17은 도 16의 A - A로 자른 단면도이고, 도 18은 도 16의 B - B로 자른 단면도이다. 도 21은 도 20의 A - A로 자른 단면도이고, 도 23은 도 22의 A - A로 자른 단면도이다. 도 23 내지 도 31은 도 23의 단면도에서 추후 공정을 설명한 단면도이다.
먼저, 도 14를 참조하면, 기판(101) 상에 제1 핀(F1)을 형성한다. 제1 핀(F1)은 기판(101) 상에 형성되며, 제3 방향(Z1)으로 돌출될 수 있다. 제1 핀(F1)은 길이 방향인 제1 방향(X1)을 따라 길게 연장될 수 있으며, 제1 방향(X1)의 장변과 제2 방향(Y1)의 단변을 가질 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니며, 예를 들어, 장변 방향이 제2 방향(Y1)이고 단변 방향이 제1 방향(X1)일 수 있다.
제1 핀(F1)은 기판(101)의 일부일 수도 있고, 기판(101)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 예를 들어, Si 또는 SiGe 등을 포함할 수 있다.
이어서, 도 15를 참조하면, 제1 핀(F1)의 측벽을 덮도록 절연막(110a)을 형성한다.
절연막(110a)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
이어서, 도 16 내지 도 18을 참조하면, 절연막(110a)의 상부를 리세스하여 필드 절연막(110)을 형성하고, 제1 핀(F1)의 상부를 노출시킨다.
리세스 공정은 선택적 식각 공정을 포함할 수 있다.
한편, 필드 절연막(110) 위로 돌출된 제1 핀(F1)의 일부는, 에피택셜 공정에 의하여 형성될 수도 있다. 예를 들어, 절연막(110a) 형성 후, 리세스 공정없이 절연막(110a)에 의하여 노출된 제1 핀(F1)의 상면을 씨드로 하는 에피택셜 공정에 의하여 제1 핀(F1)의 일부가 형성될 수도 있다.
또한, 노출된 제1 핀(F1)에 문턱 전압 조절용 도핑이 수행될 수 있다. 예를 들어, NMOS 트랜지스터를 형성할 경우, 불순물은 붕소(B)일 수 있고, PMOS 트랜지스터를 형성할 경우, 불순물은 인(P) 또는 비소(As)일 수 있다.
이어서, 제1 핀(F1) 상에 제1 핀(F1)을 교차하는 제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c)를 형성한다. 제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c)는 서로 이격된다. 도 16에서는 제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c)가 직각으로 즉, 제1 방향(X1)으로 제1 핀(F1)을 교차하는 것으로 도시되어 있지만 본 발명이 이에 제한되는 것은 아니며, 제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c)는 제1 방향(X1)과 예각 및/또는 둔각을 이루면서 제1 핀(F1)을 교차할 수도 있다.
제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c)는 제1 핀(F1)의 상면과 측벽의 상부에 형성될 수 있다. 또한, 제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c)는 필드 절연막(110) 상에 배치될 수 있다. 제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c)는 예를 들어, 실리콘 산화막일 수 있다.
제1 내지 제3 하드 마스크막(113a, 113b, 113c)은 각각 제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c) 상에 형성될 수 있다. 제1 내지 제3 하드 마스크막(113a, 113b, 113c)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
이어서, 제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c)의 양 측벽에 제1 게이트 스페이서(115), 제2 게이트 스페이서(116), 제1 및 제2 스페이서(117)를 형성한다.
구체적으로, 제1 희생 게이트 구조체(111a)의 측면에는 제1 게이트 스페이서(115)를 형성하고, 제2 희생 게이트 구조체(111b)의 측면에는 제1 및 제2 스페이서(117)를 형성하고, 제3 희생 게이트 구조체(111c)의 측면에는 제2 게이트 스페이서(116)를 형성할 수 있다.
제1 게이트 스페이서(115), 제2 게이트 스페이서(116), 제1 및 제2 스페이서(117)는 제1 내지 제3 하드 마스크막(113a, 113b, 113c)의 상면을 노출할 수 있다. 제1 게이트 스페이서(115), 제2 게이트 스페이서(116), 제1 및 제2 스페이서(117)는 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
이어서, 도 19를 참조하면, 제1 핀(F1)을 식각한다.
제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c)가 덮은 부분을 제외하고 제1 핀(F1)의 나머지 부분을 식각한다. 따라서, 제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c) 사이에서 노출된 제1 핀(F1)이 식각될 수 있다. 제1 게이트 스페이서(115), 제2 게이트 스페이서(116), 제1 및 제2 스페이서(117)와 제1 내지 제3 하드 마스크막(113a, 113b, 113c)을 식각 마스크로 이용하여, 제1 핀(F1∼F3)을 식각할 수 있다.
이어서, 도 20 및 도 21을 참조하면, 제1 핀(F1)의 식각된 부분에 제1 내지 제4 소스/드레인(125a, 125b, 123, 124)을 형성한다.
제1 핀(F1) 내에 제1 희생 게이트 구조체(111a)의 양 측에 각각 제1 소스/드레인(125a) 및 제3 소스/드레인(123)을 형성하고, 제2 희생 게이트 구조체(111b)의 양 측에 각각 제1 소스/드레인(125a) 및 제2 소스/드레인(125b)을 형성하고, 제3 희생 게이트 구조체(111c)의 양 측에 각각 제2 소스/드레인(125b) 및 제4 소스/드레인(124)을 형성할 수 있다. 즉, 제1 희생 게이트 구조체(111a)와 제2 희생 게이트 구조체(111b) 사이에 제1 소스/드레인(125a)이 형성되고, 제2 희생 게이트 구조체(111b)와 제3 희생 게이트 구조체(111c) 사이에 제2 소스/드레인(125b)이 형성될 수 있다.
제1 내지 제4 소스/드레인(125a, 125b, 123, 124)은 상승된(elevated) 소스/드레인일 수 있다. 따라서, 제1 내지 제4 소스/드레인(125a, 125b, 123, 124)의 상면은 제1 핀(F1)의 상면보다 높을 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우, 제1 내지 제4 소스/드레인(125a, 125b, 123, 124)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 추후에 제1 및 제2 게이트 구조체(151a, 152b) 하부의 제1 핀(F1), 즉 채널 영역에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치가 NMOS 트랜지스터인 경우, 제1 내지 제4 소스/드레인(125a, 125b, 123, 124)은 인장 스트레스 물질을 포함할 수 있다. 제1 내지 제4 소스/드레인(125a, 125b, 123, 124)은 기판(101)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(101)이 Si일 때, 제1 내지 제4 소스/드레인(125a, 125b, 123, 124)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC, SiP)일 수 있다.
제1 내지 제4 소스/드레인(125a, 125b, 123, 124)은 에피택셜 성장에 의해서 형성될 수 있다.
이어서, 도 22 및 도 23을 참조하면, 제1 내지 제4 소스/드레인(125a, 125b, 123, 124)을 덮는 제1 층간 절연막(131)을 형성한다.
제1 층간 절연막(131)은 제1 게이트 스페이서(115), 제2 게이트 스페이서(116), 제1 및 제2 스페이서(117)의 측벽을 덮을 수 있으며, 제1 내지 제3 하드 마스크막(113a, 113b, 113c)의 상면은 노출시킨다. 제1 층간 절연막(131)은 예를 들어, 산화막을 포함할 수 있다.
이어서, 도 24를 참조하면, 제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c) 상에 제2 희생 게이트 구조체(111b)를 노출하는 제1 식각 마스크막(137)을 형성한다.
식각 공정을 좀더 세밀하고 정확하게 수행하기 위하여 복수개의 식각 마스크막을 형성할 수도 있다.
제1 식각 마스크막(137)을 형성하기 위하여, 제1 식각 마스크막(137)을 형성하고, 제1 식각 마스크막(137) 상에 포토 레지스트 패턴을 형성하고, 포토 레지스트 패턴을 이용하여 제1 식각 마스크막(137)을 패터닝할 수 있다.
제1 식각 마스크막(137)은 제2 희생 게이트 구조체(111b)를 노출시킬 수 있다.
이어서, 도 25를 참조하면, 제1 식각 마스크막(137)을 형성한 후에, 제1 식각 마스크막(137)의 측벽에 제1 마스크 스페이서(1137)을 형성할 수 있다.
제1 마스크 스페이서(1137)를 형성하면, 제1 층간 절연막(131) 중 노출된 부분의 식각을 방지할 수 있다. 도 24 및 도 25에서는 제2 희생 게이트 구조체(111b) 뿐만 아니라 인접한 제1 층간 절연막(131)도 노출된 것으로 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치에서는 아예 제1 식각 마스크막(137)이 제2 희생 게이트 구조체(111b)만을 노출시킬 수도 있다. 이러한 경우 제1 마스크 스페이서(1137)의 형성이 불필요할 수도 있다.
이어서, 도 26을 참조하면, 제1 식각 마스크막(137)을 이용하여 제2 희생 게이트 구조체(111b)를 제거한다.
제2 희생 게이트 구조체(111b)를 제거함과 동시에 혹은 순차적으로 제1 마스크 스페이서(1137)를 제거할 수 있다. 제2 희생 게이트 구조체(111b)를 제거하여 제1 핀(F1)의 상면이 노출될 수 있다.
이어서, 도 27을 참조하면, 제1 리세스(141) 내에 이너 스페이서(170a)를 형성한다.
도 27에 도시된 바와 같이 이너 스페이서(170a)를 제1 식각 마스크막(137)의 상면과 측벽, 제1 및 제2 스페이서(117)의 상면과 측벽, 제1 핀(F1)의 상면을 따라 형성한다.
이어서, 도 28을 참조하면, 에치백 공정 등을 이용하여 제1 식각 마스크막(137)의 측벽과 제1 및 제2 스페이서(117)의 측벽에만 이너 스페이서(170)를 남겨두고 나머지 부분은 제거한다. 이에 따라, 제1 핀(F1)의 상면도 노출된다.
이어서, 제2 마스크 스페이서(1138)를 형성한다.
제2 마스크 스페이서(1138)는 제1 층간 절연막(131)의 노출된 부분이 추후에 식각되지 않도록 막아주는 역할을 할 수 있다. 본 발명의 몇몇 실시예에 따르면, 아예 제1 식각 마스크막(137)이 제1 층간 절연막(131)의 모든 부분을 덮게 형성될 수도 있다.
이어서, 도 29를 참조하면, 노출된 제1 핀(F1)의 상면을 식각하여 제2 리세스(141b)를 형성한다.
제1 식각 마스크막(137)과 이너 스페이서(170)를 식각 마스크로 하여 제2 리세스(141b)를 형성할 수 있다. 이너 스페이서(170)의 폭을 조절하여 제2 리세스(141b)의 폭을 조절할 수 있다. 제2 리세스(141b)의 하면은 제1 내지 제4 소스/드레인 (125a, 125b, 123, 124)의 하면보다 낮을 수 있다.
이어서, 도 30을 참조하면, 제2 마스크 스페이서(1138) 및 이너 스페이서(170)를 제거한다.
이어서 라이너(173a)를 형성한다. 라이너(173a)는 제1 식각 마스크막(137)의 상면과 측벽, 제1 및 제2 스페이서(117)의 상면과 측벽 및 제2 리세스(141b)의 내면을 따라 형성될 수 있다.
라이너(173a)는 예를 들어, 산화막, 질화막, 산질화막 중 적어도 하나를 포함할 수 있다.
이어서, 도 31을 참조하면, 제2 리세스(141b)에 소자 분리막(175)을 채운다. 채워진 소자 분리막(175)이 인장 스트레스(tensile stress) 특성을 가질 수 있으므로, 이에 따라 제1 및 제2 스페이서(117)가 바깥쪽으로 기울어질 수 있다.
이어서, 제1 식각 마스크막(137)을 마스크로 제1 및 제2 스페이서(117), 제1 층간 절연막(131) 및 소자 분리막(175)을 식각한다. 이를 챔퍼링 공정이라 지칭할 수도 있다.
이에 따라서, 제1 층간 절연막(131)의 상면의 일부와, 제1 및 제2 스페이서(117)의 상면과, 라이너(173)의 상면이 모두 경사지게 형성될 수 있다. 즉, 제1 및 제2 스페이서(117)의 외측면과 제1 핀(F1)의 상면과의 각도는 85도 이상 90도 미만일 수 있다. 단, 이에 제한되는 것은 아니다.
또한, 제1 및 제2 스페이서(117)의 높이(D2)는 제1 게이트 구조체(151a) 및 제2 게이트 구조체(151b)보다 낮을 수 있다. 구체적으로, 제1 게이트 구조체(151a) 및 제2 게이트 구조체(151b)보다 제1 및 제2 스페이서(117)의 높이(D2)는 제1 거리(D1)만큼 낮을 수 있다.
이어서, 도 1 내지 도 3을 참조하면, 소자 분리막(175) 상에 캡핑막(133)을 형성하고, 평탄화 공정을 수행하고, 제2 층간 절연막을 형성하고, 실리사이드막(161) 및 제1 내지 제4 컨택(165, 163, 164)를 형성할 수 있다.
이 때, 제1 및 제2 스페이서(117)의 높이가 낮아짐에 따라서, 제1 및 제2 컨택(165)의 형성이 방해없이 완성될 수 있다. 또한, 제1 및 제2 스페이서(117)가 과도하게 제거되지 않고 남아있음에 따라서, 소자 분리막(175)이 주변의 소자에 미치는 스트레스의 영향이 최소화될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
F1: 제1 핀 101: 기판
151a, 151b: 게이트 구조체 115, 116: 게이트 스페이서
117: 스페이서 173: 라이너
165, 164, 163: 컨택

Claims (10)

  1. 제1 내지 제3 영역을 포함하는 기판으로서, 상기 제3 영역은 제1 방향으로 상기 제1 및 제2 영역 사이에 위치하는 기판;
    상기 기판 상에 돌출되고 상기 제1 방향으로 연장되는 핀;
    상기 핀 상에 상기 제1 및 제2 영역에 각각 형성되는 제1 및 제2 게이트 구조체;
    상기 제3 영역의 상기 핀 상에 서로 이격되어 형성되는 제1 및 제2 스페이서로서, 상기 제1 및 제2 스페이서는 서로 멀어지는 방향으로 기울어지고, 상기 제1 및 제2 스페이서와 상기 핀의 상면과의 각각의 사이각은 예각인 제1 및 제2 스페이서;
    상기 제1 및 제2 스페이서 사이에 형성되는 리세스로서, 상기 리세스의 측벽은 상기 핀, 제1 및 제2 스페이서인 리세스; 및
    상기 리세스를 채우는 소자 분리막을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 및 제2 스페이서의 높이는 상기 제1 및 제2 게이트 구조체의 높이보다 낮은 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 및 제2 스페이서의 각각의 폭은 높이가 높아질수록 좁아지는 반도체 장치.
  4. 제1 항에 있어서,
    상기 소자 분리막의 아래에, 상기 리세스의 측벽 및 바닥면을 따라서 컨포말하게 형성되는 라이너를 더 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 게이트 구조체와 상기 제1 스페이서 사이에 형성되는 제1 소스/드레인과,
    상기 제2 게이트 구조체와 상기 제2 스페이서 사이에 형성되는 제2 소스/드레인을 더 포함하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 제1 및 제2 소스/드레인은 상기 제1 및 제2 스페이서와 각각 접하는 반도체 장치.
  7. 기판 상에 돌출되고 제1 방향으로 연장되는 핀;
    상기 핀 상에 서로 이격되어 형성되는 제1 및 제2 게이트 구조체;
    상기 핀 상에 상기 제1 및 제2 게이트 구조체 사이에 형성되고, 서로 이격되는 제1 및 제2 스페이서;
    상기 제1 및 제2 스페이서 사이에 형성되는 리세스로서, 상기 리세스의 측벽은 상기 핀, 제1 및 제2 스페이서인 리세스;
    상기 리세스를 채우는 소자 분리막;
    상기 소자 분리막, 상기 제1 및 제2 게이트 구조체를 덮는 층간 절연막; 및
    상기 층간 절연막을 관통하고, 상기 제1 및 제2 스페이서의 측면에 각각 형성되는 컨택을 포함하되,
    상기 제1 및 제2 스페이서는 상기 컨택 방향으로 기울어지되, 상기 컨택과 접하지 않는 반도체 장치.
  8. 제7 항에 있어서,
    상기 소자 분리막과 상기 리세스 사이에 형성되는 라이너를 더 포함하는 반도체 장치.
  9. 제7 항에 있어서,
    상기 제1 게이트 구조체와 상기 제1 스페이서 사이에 형성되는 제1 소스/드레인과,
    상기 제2 게이트 구조체와 상기 제2 스페이서 사이에 형성되는 제2 소스/드레인을 더 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 컨택은 상기 제1 및 제2 소스/드레인 상에 각각 형성되어 상기 제1 및 제2 소스/드레인과 전기적으로 연결되는 반도체 장치.
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