KR20220054999A - 반도체 장치 - Google Patents

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KR20220054999A
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gate
insulating layer
pattern
active pattern
disposed
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KR1020200139044A
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김호준
남웅식
미르코 칸토로
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삼성전자주식회사
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Abstract

길이 방향으로 인접하는 게이트 전극을 분리하는 게이트 절연 지지대를 형성함으로써, 동작 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다. 반도체 장치는 제1 방향으로 연장되는 제1 활성 패턴, 제1 방향으로 연장되고, 제1 방향과 다른 제2 방향으로 제1 활성 패턴과 인접하는 제2 활성 패턴, 제1 활성 패턴 및 제2 활성 패턴 사이에 배치된 필드 절연막, 제1 활성 패턴과 교차하고, 제2 방향으로 연장되고, 제1 게이트 전극과 제1 게이트 스페이서를 포함하는 제1 게이트 구조체, 제2 활성 패턴과 교차하고, 제2 방향으로 연장되고, 제2 게이트 전극과 제2 게이트 스페이서를 포함하는 제2 게이트 구조체, 제1 게이트 구조체 및 제2 게이트 구조체 사이의 필드 절연막 상에 배치되는 게이트 분리 구조체, 및 게이트 분리 구조체와 필드 절연막 사이에 배치되고, 필드 절연막의 상면으로부터 돌출된 연결 스페이서를 포함하고, 게이트 분리 구조체는 게이트 분리 라이너와, 게이트 분리 라이너 상의 게이트 분리 필링막을 포함하고, 게이트 분리 라이너는 연결 스페이서의 상면 및 측벽과, 필드 절연막의 상면을 따라 연장되고, 연결 스페이서와 접촉한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치가 고집적화 됨에 따라, 사용자가 요구하는 트랜지스터 성능을 구현하기 점점 어려워지고 있다. 이러한 기술적 어려움을 극복하기 위해, 다양한 전계효과 트랜지스터 구조들이 제안되어 왔다. 예를 들면, 고유전막-금속 게이트 구조가, 실리콘 산화물 및 다결정 실리콘을 각각 게이트 절연층 및 게이트 전극 물질로 사용하는, 종래의 전계 효과 트랜지스터를 대체하기 위해 제안되었다.
전계효과 트랜지스터의 피쳐 사이즈(feature size)가 감소함에 따라, 게이트 길이와 그 아래에 형성되는 채널의 길이도 작아지게 된다. 이에 따라, 집적 회로들의 성능을 결정하는 중요한 인자인 트랜지스터들의 동작 안정도 및 신뢰성을 향상시키기 위하여 집적회로 소자의 제조 공정 및 구조를 개선하기 위한 다양한 노력이 이루어지고 있다.
본 발명이 해결하려는 과제는, 길이 방향으로 인접하는 게이트 전극을 분리하는 게이트 절연 지지대를 형성함으로써, 동작 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 제1 방향으로 연장되는 제1 활성 패턴, 제1 방향으로 연장되고, 제1 방향과 다른 제2 방향으로 제1 활성 패턴과 인접하는 제2 활성 패턴, 제1 활성 패턴 및 제2 활성 패턴 사이에 배치된 필드 절연막, 제1 활성 패턴과 교차하고, 제2 방향으로 연장되고, 제1 게이트 전극과 제1 게이트 스페이서를 포함하는 제1 게이트 구조체, 제2 활성 패턴과 교차하고, 제2 방향으로 연장되고, 제2 게이트 전극과 제2 게이트 스페이서를 포함하는 제2 게이트 구조체, 제1 게이트 구조체 및 제2 게이트 구조체 사이의 필드 절연막 상에 배치되는 게이트 분리 구조체, 및 게이트 분리 구조체와 필드 절연막 사이에 배치되고, 필드 절연막의 상면으로부터 돌출된 연결 스페이서를 포함하고, 게이트 분리 구조체는 게이트 분리 라이너와, 게이트 분리 라이너 상의 게이트 분리 필링막을 포함하고, 게이트 분리 라이너는 연결 스페이서의 상면 및 측벽과, 필드 절연막의 상면을 따라 연장되고, 연결 스페이서와 접촉한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 방향으로 연장되는 제1 활성 패턴, 제1 방향으로 연장되고, 제1 방향과 다른 제2 방향으로 제1 활성 패턴과 인접하는 제2 활성 패턴, 제1 활성 패턴 및 제2 활성 패턴 사이에 배치된 필드 절연막, 제1 활성 패턴과 교차하고, 제2 방향으로 연장되는 제1 게이트 구조체, 제2 활성 패턴과 교차하고, 제2 방향으로 연장되는 제2 게이트 구조체, 제1 게이트 구조체 및 제2 게이트 구조체를 사이에 두고 배치되고, 제1 활성 패턴 및 제2 활성 패턴과 교차하는 제3 및 제4 게이트 구조체, 제1 게이트 구조체 및 제2 게이트 구조체 사이의 필드 절연막 상에 배치되는 연결 스페이서, 제1 게이트 구조체 및 제2 게이트 구조체 사이의 필드 절연막 상에 배치되고, 연결 스페이서의 측벽을 덮는 층간 절연막, 제1 게이트 구조체 및 제2 게이트 구조체를 분리하고, 층간 절연막, 연결 스페이서 및 필드 절연막의 상면에 의해 정의된 게이트 분리 트렌치, 및 게이트 분리 트렌치를 채우고, 게이트 분리 라이너와 게이트 분리 필링막을 포함하는 게이트 분리 구조체를 포함하고, 게이트 분리 라이너는 게이트 분리 트렌치의 프로파일을 따라 연장되고, 연결 스페이서와 접촉하고, 게이트 분리 필링막은 게이트 분리 라이너 상에 배치되고, 게이트 분리 트렌치를 채운다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 방향으로 연장된 제1 하부 패턴과, 제1 하부 패턴과 이격된 제1 시트 패턴을 포함하는 제1 활성 패턴, 제1 방향으로 연장된 제2 하부 패턴과, 제2 하부 패턴과 이격된 제2 시트 패턴을 포함하는 제2 활성 패턴으로, 제2 하부 패턴은 제1 하부 패턴과 제1 방향과 다른 제2 방향으로 인접하는 제2 활성 패턴, 제1 하부 패턴과 제2 하부 패턴 사이에 배치된 필드 절연막, 제1 활성 패턴과 교차하고, 제2 방향으로 연장되고, 제1 게이트 절연막과 제1 게이트 전극과 제1 게이트 스페이서를 포함하는 제1 게이트 구조체, 제2 활성 패턴과 교차하고, 제2 방향으로 연장되고, 제2 게이트 절연막과 제2 게이트 전극과 제2 게이트 스페이서를 포함하는 제2 게이트 구조체, 제1 게이트 구조체 및 제2 게이트 구조체 사이의 필드 절연막 상에 배치되는 게이트 분리 구조체, 및 게이트 분리 구조체와 필드 절연막 사이에 배치되고, 필드 절연막의 상면으로부터 돌출된 연결 스페이서를 포함하고, 게이트 분리 구조체는 게이트 분리 라이너와, 게이트 분리 라이너 상의 게이트 분리 필링막을 포함하고, 게이트 분리 라이너는 연결 스페이서의 상면 및 측벽과, 필드 절연막의 상면을 따라 연장되고, 연결 스페이서와 접촉하고, 제1 게이트 절연막 및 제2 게이트 절연막은 각각 게이트 분리 구조체의 측벽을 따라 비연장되고, 게이트 분리 구조체의 상면으로부터 게이트 분리 구조체의 최하부까지의 깊이는 게이트 분리 구조체의 상면으로부터 연결 스페이서의 바닥면까지의 깊이보다 크다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2a 및 도 2b는 도 1의 A - A를 따라 절단한 예시적인 단면도들이다.
도 3 내지 도 7은 각각 도 1의 B - B, C - C, D - D, E - E, F - F를 따라 절단한 단면도이다.
도 8 내지 도 12는 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13 내지 도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 17 및 도 18은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 20은 도 19의 설명된 반도체 장치의 확장된 레이아웃도이다.
도 21 내지 도 23은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 24 내지 도 32는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET), 나노 와이어 또는 나노 시트를 포함하는 트랜지스터, MBCFETTM(Multi-Bridge Channel Field Effect Transistor)을 도시하였지만, 이에 제한되는 것은 아니다. 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 몇몇 실시예들에 따른 반도체 장치는 평면(planar) 트랜지스터를 포함할 수 있음은 물론이다. 덧붙여, 본 발명의 기술적 사상은 2차원 물질을 기반으로하는 트랜지스터(2D material based FETs) 및 이의 이종 구조(heterostructure)에 적용될 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2a 및 도 2b는 도 1의 A - A를 따라 절단한 예시적인 단면도들이다. 도 3 내지 도 7은 각각 도 1의 B - B, C - C, D - D, E - E, F - F를 따라 절단한 단면도이다.
설명의 편의성을 위해, 도 1에는 층간 절연막(191, 192) 및 배선 라인(195)은 도시하지 않았다.
도 1 내지 도 7을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 활성 패턴(AP1)과, 제2 활성 패턴(AP2)과, 제3 활성 패턴(AP3)과, 복수의 제1 게이트 전극(120)과, 복수의 제2 게이트 전극(220)과, 제1 게이트 분리 구조체(160)을 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 활성 패턴(AP1)과, 제2 활성 패턴(AP2)과, 제3 활성 패턴(AP3)은 각각 기판(100) 상에 배치될 수 있다. 제1 활성 패턴(AP1)과, 제2 활성 패턴(AP2)과, 제3 활성 패턴(AP3)은 각각 제1 방향(D1)으로 길게 연장될 수 있다.
제1 활성 패턴(AP1)과, 제2 활성 패턴(AP2)과, 제3 활성 패턴(AP3)은 서로 간에 제2 방향(D2)으로 이격되어 배치될 수 있다. 예를 들어, 제1 방향(D1)은 제2 방향(D2)과 교차되는 방향이다. 제1 활성 패턴(AP1)은 제2 활성 패턴(AP2)과 제3 활성 패턴(AP3) 사이에 배치될 수 있다. 제1 활성 패턴(AP1)은 제2 활성 패턴(AP2) 및 제3 활성 패턴(AP3)과 제2 방향(D2)으로 인접한다.
제1 활성 패턴(AP1)과 제3 활성 패턴(AP3)은 제1 방향(D1)으로 길게 연장된 제1 게이트 분리 구조체(160) 사이에 배치될 수 있다. 제1 활성 패턴(AP1)과 제2 활성 패턴(AP2) 사이에, 제1 게이트 분리 구조체(160)가 배치될 수 있다. 제1 게이트 분리 구조체(160)에 관한 내용은 후술한다.
예를 들어, 제1 활성 패턴(AP1) 및 제3 활성 패턴(AP3)는 하나의 스탠다드 셀에 포함된 활성 영역일 수 있다. 일 예로, 제1 활성 패턴(AP1)은 PMOS가 형성되는 영역일 수 있고, 제3 활성 패턴(AP3)은 NMOS가 형성되는 영역일 수 있다. 다른 예로, 제1 활성 패턴(AP1)은 NMOS가 형성되는 영역일 수 있고, 제3 활성 패턴(AP3)은 PMOS가 형성되는 영역일 수 있다.
예를 들어, 제2 활성 패턴(AP2)는 제1 활성 패턴(AP1)과 동일 도전형의 트랜지스터가 형성되는 영역일 수 있다. 일 예로, 제1 활성 패턴(AP1)이 PMOS가 형성되는 영역일 경우, 제2 활성 패턴(AP2)는 PMOS가 형성되는 영역일 수 있다. 다른 예로, 제1 활성 패턴(AP1)이 NMOS가 형성되는 영역일 경우, 제2 활성 패턴(AP2)는 NMOS가 형성되는 영역일 수 있다.
제1 활성 패턴(AP1)은 제1 하부 패턴(110)과, 복수의 제1 시트 패턴(NS1)을 포함할 수 있다. 제2 활성 패턴(AP2)은 제2 하부 패턴(210)과, 복수의 제2 시트 패턴(NS2)을 포함할 수 있다. 제3 활성 패턴(AP3)은 제3 하부 패턴(310)과, 복수의 제3 시트 패턴(NS3)을 포함할 수 있다.
제1 하부 패턴(110)과, 제2 하부 패턴(210)과, 제3 하부 패턴(310)은 각각 기판(100)으로부터 돌출될 수 있다. 제1 하부 패턴(110)과, 제2 하부 패턴(210)과, 제3 하부 패턴(310)은 각각 제1 방향(D1)으로 길게 연장될 수 있다.
제1 하부 패턴(110)은 제2 하부 패턴(210) 및 제3 하부 패턴(310)과 제2 방향(D2)으로 이격될 수 있다. 제1 하부 패턴(110)과, 제2 하부 패턴(210)과, 제3 하부 패턴(310)은 각각 제1 방향(D1)으로 연장되는 핀 트렌치(FT)에 의해 분리될 수 있다.
복수의 제1 시트 패턴(NS1)은 제1 하부 패턴(110) 상에 배치될 수 있다. 복수의 제1 시트 패턴(NS1)은 제1 하부 패턴(110)과 제3 방향(D3)으로 이격될 수 있다. 서로 간에 이격된 복수의 제1 시트 패턴(NS1)은 제1 하부 패턴(110)의 상면을 따라 제1 방향(D1)으로 배열될 수 있다. 도시되지 않았지만, 제3 시트 패턴(NS3)에 관한 설명은 제1 시트 패턴(NS1)에 관한 설명과 실질적으로 동일할 수 있다.
복수의 제2 시트 패턴(NS2)은 제2 하부 패턴(210) 상에 배치될 수 있다. 복수의 제2 시트 패턴(NS2)은 제2 하부 패턴(210)과 제3 방향(D3)으로 이격될 수 있다. 서로 간에 이격된 복수의 제2 시트 패턴(NS2)은 제2 하부 패턴(210)의 상면을 따라 제1 방향(D1)으로 배열될 수 있다.
각각의 제1 시트 패턴(NS1)은 제3 방향(D3)으로 순차적으로 배치된 복수의 나노 시트를 포함할 수 있다. 각각의 제2 시트 패턴(NS2)은 제3 방향(D3)으로 순차적으로 배치된 복수의 나노 시트를 포함할 수 있다. 각각의 제3 시트 패턴(NS3)은 제3 방향(D3)으로 순차적으로 배치된 복수의 나노 시트를 포함할 수 있다. 여기에서, 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 교차하는 방향일 수 있다. 예를 들어, 제3 방향(D3)은 기판(100)의 두께 방향일 수 있다.
도 2a, 도 2b, 도 3, 도 4 및 도 6에서, 각각의 제1 시트 패턴(NS1)과, 각각의 제2 시트 패턴(NS2)과, 각각의 제3 시트 패턴(NS3)은 제3 방향(D3)으로 3개가 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
각각의 제1 하부 패턴(110), 제2 하부 패턴(210) 및 제3 하부 패턴(310)은 기판(100)의 일부의 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 각각의 제1 하부 패턴(110), 제2 하부 패턴(210) 및 제3 하부 패턴(310)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 각각의 제1 하부 패턴(110), 제2 하부 패턴(210) 및 제3 하부 패턴(310)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
각각의 제1 시트 패턴(NS1)은 원소 반도체 물질인 실리콘 또는 게르마늄, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다. 각각의 제2 시트 패턴(NS2)은 원소 반도체 물질인 실리콘 또는 게르마늄, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다. 각각의 제3 시트 패턴(NS3)은 원소 반도체 물질인 실리콘 또는 게르마늄, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다.
예를 들어, 제1 시트 패턴(NS1)의 제2 방향(D2)으로의 폭은 제1 하부 패턴(110)의 제2 방향(D2)으로의 폭에 비례하여 커지거나 작아질 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 핀 트렌치(FT)의 적어도 일부를 채울 수 있다. 필드 절연막(105)은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이와, 제1 활성 패턴(AP1) 및 제3 활성 패턴(AP3)사이에 배치될 수 있다.
필드 절연막(105)은 제1 하부 패턴(110)의 측벽과, 제2 하부 패턴(210)의 측벽과, 제3 하부 패턴(310)의 측벽을 덮을 수 있다. 도시된 것과 달리, 제1 하부 패턴(110)의 일부와, 제2 하부 패턴(210)의 일부와, 제3 하부 패턴(310)의 일부는 필드 절연막의 상면(105US)보다 제3 방향(D3)으로 돌출될 수 있다.
각각의 제1 시트 패턴(NS1)과, 각각의 제2 시트 패턴(NS2)과, 각각의 제3 시트 패턴(NS3)은 필드 절연막의 상면(105US)보다 높게 배치된다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.
복수의 제1 게이트 구조체(GS1)는 기판(100) 상에 배치될 수 있다. 복수의 제1 게이트 구조체(GS1)는 제1 방향(D1)으로 길게 연장된 제1 게이트 분리 구조체(160) 사이에 배치될 수 있다. 각각의 제1 게이트 구조체(GS1)는 제2 방향(D2)으로 연장될 수 있다. 인접하는 제1 게이트 구조체(GS1)는 제1 방향(D1)으로 이격될 수 있다.
제1 게이트 구조체(GS1)는 제1 활성 패턴(AP1) 및 제3 활성 패턴(AP3) 상에 배치될 수 있다. 제1 게이트 구조체(GS1)는 제1 활성 패턴(AP1) 및 제3 활성 패턴(AP3)과 교차할 수 있다.
복수의 제2 게이트 구조체(GS2)는 기판(100) 상에 배치될 수 있다. 각각의 제2 게이트 구조체(GS2)는 제2 방향(D2)으로 연장될 수 있다. 인접하는 제2 게이트 구조체(GS2)는 제1 방향(D1)으로 이격될 수 있다. 서로 간에 대응되는 제1 게이트 구조체(GS1)과 제2 게이트 구조체(GS2)는 제1 게이트 분리 구조체(160)를 사이에 두고 마주볼 수 있다. 다르게 설명하면, 서로 간에 대응되는 제1 게이트 구조체(GS1)과 제2 게이트 구조체(GS2)는 제2 방향(D2)으로 정렬될 수 있다.
제2 게이트 구조체(GS2)는 제2 활성 패턴(AP2) 상에 배치될 수 있다. 제2 게이트 구조체(GS2)는 제2 활성 패턴(AP2)과 교차할 수 있다.
제1 게이트 구조체(GS1)는 예를 들어, 제1 게이트 전극(120), 제1 게이트 절연막(130), 제1 게이트 스페이서(140) 및 제1 게이트 캡핑 패턴(145)을 포함할 수 있다. 제2 게이트 구조체(GS2)는 예를 들어, 제2 게이트 전극(220), 제2 게이트 절연막(230), 제2 게이트 스페이서(240) 및 제2 게이트 캡핑 패턴(145)을 포함할 수 있다.
제1 게이트 전극(120)은 제1 하부 패턴(110) 및 제3 하부 패턴(310) 상에 형성될 수 있다. 제1 게이트 전극(120)은 제1 하부 패턴(110) 및 제3 하부 패턴(310)과 교차할 수 있다. 제1 게이트 전극(120)은 제1 시트 패턴(NS1) 및 제3 시트 패턴(NS3)을 감쌀 수 있다.
제2 게이트 전극(220)은 제2 하부 패턴(210) 상에 형성될 수 있다. 제2 게이트 전극(220)은 제2 하부 패턴(210)과 교차할 수 있다. 제2 게이트 전극(220)은 제2 시트 패턴(NS2)을 감쌀 수 있다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)은 금속, 금속합금, 도전성 금속 질화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산화물 및 도전성 금속 산질화물 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(120) 및 제2 게이트 전극(220)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 도전성 금속 산화물 및 도전성 금속 산질화물은 상술한 물질이 산화된 형태를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)은 4개인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 게이트 전극(120) 및 제2 게이트 전극(220)은 4개보다 많을 수도 있고, 작을 수도 있다.
제1 게이트 절연막(130)은 필드 절연막의 상면(105US), 제1 하부 패턴(110)의 상면, 제3 하부 패턴(310)의 상면을 따라 연장될 수 있다. 제1 게이트 절연막(130)은 제1 시트 패턴(NS1) 및 제3 시트 패턴(NS3)을 감쌀 수 있다. 제1 게이트 절연막(130)은 제1 시트 패턴(NS1)의 둘레와, 제3 시트 패턴(NS3)의 둘레를 따라 배치될 수 있다. 제1 게이트 전극(120)은 제1 게이트 절연막(130) 상에 배치된다.
제2 게이트 절연막(230)은 필드 절연막의 상면(105US), 제2 하부 패턴(210)의 상면을 따라 연장될 수 있다. 제2 게이트 절연막(230)은 제2 시트 패턴(NS2)을 감쌀 수 있다. 제2 게이트 절연막(230)은 제2 시트 패턴(NS2)의 둘레를 따라 배치될 수 있다. 제2 게이트 전극(220)은 제2 게이트 절연막(230) 상에 배치된다.
제1 게이트 절연막(130) 및 제2 게이트 절연막(230)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
몇몇 실시예들에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 제1 및 제2 게이트 절연막(130, 230)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 제1 및 제2 게이트 절연막(130, 230)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 제1 및 제2 게이트 절연막(130, 230)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 제1 및 제2 게이트 절연막(130, 230)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
제1 게이트 스페이서(140)는 제1 게이트 전극(120)의 측벽 상에 배치될 수 있다. 일 예로, 도 2a에서, 제1 하부 패턴(110) 상에 배치된 제1 게이트 스페이서(140)은 제1 외측 스페이서(141)와, 제1 내측 스페이서(142)를 포함할 수 있다. 제1 내측 스페이서(142)는 제3 방향(D3)으로 인접하는 제1 시트 패턴(NS1) 사이에 배치될 수 있다. 다른 예로, 도 2b에서, 제1 하부 패턴(110) 상에 배치된 제1 게이트 스페이서(140)은 제1 내측 스페이서(142)를 포함하지 않고, 제1 외측 스페이서(141)만을 포함할 수 있다.
제2 게이트 스페이서(240)는 제2 게이트 전극(120)의 측벽 상에 배치될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)는 동일한 도전형의 트랜지스터 형성 영역일 수 있으므로, 제2 하부 패턴(210) 상에 배치된 제2 게이트 스페이서(240)는 제1 하부 패턴(110) 상에 배치된 제1 게이트 스페이서(140)와 동일한 구조를 가질 수 있다. 일 예로, 제1 하부 패턴(110) 상에 배치된 제1 게이트 스페이서(140)가 제1 외측 스페이서(141)와, 제1 내측 스페이서(142)를 포함할 경우, 제2 하부 패턴(210) 상에 배치된 제2 게이트 스페이서(240)는 제2 외측 스페이서(241)와, 제2 내측 스페이서(242)를 포함할 수 있다. 다른 예로, 제1 하부 패턴(110) 상에 배치된 제1 게이트 스페이서(140)가 제1 내측 스페이서(142)를 포함하지 않을 경우, 제2 하부 패턴(210) 상에 배치된 제2 게이트 스페이서(240)도 제2 내측 스페이서(242)를 포함하지 않을 수 있다.
도시되지 않았지만, 일 예로, 제3 하부 패턴(310) 상에 배치된 제1 게이트 스페이서(140)는 제1 외측 스페이서(141)와, 제1 내측 스페이서(142)를 포함할 수 있다. 다른 예로, 제3 하부 패턴(310) 상에 배치된 제1 게이트 스페이서(140)는 제1 내측 스페이서(142)를 포함하지 않고, 제1 외측 스페이서(141)만을 포함할 수 있다.
외측 스페이서(141, 241)와, 내측 스페이서(142, 242)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 캡핑 패턴(145)은 제1 게이트 전극(120) 및 제1 게이트 스페이서(140) 상에 배치될 수 있다. 제1 게이트 캡핑 패턴의 상면(145US)은 제1 층간 절연막(191)의 상면과 동일 평면에 놓일 수 있다. 도시된 것과 달리, 제1 게이트 캡핑 패턴(145)은 제1 게이트 스페이서(140) 사이에 배치될 수 있다.
제2 게이트 캡핑 패턴(245)은 제2 게이트 전극(220) 및 제2 게이트 스페이서(240) 상에 배치될 수 있다. 제2 게이트 캡핑 패턴의 상면(245US)은 제1 층간 절연막(191)의 상면과 동일 평면에 놓일 수 있다. 도시된 것과 달리, 제2 게이트 캡핑 패턴(245)은 제2 게이트 스페이서(240) 사이에 배치될 수 있다.
제1 게이트 캡핑 패턴(145) 및 제2 게이트 캡핑 패턴(245)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 캡핑 패턴(145) 및 제2 게이트 캡핑 패턴(245)은 제1 층간 절연막(191)에 대한 식각 선택지를 갖는 물질을 포함할 수 있다.
복수의 제1 소오스/드레인 패턴(150)은 제1 하부 패턴(110) 상에 배치될 수 있다. 복수의 제1 소오스/드레인 패턴(150)은 제1 방향(D1)으로 인접하는 제1 게이트 전극(120) 사이에 배치될 수 있다. 각각의 제1 소오스/드레인 패턴(150)은 제1 방향(D1)으로 인접하는 제1 시트 패턴(NS1)과 연결될 수 있다.
복수의 제2 소오스/드레인 패턴(250)은 제2 하부 패턴(210) 상에 배치될 수 있다. 복수의 제2 소오스/드레인 패턴(250)은 제1 방향(D1)으로 인접하는 제2 게이트 전극(220) 사이에 배치될 수 있다. 각각의 제2 소오스/드레인 패턴(250)은 제1 방향(D1)으로 인접하는 제2 시트 패턴(NS2)과 연결될 수 있다.
제1 소오스/드레인 패턴(150)은 제1 시트 패턴(NS1)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다. 제2 소오스/드레인 패턴(250)은 제2 시트 패턴(NS2)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다.
도시되지 않았지만, 제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250) 상에, 소오스/드레인 컨택이 배치될 수 있다. 또한, 소오스/드레인 컨택과 소오스/드레인 패턴(150, 250) 사이에, 금속 실리사이드막이 더 배치될 수 있다.
제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250)는 화살표와 유사한 단면을 갖는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
제1 층간 절연막(191)은 필드 절연막(105) 상에 배치될 수 있다. 제1 층간 절연막(191)은 제1 게이트 구조체(GS1)의 측벽 및 제2 게이트 구조체(GS2)의 측벽을 덮을 수 있다. 제1 층간 절연막(191)은 제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250) 상에 형성될 수 있다. 제1 층간 절연막(191)은 예를 들어, 실리콘 산화물 또는 산화물 계열의 절연 물질을 포함할 수 있다.
제1 연결 스페이서(160CS)는 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이의 필드 절연막(105) 상에 배치될 수 있다. 제1 연결 스페이서(160CS)는 제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2) 사이의 필드 절연막(105) 상에 배치될 수 있다. 제1 연결 스페이서(160CS)는 필드 절연막의 상면(105US)으로부터 제3 방향(D3)으로 돌출될 수 있다.
제1 연결 스페이서(160CS)는 제1 게이트 스페이서(140) 및 제2 게이트 스페이서(240)과 직접 연결될 수 있다. 제1 연결 스페이서(160CS)는 제1 게이트 스페이서(140) 및 제2 게이트 스페이서(240)와 동일한 물질을 포함할 수 있다. 예를 들어, 제1 연결 스페이서(160CS)는 제1 외측 스페이서(141) 및 제2 외측 스페이서(241)와 동일한 물질을 포함할 수 있다. 제조 공정 상, 제1 연결 스페이서(160CS)는 제1 게이트 분리 구조체(160)를 형성되는 동안 제거되지 않은 스페이서(140, 240)일 수 있다.
제1 연결 스페이서(160CS)에 관한 내용은 제1 게이트 분리 구조체(160)와 같이 상술한다.
제1 게이트 분리 구조체(160)는 기판(100) 상에 배치될 수 있다. 제1 게이트 분리 구조체(160)는 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이의 필드 절연막(105) 상에 배치될 수 있다. 제1 게이트 분리 구조체(160)는 제1 방향(D1)을 따라 배치될 수 있다.
제1 게이트 분리 구조체(160)는 제2 방향(D2)으로 이격되어 배치될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 제2 방향(D2)으로 인접하는 제1 게이트 분리 구조체(160) 사이에 배치될 수 있다. 제1 게이트 구조체(GS1)는 제2 방향(D2)으로 인접한 제1 게이트 분리 구조체(160) 사이에 배치될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 분리 구조체(160)는 스탠다드 셀의 경계를 따라 배치될 수 있다. 예를 들어, 제1 게이트 분리 구조체(160)는 스탠다드 셀 분리 구조체일 수 있다.
제1 게이트 분리 구조체(160)는 제2 방향(D2)으로 인접하는 게이트 전극을 분리할 수 있다. 제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2)는 제1 게이트 분리 구조체(160)에 의해 분리될 수 있다. 즉, 제1 게이트 전극(120) 및 제2 게이트 전극(220)은 제1 게이트 분리 구조체(160)에 의해 분리될 수 있다.
다르게 설명하면, 제1 게이트 전극(120) 및 제2 게이트 전극(220)이 단측벽을 포함하는 종단을 포함할 때, 제1 게이트 분리 구조체(160)는 제1 게이트 전극(120)의 종단 및 제2 게이트 전극(220)의 종단 사이에 배치될 수 있다.
제1 게이트 분리 구조체(160)이 제1 게이트 전극(120) 및 제2 게이트 전극(220)과 마주보는 측벽을 포함할 때, 제1 게이트 절연막(130) 및 제2 게이트 절연막(230)은 각각 제1 게이트 분리 구조체(160)의 측벽을 따라 연장되지 않는다.
제1 게이트 분리 구조체(160)는 제2 방향(D2)으로 정렬된 제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2) 사이의 필드 절연막(105) 상에 배치될 수 있다. 제1 게이트 분리 구조체의 상면(160US)는 제1 게이트 캡핑 패턴의 상면(145US) 및 제2 게이트 캡핑 패턴의 상면(245US)과 동일 평면에 놓일 수 있다.
제1 게이트 분리 구조체(160)는 필드 절연막(105) 상의 제1 층간 절연막(191) 내에 배치될 수 있다. 제1 게이트 분리 구조체의 상면(160US)은 제1 층간 절연막(191)의 상면과 동일 평면에 놓일 수 있다.
도 7에서, 제1 연결 스페이서(160CS)는 제1 게이트 분리 구조체(160)와 필드 절연막(105) 사이에 배치될 수 있다. 제1 게이트 분리 구조체(160)와 필드 절연막(105) 사이에, 제1 층간 절연막(191) 중 제1 리세스 절연막(191R1)이 배치될 수 있다. 제1 리세스 절연막(191R1)은 제1 층간 절연막(191) 중 제1 게이트 분리 구조체(160)와 제3 방향(D3)으로 중첩된 부분일 수 있다.
제1 연결 스페이서(160CS)는 필드 절연막의 상면(105US)와 마주보는 하면(160CS_BS)와, 제1 측벽(160CS_SW1)과, 제2 측벽(160CS_SW2)과, 상면(160CS_US)를 포함할 수 있다. 제1 연결 스페이서의 제1 측벽(160CS_SW1)은 제1 연결 스페이서의 제2 측벽(160CS_SW2)과 반대되는 측벽이다.
제1 연결 스페이서의 제2 측벽(160CS_SW2)은 제1 층간 절연막(191)에 의해 덮일 수 있다. 즉, 제1 리세스 절연막(191R1)은 제1 연결 스페이서의 제2 측벽(160CS_SW2)을 덮을 수 있다.
제1 연결 스페이서(160CS)이 제1 방향(D1)으로 인접하는 제1_1 연결 스페이서와 제1_2 연결 스페이서를 포함할 때, 제1 리세스 절연막(191R1)은 제1_1 연결 스페이서의 제2 측벽과 제1_2 연결 스페이서의 제2 측벽 사이에 배치된다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 연결 스페이서(160CS)의 높이(H11)는 제1 리세스 절연막(191R1)의 높이(H12)와 동일할 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 분리 구조체의 상면(160US)으로부터 제1 연결 스페이서의 상면(160CS_US)까지의 깊이(L3)는 제1 게이트 캡핑 패턴의 상면(145US)으로부터 제1 게이트 스페이서(140)의 상면까지의 깊이(L4)보다 크다.
제1 게이트 분리 구조체(160)는 제1 층간 절연막(191)과, 필드 절연막(105)과, 제1 연결 스페이서(160CS)에 의해 정의된 제1 게이트 분리 트렌치(160t) 내에 배치될 수 있다. 제1 게이트 분리 구조체(160)는 제1 게이트 분리 트렌치(160t)를 채울 수 있다. 제1 게이트 분리 트렌치(160t)는 제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2)를 분리한다.
제1 게이트 분리 트렌치(160t)는 제1 층간 절연막(191)과, 제1 연결 스페이서의 제1 측벽(160CS_SW1)과, 제1 연결 스페이서의 상면(160CS_US)과, 필드 절연막의 상면(105US)에 의해 정의될 수 있다. 제1 게이트 분리 트렌치(160t)는 제1 게이트 전극(120)과, 제2 게이트 전극(220)과, 제1 게이트 캡핑 패턴(145)과, 제2 게이트 캡핑 패턴(245)에 의해 정의될 수 있다.
제1 게이트 분리 구조체(160)는 제1 게이트 분리 라이너(161) 및 제1 게이트 분리 필링막(162)을 포함한다. 제1 게이트 분리 라이너(161)는 제1 게이트 분리 트렌치(160t)의 프로파일을 따라 연장될 수 있다. 제1 게이트 분리 필링막(162)은 제1 게이트 분리 라이너(161) 상에 배치되고, 제1 게이트 분리 트렌치(160t)를 채운다.
제1 게이트 분리 라이너(161)는 제1 층간 절연막(191)과, 제1 연결 스페이서의 제1 측벽(160CS_SW1)과, 제1 연결 스페이서의 상면(160CS_US)과, 필드 절연막의 상면(105US)을 따라 연장된다. 제1 게이트 분리 라이너(161)는 제1 게이트 전극(120)과, 제2 게이트 전극(220)과, 제1 게이트 캡핑 패턴(145)과, 제2 게이트 캡핑 패턴(245)을 따라 연장된다. 제1 게이트 분리 라이너(161)는 제1 연결 스페이서(160CS)와, 필드 절연막(105)과, 제1 게이트 전극(120)과, 제2 게이트 전극(220)과 접촉한다.
제1 연결 스페이서의 제1 측벽(160CS_SW1)은 제1 게이트 분리 구조체(160)와 마주본다. 제1 연결 스페이서의 제2 측벽(160CS_SW2)은 제1 리세스 절연막(191R1)과 마주본다. 제1 리세스 절연막(191R1)은 인접하는 제1 연결 스페이서(160CS) 사이에 배치될 수 있고, 제1 연결 스페이서의 제2 측벽(160CS_SW2) 사이에 배치된다.
제1 게이트 분리 트렌치(160t)를 형성하는 식각 공정 중, 필드 절연막(105)의 일부가 식각될 수 있다. 이로 인해, 제1 게이트 분리 트렌치(160t)를 정의하는 필드 절연막의 상면(105US)은 제1 연결 스페이서의 바닥면(160CS_BS)보다 낮다.
제1 게이트 분리 구조체(160)의 일부는 제1 연결 스페이서의 바닥면(160CS_BS)보다 낮게 배치될 수 있다. 예를 들어, 제1 게이트 분리 라이너(161)의 일부는 제1 연결 스페이서의 바닥면(160CS_BS)보다 낮게 배치된다.
제1 게이트 분리 구조체의 상면(160US)으로부터 제1 게이트 분리 구조체(160)의 최하부까지의 깊이(L1)는 제1 게이트 분리 구조체의 상면(160US)으로부터 제1 연결 스페이서의 바닥면(160CS_BS)까지의 깊이(L2)보다 크다.
제1 게이트 분리 구조체(160)는 제1 부분(160_1)과, 제2 부분(160_2)을 포함한다. 제1 게이트 분리 구조체의 제1 부분(160_1)은 제1 층간 절연막(191)과 제3 방향(D3)으로 중첩되는 영역이다. 제1 게이트 분리 구조체의 제2 부분(160_2)은 제1 층간 절연막(191)과 제3 방향(D3)으로 중첩되지 않는 영역이다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 분리 구조체(160)의 제1 방향(D1)으로의 폭은 하나의 제1 게이트 구조체(GS1)의 제1 방향(D1)으로의 폭보다 크다.
제1 게이트 분리 라이너(161)는 제1 게이트 전극(120) 및 제2 게이트 전극(220)으로 산소가 확산되는 것을 방지하는 배리어 역할을 할 수 있다. 제1 게이트 분리 라이너(161)는 예를 들어, 산소 확산을 방지하는 물질을 포함할 수 있다. 제1 게이트 분리 라이너(161)는 예를 들어, 예를 들어, 다결정 반도체 물질, 알루미늄 산화물(AlO), 알루미늄 질화물(AlN), 실리콘 질화물(SiN), 실리콘 산탄화물(SiOC), 실리콘 산탄질화물(SiOCN), 실리콘 탄화물(SiC), 실리콘 란타늄 산화물(LaO) 및 고유전율 절연 물질 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 고유전율 절연 물질은 제1 게이트 절연막(130)에 대한 내용에서 설명된 물질 중의 하나일 수 있다.
제1 게이트 분리 필링막(162)은 예를 들어, 실리콘 산화물 또는 산화물 계열의 절연 물질을 포함할 수 있다.
제2 층간 절연막(192)은 제1 층간 절연막(191) 상에 배치될 수 있다. 제2 층간 절연막(192)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
배선 라인(195)은 제2 층간 절연막(192) 내에 배치될 수 있다. 배선 라인(195)은 제1 게이트 분리 구조체(160)를 따라 제1 방향(D1)으로 연장될 수 있다.
예를 들어, 배선 라인(195)는 제1 활성 패턴(AP1), 제2 활성 패턴(AP2), 제1 게이트 전극(120) 및 제2 게이트 전극(220)을 포함하는 집적 회로에 전원을 공급하는 파워 레인일 수 있다. 배선 라인(195)은 예를 들어, 금속, 금속 합금, 도전성 금속 질화물 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다.
도시되지 않았지만, 제2 방향(D2)으로 제1 게이트 분리 구조체(160) 사이에, 제1 활성 패턴(AP1), 제2 활성 패턴(AP2), 제1 게이트 전극(120) 및 제2 게이트 전극(220)를 포함하는 집적 회로에 신호를 전달하는 배선들이 더 배치된다.
도시된 것과 달리, 일 예로, 배선 라인(195)은 제1 게이트 분리 구조체의 상면(160)과 접촉할 수 있다.
도 8 내지 도 12는 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 8 내지 도 11은 도 1의 F - F를 따라 절단한 단면도이고, 도 12는 도 1의 D - D를 따라 절단한 단면도이다.
도 8을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 연결 스페이서(160CS)의 높이(H11)는 제1 리세스 절연막(191R1)의 높이(H12)보다 크다.
제1 게이트 분리 트렌치(160t)의 일부는 제1 연결 스페이서의 제2 측벽(160CS_SW2)에 의해 정의될 수 있다. 제1 게이트 분리 라이너(161)의 일부는 제1 연결 스페이서의 제2 측벽(160CS_SW2)을 따라 연장될 수 있다. 제1 연결 스페이서의 제2 측벽(160CS_SW2)의 일부는 제1 리세스 절연막(191R1)에 의해 덮이고, 제1 연결 스페이서의 제2 측벽(160CS_SW2)의 나머지는 제1 게이트 분리 라이너(161)에 의해 덮일 수 있다.
도 9를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 연결 스페이서(160CS)의 높이(H11)는 제1 리세스 절연막(191R1)의 높이(H12)보다 작다.
제1 방향(D1)으로 인접한 제1 연결 스페이서(160CS) 사이의 제1 층간 절연막(191)은 제1 연결 스페이서의 상면(160CS_US)보다 위로 돌출될 수 있다. 즉, 제1 리세스 절연막(191R1)의 일부는 제1 연결 스페이서의 상면(160CS_US)보다 위로 돌출될 수 있다.
도 10을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 분리 라이너(161)는 제1 연결 스페이서의 제1 측벽(160CS_SW1)과, 제1 연결 스페이서의 상면(160CS_US)와, 제1 연결 스페이서의 제2 측벽(160CS_SW2)를 따라 연장될 수 있다.
제1 게이트 분리 라이너(161)는 제1 연결 스페이서의 제1 측벽(160CS_SW1) 전체와, 제1 연결 스페이서의 제2 측벽(160CS_SW2) 전체를 덮을 수 있다.
제1 연결 스페이서(160CS)의 일측에 위치한 필드 절연막의 상면(105US)은 제1 연결 스페이서의 바닥면(160CS_BS)보다 낮고, 제1 연결 스페이서(160CS)의 타측에 위치한 필드 절연막의 상면(105US)는 제1 연결 스페이서의 바닥면(160CS_BS)과 동일 평면에 위치하는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
도시된 것과 달리, 제1 연결 스페이서(160CS)의 타측에 위치한 필드 절연막의 상면(105US)도 제1 연결 스페이서의 바닥면(160CS_BS)보다 낮을 수 있다.
도 11을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 분리 구조체(160)는 제1 층간 절연막(191)에 의해 분리될 수 있다.
제1 게이트 분리 구조체(160) 및 제1 층간 절연막(191)은 제1 방향(D1)으로 교대로 배치될 수 있다.
인접하는 제1 연결 스페이서의 제2 측벽(160CS_SW2) 사이에 배치된 제1 층간 절연막(191)의 상면은 제1 게이트 분리 구조체의 상면(160US)와 동일 평면에 놓일 수 있다.
다르게 설명하면, 제1 게이트 분리 구조체(160)는 제1 층간 절연막(191)과 제3 방향(D3)으로 중첩되지 않는 부분(도 7의 160_2)만 포함할 수 있다.
도 2 및 도 11에서, 제1 게이트 분리 구조체의 상면(160US)으로부터 제1 연결 스페이서의 상면(160CS_US)까지의 깊이(L3)는 제1 게이트 캡핑 패턴의 상면(145US)으로부터 제1 게이트 스페이서(140)의 상면까지의 깊이(L4)와 같거나 클 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 분리 구조체(160)의 제1 방향(D1)으로의 폭은 하나의 제1 게이트 구조체(GS1)의 제1 방향(D1)과 동일할 수 있다.
도 12를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 소오스/드레인 패턴(150) 상의 제1 소오스/드레인 컨택(170)과, 제2 소오스/드레인 패턴(250) 상의 제2 소오스/드레인 컨택(270)을 더 포함할 수 있다.
도시되지 않았지만, 제1 소오스/드레인 컨택(170) 및 제2 소오스/드레인 컨택(270)는 도 2a 및 도 3의 인접하는 제1 게이트 구조체(GS1) 사이와, 제2 게이트 구조체(GS2) 사이에 배치될 수 있다.
제1 소오스/드레인 컨택(170)은 제1 소오스/드레인 패턴(150)과 연결되고, 제2 소오스/드레인 컨택(270)은 제2 소오스/드레인 패턴(250)과 연결된다. 제1 소오스/드레인 컨택(170)의 상면과, 제2 소오스/드레인 컨택(270)의 상면은 제1 층간 절연막(191)의 상면 및 제1 게이트 분리 구조체의 상면(160US)과 동일 평면에 놓일 수 있다.
제1 소오스/드레인 패턴(150) 상의 제1 소오스/드레인 컨택(170) 중 적어도 하나는 배선 라인(195)과 연결될 수 있다. 배선 플러그(196)는 제1 소오스/드레인 컨택(170)과 배선 라인(195)를 연결할 수 있다. 배선 플러그(196)는 제2 층간 절연막(192) 내에 배치된다.
제1 소오스/드레인 컨택(170)의 일부는 제1 게이트 분리 구조체(160) 내에 배치될 수 있다. 제1 소오스/드레인 컨택(170)은 제1 게이트 분리 구조체(160)를 제2 방향(D2)으로 통과하지 않을 수 있다.
제1 소오스/드레인 컨택(170), 제2 소오스/드레인 컨택(270) 및 배선 플러그(196)는 각각 예를 들어, 금속, 금속 합금, 도전성 금속 질화물 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다.
도 13 내지 도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 14 내지 도 16는 각각 도 13의 E - E, G - G 및 H - H를 따라 절단한 단면도이다.
도 13 내지 도 16을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 게이트 분리 구조체(160) 사이에 배치된 제2 게이트 분리 구조체(165)를 더 포함할 수 있다.
제2 게이트 분리 구조체(165)는 기판(100) 상에 배치될 수 있다. 제2 게이트 분리 구조체(165)는 필드 절연막(105) 상에 배치될 수 있다.
제2 게이트 분리 구조체(165)는 제1 활성 패턴(AP1) 및 제3 활성 패턴(AP3) 사이에 배치될 수 있다. 제2 게이트 분리 구조체(165)는 제1 하부 패턴(110) 및 제3 하부 패턴(310) 사이에 배치될 수 있다.
제2 게이트 분리 구조체의 상면(165US)은 제1 게이트 분리 구조체의 상면(160US)과 동일 평면에 놓일 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제2 게이트 분리 구조체(GCS2)는 스탠다드 셀의 내에 배치될 수 있다.
예를 들어, 제1 게이트 분리 구조체(160)의 제1 방향(D1)으로의 폭은 제2 게이트 분리 구조체(165)의 제1 방향(D1)으로의 폭보다 클 수 있다.
제2 게이트 분리 구조체(165)는 제1 활성 패턴(AP1) 및 제3 활성 패턴(AP3)과 교차하는 제1 게이트 구조체(GS1) 사이에 배치될 수 있다. 예를 들어, 제2 게이트 분리 구조체(165)는 제1 게이트 구조체(GS1)와 접촉하지 않을 수 있다.
제2 게이트 분리 구조체(165)는 제2 방향(D2)으로 정렬된 제1_1 게이트 전극(120_1)과, 제1_2 게이트 전극(120_2)을 분리한다. 제1 게이트 구조체(GS1)이 제2 게이트 분리 구조체(165)에 의해 분리되어, 제1_1 게이트 전극(120_1)과, 제1_2 게이트 전극(120_2)이 형성될 수 있다.
제1_1 게이트 전극(120_1)은 제1 활성 패턴(AP1)과 교차할 수 있다. 제1_1 게이트 전극(120_1)은 제1 하부 패턴(110) 상에 배치되고, 제1 시트 패턴(NS1)을 감싼다. 제1 제1_2 게이트 전극(120_2)는 제3 활성 패턴(AP3)과 교차할 수 있다. 제1_2 게이트 전극(120_2)은 제3 하부 패턴(310) 상에 배치되고, 제3 시트 패턴(NS3)을 감싼다.
제1_1 게이트 절연막(130_1)은 제1 시트 패턴(NS1)의 둘레와, 제1 하부 패턴(110)의 상면을 따라 연장된다. 제1_2 게이트 절연막(130_2)은 제3 시트 패턴(NS3)의 둘레와, 제3 하부 패턴(310)의 상면을 따라 연장된다. 제1_1 게이트 캡핑 패턴(145_1)은 제1_1 게이트 전극(120_1) 상에 배치되고, 제1_2 게이트 캡핑 패턴(145_2)은 제1_2 게이트 전극(120_2) 상에 배치된다. 제1_1 게이트 캡핑 패턴의 상면(145US) 및 제1_2 게이트 캡핑 패턴의 상면(145US)은 제2 게이트 분리 구조체의 상면(165US)과 동일 평면에 놓일 수 있다.
제1_1 게이트 전극(120_1)과, 제1_1 게이트 절연막(130_1)과, 제1_1 게이트 캡핑 패턴(145_1)은 제1_1 게이트 구조체에 포함된다. 제1_2 게이트 전극(120_2)과, 제1_2 게이트 절연막(130_2)과, 제1_2 게이트 캡핑 패턴(145_2)은 제1_2 게이트 구조체에 포함된다. 제1_1 게이트 구조체 및 제1_2 게이트 구조체는 제2 게이트 분리 구조체(165)에 의해 분리된다. 제1_1 게이트 구조체 및 제1_2 게이트 구조체는 제1 활성 패턴(AP1) 및 제3 활성 패턴(AP3)과 교차하는 제1 게이트 구조체(GS1) 사이에 배치된다.
제1 소오스/드레인 패턴(150)은 제1 하부 패턴(110) 상에 배치될 수 있다. 제1 소오스/드레인 패턴(150)은 제1 방향(D1)으로 인접하는 제1 시트 패턴(NS1)과 연결될 수 있다. 제3 소오스/드레인 패턴(350)은 제3 하부 패턴(310) 상에 배치될 수 있다. 제3 소오스/드레인 패턴(350)은 제1 방향(D1)으로 인접하는 제3 시트 패턴(NS3)과 연결될 수 있다. 제1 소오스/드레인 패턴(150)과 제3 소오스/드레인 패턴(350) 사이에, 제2 게이트 분리 구조체(165)가 배치될 수 있다.
제2 연결 스페이서(165CS)는 제1 활성 패턴(AP1) 및 제3 활성 패턴(AP3) 사이의 필드 절연막(105) 상에 배치될 수 있다. 제2 연결 스페이서(165CS)는 제1 방향(D1)으로 인접하는 제1 게이트 구조체(GS1) 사이에 배치될 수 있다. 제2 연결 스페이서(165CS)는 필드 절연막의 상면(105US)으로부터 제3 방향(D3)으로 돌출될 수 있다.
제조 공정 상, 제2 연결 스페이서(165CS)는 제2 게이트 분리 구조체(165)를 형성되는 동안 제거되지 않은 제1 스페이서(140)일 수 있다. 따라서, 제1 방향(D1)으로 인접하는 제1 게이트 구조체(GS1) 사이에 배치된 제2 연결 스페이서(165CS)의 개수는 짝수일 수 있다.
제2 연결 스페이서(165CS) 및 제2 게이트 분리 구조체(165)에 관한 설명은 제1 연결 스페이서(160CS) 및 제1 게이트 분리 구조체(160)에 관한 설명과 유사할 수 있다.
제2 연결 스페이서(165CS)는 제2 게이트 분리 구조체(165)와 필드 절연막(105) 사이에 배치될 수 있다. 제2 게이트 분리 구조체(165)와 필드 절연막(105) 사이에, 제1 층간 절연막(191) 중 제2 리세스 절연막(191R2)이 배치될 수 있다. 제2 리세스 절연막(191R2)은 제1 층간 절연막(191) 중 제2 게이트 분리 구조체(165)와 제3 방향(D3)으로 중첩된 부분일 수 있다.
제2 연결 스페이서(165CS)는 필드 절연막의 상면(105US)와 마주보는 하면(165CS_BS)와, 제1 측벽(165CS_SW1)과, 제2 측벽(165CS_SW2)과, 상면(165CS_US)을 포함할 수 있다. 제2 연결 스페이서의 제1 측벽(165CS_SW1)은 제2 연결 스페이서의 제2 측벽(165CS_SW2)과 반대되는 측벽이다. 제2 리세스 절연막(191R2)은 제1 연결 스페이서의 제2 측벽(160CS_SW2)을 덮을 수 있다.
제2 게이트 분리 구조체(165)는 제1 층간 절연막(191)과, 필드 절연막(105)과, 제2 연결 스페이서(165CS)에 의해 정의된 제2 게이트 분리 트렌치(165t) 내에 배치될 수 있다. 제2 게이트 분리 구조체(165)는 제2 게이트 분리 트렌치(165t)를 채울 수 있다. 제2 게이트 분리 트렌치(165t)는 제1_1 게이트 전극(120_1) 및 제1_2 게이트 전극(120_2)를 분리한다.
제2 게이트 분리 트렌치(165t)는 제1 층간 절연막(191)과, 제2 연결 스페이서의 제1 측벽(165CS_SW1)과, 제2 연결 스페이서의 상면(165CS_US)과, 필드 절연막의 상면(105US)에 의해 정의될 수 있다.
제2 게이트 분리 구조체(165)는 제2 게이트 분리 라이너(166) 및 제2 게이트 분리 필링막(167)을 포함한다. 제2 게이트 분리 라이너(166)는 제2 게이트 분리 트렌치(165t)의 프로파일을 따라 연장될 수 있다. 제2 게이트 분리 라이너(166)는 제1 층간 절연막(191)과, 제2 연결 스페이서의 제1 측벽(165CS_SW1)과, 제2 연결 스페이서의 상면(165CS_US)과, 필드 절연막의 상면(105US)을 따라 연장된다. 제2 게이트 분리 필링막(167)은 제2 게이트 분리 라이너(166) 상에 배치되고, 제2 게이트 분리 트렌치(165t)를 채운다.
제2 게이트 분리 트렌치(165t)를 정의하는 필드 절연막의 상면(105US)은 제2 연결 스페이서의 바닥면(165CS_BS)보다 낮다. 제2 게이트 분리 라이너(166)의 일부는 제2 연결 스페이서의 바닥면(165CS_BS)보다 낮게 배치된다.
제2 게이트 분리 구조체(165)는 제1 부분(165_1)과, 제2 부분(165_2)을 포함한다. 제2 게이트 분리 구조체의 제1 부분(165_1)은 제1 층간 절연막(191)과 제3 방향(D3)으로 중첩되는 영역이다. 제2 게이트 분리 구조체의 제2 부분(165_2)은 제1 층간 절연막(191)과 제3 방향(D3)으로 중첩되지 않는 영역이다.
제2 게이트 분리 라이너(166) 및 제2 게이트 분리 필링막(167)에 포함된 물질에 관한 내용은 제1 게이트 분리 라이너(161) 및 제1 게이트 분리 필링막(162)에 관한 내용과 동일하다.
예를 들어, 제1 연결 스페이서(160CS) 및 제1 게이트 분리 구조체(160)가 형성되는 동안, 제2 연결 스페이서(165CS) 및 제2 게이트 분리 구조체(165)는 형성될 수 있다. 따라서, 제2 연결 스페이서(165CS) 및 제2 게이트 분리 구조체(165)를 제1 방향(D1)으로 절단한 형상은 도 8 내지 도 11에 도시된 제 연결 스페이서(160CS) 및 제1 게이트 분리 구조체(160)의 형상과 유사할 수 있다.
도 17 및 도 18은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 13 내지 도 16을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 17은 도 13의 G - G를 따라 절단한 단면도이고, 도 18은 도 13의 H - H를 따라 절단한 단면도이다.
도 17 및 도 18을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 소오스/드레인 패턴(150) 및 제3 소오스/드레인 패턴(350) 상에 배치된 제1 연결 소오스/드레인 컨택(175)을 더 포함할 수 있다.
제1 연결 소오스/드레인 컨택(175)은 제1 소오스/드레인 패턴(150) 및 제3 소오스/드레인 패턴(350)과 연결될 수 있다. 제1 연결 소오스/드레인 컨택(175)의 상면은 제1 층간 절연막(191)의 상면 및 제2 게이트 분리 구조체의 상면(165US)과 동일 평면에 놓일 수 있다.
제1 연결 소오스/드레인 컨택(175)의 일부는 제2 게이트 분리 구조체(165) 내에 배치될 수 있다. 제1 연결 소오스/드레인 컨택(175)은 제2 게이트 분리 구조체(165)를 제2 방향(D2)으로 통과할 수 있다. 제1 연결 소오스/드레인 컨택(175)은 예를 들어, 금속, 금속 합금, 도전성 금속 질화물 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다.
도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 회로도이다. 도 20은 도 19의 설명된 반도체 장치의 확장된 레이아웃도이다.
참고적으로, 도 20은 도 19에서 설명한 한 쌍의 인버터(INV1, INV2)가 연속적으로 2개 배열된 예시적인 레이아웃도일 수 있다. 또한, 도 20에는 BEOL(Back End Of Line)에 포함된 배선 라인이 도시되지 않았다.
도 19 및 도 20을 참고하면, 몇몇 실시예들에 따른 반도체 장치는, 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다.
제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(/BL)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함할 수 있다.
제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 P형 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 N형 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
제4 활성 패턴(AP4_1, AP4_2, AP4_3, AP4_4, AP4_5)은 SRAM 영역에 배치될 수 있다. 제4_1 활성 패턴(AP4_1), 제4_2 활성 패턴(AP4_2) 및 제4_4 활성 패턴(AP4_4)은 SRAM의 PMOS 영역에 배치될 수 있다. 제4_3 활성 패턴(AP4_3) 및 제4_5 활성 패턴(AP4_5)은 SRAM의 NMOS 영역에 배치될 수 있다.
제4 활성 패턴(AP4_1, AP4_2, AP4_3, AP4_4, AP4_5)은 각각 제4 방향(D4)으로 길게 연장될 수 있다. 제4_1 활성 패턴(AP4_1), 제4_2 활성 패턴(AP4_2) 및 제4_4 활성 패턴(AP4_4)은 제5 방향(D5)으로 이격된 제4_3 활성 패턴(AP4_3) 및 제4_5 활성 패턴(AP4_5) 사이에 배치될 수 있다. 각각의 제4 활성 패턴(AP4_1, AP4_2, AP4_3, AP4_4, AP4_5)에 관한 설명은 도 1 내지 도 7에서 설명한 제1 내지 제3 활성 패턴(AP1, AP2, AP3)에 관한 설명과 실질적으로 동일할 수 있다.
제4_1 활성 패턴(AP4_1) 및 제4_2 활성 패턴(AP4_2)은 제4 방향(D4)을 따라 배열될 수 있다. 제4_1 활성 패턴(AP4_1) 및 제4_2 활성 패턴(AP4_2)은 서로 간에 제4 방향(D4)으로 이격될 수 있다. 제4_3 활성 패턴(AP4_3)은 제1 활성 패턴(110) 및 제2 활성 패턴(210)과 제2 방향(D2)으로 이격될 수 있다. 제4_4 활성 패턴(AP4_4)은 제4_1 활성 패턴(AP4_1) 및 제4_2 활성 패턴(AP4_2)과 제5 방향(D5)으로 이격될 수 있다. 제4_4 활성 패턴(AP4_4)은 제4_1 활성 패턴(AP4_1)의 일부 및 제4_2 활성 패턴(AP4_2)의 일부와 제5 방향(D5)으로 중첩될 수 있다. 제4_1 활성 패턴(AP4_1)과, 제4_4 활성 패턴(AP4_4)과, 제4_2 활성 패턴(AP4_2)은 제4 방향(D4)으로 지그재그로 배열될 수 있다. 제4_4 활성 패턴(AP4_4)은 제4_5 활성 패턴(AP4_5)과 제5 방향(D5)으로 이격될 수 있다.
제3 게이트 전극(320_1 ~ 320_8)은 각각 제5 방향(D5)으로 연장될 수 있다. 제3_1 게이트 전극(320_1)과 제3_5 게이트 전극(320_5)은 제5 방향(D5)을 따라 배열될 수 있다. 제3_2 게이트 전극(320_2)과 제3_3 게이트 전극(320_3)은 제5 방향(D5)을 따라 배열될 수 있다. 제3_4 게이트 전극(320_4)과 제3_6 게이트 전극(320_6)은 제5 방향(D5)을 따라 배열될 수 있다. 제3_7 게이트 전극(320_7)과 제3_8 게이트 전극(320_8)은 제5 방향(D5)을 따라 배열될 수 있다.
제3_1 게이트 전극(320_1), 제3_2 게이트 전극(320_2), 제3_6 게이트 전극(320_6) 및 제3_7 게이트 전극(320_7)은 제4_3 활성 패턴(AP4_3)과 교차할 수 있다. 제3_1 게이트 전극(320_1)은 제4_1 활성 패턴(AP4_1) 및 제4_4 활성 패턴(AP4_4)과 교차할 수 있다. 제3_7 게이트 전극(320_7)은 제4_2 활성 패턴(AP4_2) 및 제4_4 활성 패턴(AP4_4)과 교차할 수 있다. 제3_3 게이트 전극(320_3), 제3_4 게이트 전극(320_4), 제3_5 게이트 전극(320_5) 및 제3_8 게이트 전극(820)은 제4_5 활성 패턴(AP4_5)과 교차할 수 있다. 제3_3 게이트 전극(320_3)은 제4_1 활성 패턴(AP4_1) 및 제4_4 활성 패턴(AP4_4)과 교차할 수 있다. 제3_4 게이트 전극(320_4)은 제4_2 활성 패턴(AP4_2) 및 제4_4 활성 패턴(410)과 교차할 수 있다. 제3_1 게이트 전극(320_1)과, 제3_7 게이트 전극(320_7)은 제4_4 활성 패턴(AP4_4)의 종단과 교차될 수 있다. 제3_3 게이트 전극(320_3)은 제4_1 활성 패턴(AP4_1)의 종단과 교차될 수 있다. 제3_4 게이트 전극(320_4)은 제4_2 활성 패턴(AP4_2)의 종단과 교차될 수 있다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제3_1 게이트 전극(320_1)과 제4_1 활성 패턴(AP4_1)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제3_1 게이트 전극(320_1)과 제4_3 활성 패턴(AP4_3)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제3_2 게이트 전극(320_2)과 제4_3 활성 패턴(AP4_3)이 교차되는 영역 주변에 정의된다.
제2 내지 제4 풀업 트랜지스터(PU2, PU3, PU4), 제2 내지 제4 풀다운 트랜지스터(PD2, PD3, PD4) 및 제2 내지 제4 패스 트랜지스터(PS2, PS3, PS4)는 제3 게이트 전극(320_1 ~ 320_8)과, 제4 활성 패턴(AP4_1 ~ AP4_5)이 교차되는 주변에 정의될 수 있다.
제1 및 제2 풀업 트랜지스터(PU1, PU2)와, 제1 및 제2 풀다운 트랜지스터(PD1, PD2)와, 제1 및 제2 패스 트랜지스터(PS1, PS2)는 제1 SRAM 셀에 포함될 수 있다. 제3 및 제4 풀업 트랜지스터(PU3, PU4)와, 제3 및 제4 풀다운 트랜지스터(PD3, PD4)와, 제3 및 제4 패스 트랜지스터(PS3, PS4)는 제2 SRAM 셀에 포함될 수 있다.
각각의 SRAM 셀은 각각의 비트 라인(BL) 및 상보 비트 라인(/BL)과 연결될 수 있다.
도 20에서, 하나의 풀다운 트랜지스터 또는 하나의 패스 트랜지스터는 하나의 활성 패턴과 교차되는 지점에 정의되는 것으로 도시하였지만, 이에 제한되는 것이 아니다. 하나의 풀다운 트랜지스터 또는 하나의 패스 트랜지스터는 하나의 게이트 전극이 복수개의 활성 패턴과 교차하는 지점에 정의될 수 있음은 물론이다.
복수의 제3 게이트 분리 구조체(360 ~ 365)는 제5 방향(D5)으로 인접한 제3 게이트 전극(320_1 ~ 320_8)을 분리한다. 제3_1 게이트 전극(320_1)은 제3_2 게이트 분리 구조체(361) 및 제3_4 게이트 분리 구조체(363)에 의해 분리될 수 있다. 제3_2 게이트 전극(320_2) 및 제3_6 게이트 전극(320_6)은 각각 제3_1 게이트 분리 구조체(360)에 의해 분리될 수 있다. 제3_3 게이트 전극(320_3) 및 제3_4 게이트 전극(320_4)은 각각 제3_1 게이트 분리 구조체(360) 및 제3_6 게이트 분리 구조체(365)에 의해 분리될 수 있다. 제3_5 게이트 전극(320_5)은 제3_4 게이트 분리 구조체(363)에 의해 분리될 수 있다. 제3_7 게이트 전극(320_7)은 제3_3 게이트 분리 구조체(362) 및 제3_5 게이트 분리 구조체(364)에 의해 분리될 수 있다. 제3_8 게이트 전극(320_8)은 제3_5 게이트 분리 구조체(364)에 의해 분리될 수 있다.
각각의 복수의 브릿지 컨택(371, 372, 373, 374)은 도 19에서, 풀업 트랜지스터의 소오스/드레인 영역, 풀다운 트랜지스터의 소오스/드레인 영역 및 패스 트랜지스터의 소오스/드레인 영역을 연결하는 컨택일 수 있다. 브릿지 컨택(371, 372, 373, 374)은 소오스/드레인 영역과 연결되므로, 브릿지 컨택(371, 372, 373, 374)은 브릿지 소오스/드레인 컨택일 수 있다.
제1 브릿지 컨택(371)은 제1 풀업 트랜지스터(PU1)의 소오스/드레인 영역, 제1 풀다운 트랜지스터(PD1)의 소오스/드레인 영역 및 제1 패스 트랜지스터(PS1)의 소오스/드레인 영역과 연결된다. 예를 들어, 제1 브릿지 컨택(371)은 제3_1 게이트 전극(320_1) 및 제3_2 게이트 전극(320_2) 사이와, 제3_1 게이트 전극(320_1) 및 제3_3 게이트 전극(320_3) 사이에 배치될 수 있다. 제2 브릿지 컨택(372)은 제2 풀업 트랜지스터(PU2)의 소오스/드레인 영역, 제2 풀다운 트랜지스터(PD2)의 소오스/드레인 영역 및 제2 패스 트랜지스터(PS2)의 소오스/드레인 영역과 연결된다. 제3 브릿지 컨택(373)은 제3 풀업 트랜지스터(PU3)의 소오스/드레인 영역, 제3 풀다운 트랜지스터(PD3)의 소오스/드레인 영역 및 제3 패스 트랜지스터(PS3)의 소오스/드레인 영역과 연결된다. 제4 브릿지 컨택(374)은 제4 풀업 트랜지스터(PU4)의 소오스/드레인 영역, 제4 풀다운 트랜지스터(PD4)의 소오스/드레인 영역 및 제4 패스 트랜지스터(PS4)의 소오스/드레인 영역과 연결된다.
각각의 복수의 노드 컨택(376, 377, 378, 379)은 도 19에서, 전원 노드(Vcc)와 접지 노드(Vss) 사이에 직렬로 연결된 풀업 트랜지스터 및 풀다운 트랜지스터의 게이트를 각각의 브릿지 컨택(371, 372, 373, 374)과 연결하는 컨택일 수 있다.
제1 노드 컨택(376)은 제1 브릿지 컨택(371)을 제3_3 게이트 전극(320_3)에 연결한다. 제3_3 게이트 전극(320_3)은 제2 풀업 트랜지스터(PU2) 및 제2 풀다운 트랜지스터(PD2)의 게이트일 수 있다. 제2 노드 컨택(377)은 제2 브릿지 컨택(372)을 제3_1 게이트 전극(320_1)에 연결한다. 제3_1 게이트 전극(320_1)은 제1 풀업 트랜지스터(PU1) 및 제1 풀다운 트랜지스터(PD2)의 게이트일 수 있다. 제3 노드 컨택(378)은 제3 브릿지 컨택(373)을 제3_4 게이트 전극(320_4)에 연결한다. 제3_4 게이트 전극(320_4)은 제4 풀업 트랜지스터(PU4) 및 제4 풀다운 트랜지스터(PD4)의 게이트일 수 있다. 제4 노드 컨택(379)은 제4 브릿지 컨택(374)을 제3_7 게이트 전극(320_7)에 연결한다. 제3_7 게이트 전극(320_7)은 제3 풀업 트랜지스터(PU3) 및 제2 풀다운 트랜지스터(PD3)의 게이트일 수 있다.
복수의 SRAM 소오스/드레인 컨택(381, 382, 383, 384, 385, 386, 387, 388, 389)은 도 19의 전원 노드(Vcc), 접지 노드(Vss), 비트 라인(BL) 및 상보 비트 라인(/BL)에 연결되는 컨택일 수 있다.
제2 SRAM 소오스/드레인 컨택(382), 제5 SRAM 소오스/드레인 컨택(385) 및 제8 SRAM 소오스/드레인 컨택(388)은 전원 노드(Vcc)에 연결된다. 제1 SRAM 소오스/드레인 컨택(381), 제6 SRAM 소오스/드레인 컨택(386) 및 제7 SRAM 소오스/드레인 컨택(387)은 접지 노드(Vss)에 연결된다. 제3 SRAM 소오스/드레인 컨택(383), 제4 SRAM 소오스/드레인 컨택(384) 및 제9 SRAM 소오스/드레인 컨택(389)은 비트 라인(BL) 및 상보 비트 라인(/BL) 중 하나에 연결된다.
복수의 SRAM 게이트 컨택(391, 392, 393, 394)은 도 19의 워드 라인(WL)과 연결되는 컨택일 수 있다.
도 20의 J - J를 따라 절단된 단면도는 도 13의 G - G를 따라 절단된 단면도인 도 15에 대응될 수 있다. 도 20의 K - K를 따라 절단된 단면도는 도 13의 H - H를 따라 절단된 단면도인 도 16에 대응될 수 있다. 도 17 및 도 18의 제1 연결 소오스/드레인 컨택(175)의 위치 및 모양을 통해, 브릿지 컨택(171, 173)이 배치되는 위치와 모양은 본 발명의 기술분야에 속한 통상의 기술자가 용이하게 할 수 있음은 물론이다.
도 21 내지 도 23은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 21은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 22 및 도 23은 각각 도 21의 C - C를 따라 절단한 단면도이다.
도 21 내지 도 23을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 내지 제3 활성 패턴(AP1, AP2, AP3)은 각각 핀형 패턴일 수 있다.
각각의 제1 내지 제3 활성 패턴(AP1, AP2, AP3)은 핀 트렌치(FT)에 의해 정의될 수 있다.
제1 게이트 전극(120)은 필드 절연막의 상면(105US)보다 위로 돌출된 제1 활성 패턴(AP1)의 측벽을 덮을 수 있다. 제2 게이트 전극(220)은 필드 절연막의 상면(105US)보다 위로 돌출된 제2 활성 패턴(AP2)의 측벽을 덮는다. 제1 게이트 절연막(130)은 필드 절연막의 상면(105US)보다 위로 돌출된 제1 활성 패턴(AP1)의 프로파일을 따라 형성된다. 제2 게이트 절연막(230)은 필드 절연막의 상면(105US)보다 위로 돌출된 제2 활성 패턴(AP2)의 프로파일을 따라 형성된다.
도 22에서, 각각의 제1 내지 제3 활성 패턴(AP1, AP2, AP3)은 깊은 트렌치(DT)에 의해 정의된 활성 영역 내에 배치될 수 있다. 제1 게이트 분리 구조체(160)는 깊은 트렌치(DT)을 채우는 필드 절연막(105) 상에 배치될 수 있다.
도 23에서, 각각의 제1 내지 제3 활성 패턴(AP1, AP2, AP3)은 제2 방향(D2)으로 인접하는 더미 핀형 패턴(DPF) 사이에 배치될 수 있다. 더미 핀형 패턴(DPF)의 상면은 필드 절연막(105)에 의해 덮인다.
각각의 제1 내지 제3 활성 패턴(AP1, AP2, AP3)는 2개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 각각의 제1 내지 제3 활성 패턴(AP1, AP2, AP3)은 1개일 수도 있고, 3개 이상일 수도 있다.
도 24 내지 도 32는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 이를 통해, 도 13 내지 도 16을 이용하여 설명한 제2 게이트 분리 구조체(165)가 제조될 수 있다.
도 25, 도 27, 도 29 및 도 31은 각각 도 24의 L - L을 따라 절단한 단면도이다. 도 26, 도 28, 도 30 및 도 32는 각각 도 24의 M - M을 따라 절단한 단면도이다. 이하의 제조 방법에 관한 설명에서, 도 1 내지 도 23을 이용하여 설명한 내용과 중복되는 내용을 간략히 설명하거나, 생략한다.
도 24 내지 도 26을 참고하면, 제1 방향(D1)으로 길게 연장된 제1 내지 제3 활성 패턴(AP1, AP2, AP3) 상에, 제2 방향(D2)으로 연장되는 프리(pre) 게이트 구조체(GS_P)가 형성될 수 있다.
프리 게이트 구조체(GS_P)는 프리 게이트 전극(120p)와, 프리 게이트 절연막(130p)과, 프리 게이트 스페이서(140p)와, 프리 게이트 캡핑 패턴(145p)을 포함할 수 있다.
프리 게이트 절연막(130p)는 제1 시트 패턴(NS1) 및 제2 시트 패턴(NS2)의 둘레를 따라 형성될 수 있다. 프리 게이트 전극(120p)는 제1 시트 패턴(NS1) 및 제2 시트 패턴(NS2)를 감쌀 수 있다.
제1 층간 절연막(191)은 필드 절연막(105) 상에 형성될 수 있다. 제1 층간 절연막(191)은 프리 게이트 구조체(GS_P)의 측벽을 덮을 수 있다. 제1 층간 절연막(191)의 상면은 프리 게이트 캡핑 패턴(145p)의 상면(145US)과 동일 평면에 놓일 수 있다.
도 27 및 도 28을 참고하면, 제1 층간 절연막(191) 및 프리 게이트 구조체(GS_P) 상에, 마스크 패턴(50)이 형성될 수 있다.
마스크 패턴(50)을 이용하여, 노출된 프리 게이트 캡핑 패턴(145p) 및 제1 층간 절연막(191)이 제거될 수 있다. 이를 통해, 프리 게이트 전극(120p)의 일부가 노출될 수 있다.
도시된 것과 달리, 노출된 프리 게이트 캡핑 패턴(145p)이 제거되는 동안, 제1 층간 절연막(191)은 제거되지 않을 수 있다.
도 29 및 도 30을 참고하면, 마스크 패턴(50)에 의해 노출된 프리 게이트 전극(120p) 및 프리 게이트 절연막(130p)이 제거될 수 있다. 이를 통해, 제2 게이트 분리 트렌치(165t)가 형성될 수 있다.
프리 게이트 전극(120p)이 제거되는 동안, 필드 절연막(105)의 일부도 제거될 수 있다. 프리 게이트 전극(120p)이 제거되는 동안, 마스크 패턴(50)에 의해 노출된 제1 층간 절연막(191)의 일부와, 프리 게이트 스페이서(140p)의 일부가 제거될 수 있다.
제2 게이트 분리 트렌치(165t)에 의해, 제1_1 게이트 전극(120_1) 및 제1_2 게이트 전극(120_2)이 형성될 수 있다. 또한, 제1_1 게이트 절연막(130_1), 제1_2 게이트 절연막(130_2), 제1_1 게이트 캡핑 패턴(145_1) 및 제1_2 게이트 캡핑 패턴(145_2)이 형성될 수 있다. 또한, 제2 게이트 분리 트렌치(165t)가 형성되는 동안, 제2 연결 스페이서(165CS)가 형성될 수 있다.
도시되지 않았지만, 제2 게이트 분리 트렌치(165t)가 형성되는 동안, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이에 제1 게이트 분리 트렌치(도 7의 160t)가 형성될 수 있다. 이를 통해, 제1 게이트 분리 트렌치(도 7의 160t)에 의해 분리된 제1 게이트 구조체(GS1)이 형성될 수 있다.
도시된 것과 달리, 제2 게이트 분리 트렌치(165t)가 형성되는 동안, 프리 게이트 스페이서(140p)가 제거되지 않을 수 있다.
도 31 및 도 32를 참고하면, 제2 게이트 분리 트렌치(165t)의 프로파일 및 마스크 패턴(50)의 상면을 따라 프리 게이트 분리 라이너(166p)이 형성될 수 있다.
프리 게이트 분리 라이너(166p) 상에, 제2 게이트 분리 트렌치(165t)를 채우는 프리 게이트 분리 필링막(167p)이 형성될 수 있다.
이어서, 프리 게이트 분리 라이너(166p)와, 프리 게이트 분리 필링막(167p)과, 마스크 패턴(50)을 제거하는 공정을 통해, 제2 게이트 분리 구조체(도 15의 165)가 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110, 210: 하부 패턴 NS: 시트 패턴
120, 220: 게이트 전극 160, 165: 게이트 분리 구조체

Claims (10)

  1. 제1 방향으로 연장되는 제1 활성 패턴;
    상기 제1 방향으로 연장되고, 상기 제1 방향과 다른 제2 방향으로 상기 제1 활성 패턴과 인접하는 제2 활성 패턴;
    상기 제1 활성 패턴 및 상기 제2 활성 패턴 사이에 배치된 필드 절연막;
    상기 제1 활성 패턴과 교차하고, 상기 제2 방향으로 연장되고, 제1 게이트 전극과 제1 게이트 스페이서를 포함하는 제1 게이트 구조체;
    상기 제2 활성 패턴과 교차하고, 상기 제2 방향으로 연장되고, 제2 게이트 전극과 제2 게이트 스페이서를 포함하는 제2 게이트 구조체;
    상기 제1 게이트 구조체 및 상기 제2 게이트 구조체 사이의 상기 필드 절연막 상에 배치되는 게이트 분리 구조체; 및
    상기 게이트 분리 구조체와 상기 필드 절연막 사이에 배치되고, 상기 필드 절연막의 상면으로부터 돌출된 연결 스페이서를 포함하고,
    상기 게이트 분리 구조체는 게이트 분리 라이너와, 상기 게이트 분리 라이너 상의 게이트 분리 필링막을 포함하고,
    상기 게이트 분리 라이너는 상기 연결 스페이서의 상면 및 측벽과, 상기 필드 절연막의 상면을 따라 연장되고, 상기 연결 스페이서와 접촉하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 게이트 분리 라이너의 일부는 상기 연결 스페이서의 바닥면보다 낮게 배치되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 필드 절연막과 상기 게이트 분리 구조체 사이에 배치된 층간 절연막을 더 포함하고,
    상기 게이트 분리 구조체는 상기 층간 절연막과 제3 방향으로 중첩되는 제1 부분과, 상기 제3 방향으로 비중첩되는 제2 부분을 포함하고,
    상기 제3 방향은 상기 제1 방향 및 상기 제2 방향과 수직인 반도체 장치.
  4. 제3 항에 있어서,
    상기 연결 스페이서는 상기 게이트 분리 구조체와 마주보는 제1 측벽과, 상기 제1 측벽과 반대되고 상기 층간 절연막에 의해 덮이는 제2 측벽을 포함하고,
    상기 게이트 분리 라이너는 상기 연결 스페이서의 제1 측벽, 상기 연결 스페이서의 상면 및 상기 연결 스페이서의 제2 측벽을 따라 연장된 반도체 장치.
  5. 제3 항에 있어서,
    상기 연결 스페이서는 상기 제1 방향으로 이격된 제1 연결 스페이서와 제2 연결 스페이서를 포함하고,
    상기 층간 절연막은 상기 제1 연결 스페이서와 제2 연결 스페이서 사이에 배치되고,
    상기 필드 절연막의 상면으로부터 상기 층간 절연막의 상면까지의 높이는 상기 제1 연결 스페이서의 높이 및 상기 제2 연결 스페이서의 높이와 같거나 큰 반도체 장치.
  6. 제1 항에 있어서,
    상기 게이트 분리 구조체의 상기 제1 방향으로의 폭은 상기 제1 게이트 구조체의 상기 제1 방향으로의 폭과 동일한 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 활성 패턴 상에 배치된 소오스/드레인 패턴과, 상기 소오스/드레인 패턴 상의 소오스/드레인 컨택을 더 포함하고,
    상기 소오스/드레인 컨택의 일부는 상기 게이트 분리 구조체 내에 배치된 반도체 장치.
  8. 제7 항에 있어서,
    상기 소오스/드레인 컨택은 상기 게이트 분리 구조체를 상기 제2 방향으로 통과하는 반도체 장치.
  9. 제1 방향으로 연장되는 제1 활성 패턴;
    상기 제1 방향으로 연장되고, 상기 제1 방향과 다른 제2 방향으로 상기 제1 활성 패턴과 인접하는 제2 활성 패턴;
    상기 제1 활성 패턴 및 상기 제2 활성 패턴 사이에 배치된 필드 절연막;
    상기 제1 활성 패턴과 교차하고, 상기 제2 방향으로 연장되는 제1 게이트 구조체;
    상기 제2 활성 패턴과 교차하고, 상기 제2 방향으로 연장되는 제2 게이트 구조체;
    상기 제1 게이트 구조체 및 상기 제2 게이트 구조체를 사이에 두고 배치되고, 상기 제1 활성 패턴 및 상기 제2 활성 패턴과 교차하는 제3 및 제4 게이트 구조체;
    상기 제1 게이트 구조체 및 상기 제2 게이트 구조체 사이의 상기 필드 절연막 상에 배치되는 연결 스페이서;
    상기 제1 게이트 구조체 및 상기 제2 게이트 구조체 사이의 상기 필드 절연막 상에 배치되고, 상기 연결 스페이서의 측벽을 덮는 층간 절연막;
    상기 제1 게이트 구조체 및 상기 제2 게이트 구조체를 분리하고, 상기 층간 절연막, 상기 연결 스페이서 및 상기 필드 절연막의 상면에 의해 정의된 게이트 분리 트렌치; 및
    상기 게이트 분리 트렌치를 채우고, 게이트 분리 라이너와 게이트 분리 필링막을 포함하는 게이트 분리 구조체를 포함하고,
    상기 게이트 분리 라이너는 상기 게이트 분리 트렌치의 프로파일을 따라 연장되고, 상기 연결 스페이서와 접촉하고,
    상기 게이트 분리 필링막은 상기 게이트 분리 라이너 상에 배치되고, 상기 게이트 분리 트렌치를 채우는 반도체 장치.
  10. 제1 방향으로 연장된 제1 하부 패턴과, 상기 제1 하부 패턴과 이격된 제1 시트 패턴을 포함하는 제1 활성 패턴;
    상기 제1 방향으로 연장된 제2 하부 패턴과, 상기 제2 하부 패턴과 이격된 제2 시트 패턴을 포함하는 제2 활성 패턴으로, 상기 제2 하부 패턴은 상기 제1 하부 패턴과 상기 제1 방향과 다른 제2 방향으로 인접하는 제2 활성 패턴;
    상기 제1 하부 패턴과 상기 제2 하부 패턴 사이에 배치된 필드 절연막;
    상기 제1 활성 패턴과 교차하고, 상기 제2 방향으로 연장되고, 제1 게이트 절연막과 제1 게이트 전극과 제1 게이트 스페이서를 포함하는 제1 게이트 구조체;
    상기 제2 활성 패턴과 교차하고, 상기 제2 방향으로 연장되고, 제2 게이트 절연막과 제2 게이트 전극과 제2 게이트 스페이서를 포함하는 제2 게이트 구조체;
    상기 제1 게이트 구조체 및 상기 제2 게이트 구조체 사이의 상기 필드 절연막 상에 배치되는 게이트 분리 구조체; 및
    상기 게이트 분리 구조체와 상기 필드 절연막 사이에 배치되고, 상기 필드 절연막의 상면으로부터 돌출된 연결 스페이서를 포함하고,
    상기 게이트 분리 구조체는 게이트 분리 라이너와, 상기 게이트 분리 라이너 상의 게이트 분리 필링막을 포함하고,
    상기 게이트 분리 라이너는 상기 연결 스페이서의 상면 및 측벽과, 상기 필드 절연막의 상면을 따라 연장되고, 상기 연결 스페이서와 접촉하고,
    상기 제1 게이트 절연막 및 상기 제2 게이트 절연막은 각각 상기 게이트 분리 구조체의 측벽을 따라 비연장되고,
    상기 게이트 분리 구조체의 상면으로부터 상기 게이트 분리 구조체의 최하부까지의 깊이는 상기 게이트 분리 구조체의 상면으로부터 상기 연결 스페이서의 바닥면까지의 깊이보다 큰 반도체 장치.
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