KR20230090028A - 반도체 장치 - Google Patents

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KR20230090028A
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gate
sheet
sidewall
isolation
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KR1020210178913A
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유정균
성석현
박찬교
오승철
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삼성전자주식회사
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Abstract

성능 및 신뢰성을 향상시킬 수 있는 반도체 장치를 제공하는 것이다. 반도체 장치는 기판 상에, 제1 방향으로 연장된 제1 하부 패턴과, 제1 하부 패턴 상의 제1 시트 패턴을 포함하는 제1 활성 패턴, 기판 상에, 제1 하부 패턴과 제2 방향으로 이격된 제2 하부 패턴과, 제2 하부 패턴 상의 제2 시트 패턴을 포함하는 제2 활성 패턴으로, 제1 하부 패턴 및 제2 하부 패턴은 핀 트렌치에 의해 분리된 제2 활성 패턴, 제1 하부 패턴과 제2 하부 패턴 사이에 배치되고, 제1 하부 패턴 및 제2 하부 패턴과 접촉하는 필드 절연막, 기판 상에, 제1 활성 패턴과 교차하는 제1 게이트 구조체, 기판 상에, 제2 활성 패턴과 교차하는 제2 게이트 구조체, 및 필드 절연막 상에 배치되고, 제1 게이트 구조체 및 제2 게이트 구조체와 접촉하는 게이트 분리 패턴을 포함하고, 제1 게이트 구조체는 제1 활성 패턴과 게이트 분리 패턴 사이에 배치된 제1 종단 영역을 포함하고, 제2 게이트 구조체는 제2 활성 패턴과 게이트 분리 패턴 사이에 배치된 제2 종단 영역을 포함하고, 제1 시트 패턴과 게이트 분리 패턴이 이격된 거리는 제2 시트 패턴과 게이트 분리 패턴이 이격된 거리보다 작고, 핀 트렌치의 바닥면으로부터 제1 종단 영역의 최하부까지의 제1 높이는 핀 트렌치의 바닥면으로부터 제2 종단 영역의 최하부까지의 제2 높이보다 크다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로, MBCFETTM(Multi-Bridge Channel Field Effect Transistor)를 포함하는 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 성능 및 신뢰성을 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판 상에, 제1 방향으로 연장된 제1 하부 패턴과, 제1 하부 패턴 상의 제1 시트 패턴을 포함하는 제1 활성 패턴, 기판 상에, 제1 하부 패턴과 제2 방향으로 이격된 제2 하부 패턴과, 제2 하부 패턴 상의 제2 시트 패턴을 포함하는 제2 활성 패턴으로, 제1 하부 패턴 및 제2 하부 패턴은 핀 트렌치에 의해 분리된 제2 활성 패턴, 제1 하부 패턴과 제2 하부 패턴 사이에 배치되고, 제1 하부 패턴 및 제2 하부 패턴과 접촉하는 필드 절연막, 기판 상에, 제1 활성 패턴과 교차하는 제1 게이트 구조체, 기판 상에, 제2 활성 패턴과 교차하는 제2 게이트 구조체, 및 필드 절연막 상에 배치되고, 제1 게이트 구조체 및 제2 게이트 구조체와 접촉하는 게이트 분리 패턴을 포함하고, 제1 게이트 구조체는 제1 활성 패턴과 게이트 분리 패턴 사이에 배치된 제1 종단 영역을 포함하고, 제2 게이트 구조체는 제2 활성 패턴과 게이트 분리 패턴 사이에 배치된 제2 종단 영역을 포함하고, 제1 시트 패턴과 게이트 분리 패턴이 이격된 거리는 제2 시트 패턴과 게이트 분리 패턴이 이격된 거리보다 작고, 핀 트렌치의 바닥면으로부터 제1 종단 영역의 최하부까지의 제1 높이는 핀 트렌치의 바닥면으로부터 제2 종단 영역의 최하부까지의 제2 높이보다 크다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판 상에, 제1 방향으로 연장된 제1 하부 패턴과, 제1 하부 패턴 상의 제1 시트 패턴을 포함하는 제1 활성 패턴, 기판 상에, 제1 하부 패턴과 제2 방향으로 이격된 제2 하부 패턴과, 제2 하부 패턴 상의 제2 시트 패턴을 포함하는 제2 활성 패턴, 제1 하부 패턴과 제2 하부 패턴 사이에 배치되고, 제1 하부 패턴 및 제2 하부 패턴과 접촉하는 필드 절연막, 기판 상에, 제1 활성 패턴과 교차하는 제1 게이트 구조체, 기판 상에, 제2 활성 패턴과 교차하는 제2 게이트 구조체, 필드 절연막 상에 배치되고, 제1 시트 패턴을 바라보는 제1 측벽과, 제2 시트 패턴을 바라보는 제2 측벽을 포함하는 게이트 분리 패턴, 및 게이트 분리 패턴의 제1 측벽의 일부 상에 배치되는 제1 분리 측벽 패턴을 포함하고, 제1 하부 패턴의 상면을 기준으로, 제1 분리 측벽 패턴의 상면은 제1 시트 패턴의 상면보다 낮다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 상에, 제1 방향으로 연장된 제1 하부 패턴과, 제1 하부 패턴 상의 제1 시트 패턴을 포함하는 제1 활성 패턴, 기판 상에, 제1 하부 패턴과 제2 방향으로 이격된 제2 하부 패턴과, 제2 하부 패턴 상의 제2 시트 패턴을 포함하는 제2 활성 패턴, 제1 하부 패턴과 제2 하부 패턴 사이에 배치되고, 제1 하부 패턴 및 제2 하부 패턴과 접촉하는 필드 절연막, 기판 상에, 제1 활성 패턴과 교차하고, 제1 게이트 절연막 및 제1 게이트 전극을 포함하는 제1 게이트 구조체, 기판 상에, 제2 활성 패턴과 교차하고, 제2 게이트 절연막 및 제2 게이트 전극을 포함하는 제2 게이트 구조체, 및 필드 절연막 상에 배치되고, 제1 시트 패턴 및 제2 시트 패턴과 접촉하는 게이트 분리 구조체를 포함하고, 게이트 분리 구조체는 제1 시트 패턴의 상면보다 아래에 배치된 하부와, 제1 시트 패턴의 상면보다 위에 배치된 상부를 포함하고, 제1 게이트 구조체 및 제2 게이트 구조체는 각각 게이트 분리 구조체의 상부의 측벽과 접촉하고, 제1 게이트 절연막 및 제2 게이트 절연막은 각각 게이트 분리 구조체의 상부의 측벽을 따라 연장되고, 제1 시트 패턴과 게이트 분리 구조체의 상부가 제2 방향으로 이격된 거리는 제2 시트 패턴과 게이트 분리 구조체의 상부가 제2 방향으로 이격된 거리보다 작다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 2 및 도 3은 각각 도 1의 A - A를 따라 절단한 예시적인 단면도이다.
도 4는 도 1의 B - B를 따라 절단한 예시적인 단면도이다.
도 5는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 15는 도 14의 설명된 반도체 장치의 확장된 레이아웃도이다.
도 16은 도 15의 C - C를 따라 절단한 단면도이다.
몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 3차원(3D) 트랜지스터 또는 2차원 물질을 기반으로하는 트랜지스터(2D material based FETs) 및 이의 이종 구조(heterostructure)를 포함할 수 있다. 또한, 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1 내지 도 4를 이용하여, 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 2 및 도 3은 각각 도 1의 A - A를 따라 절단한 예시적인 단면도이다. 도 4는 도 1의 B - B를 따라 절단한 예시적인 단면도이다.
도 1 내지 도 4를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 활성 패턴(AP1)과, 제2 활성 패턴(AP2)과, 제1 게이트 구조체(115)와, 제2 게이트 구조체(215)와, 게이트 분리 구조체(160ST)를 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 기판(100) 상에 배치될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 제1 방향(DR1)으로 길게 연장될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 제2 방향(DR2)으로 서로 간에 인접할 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 제2 방향(DR2)으로 이격되어 배치될 수 있다. 예를 들어, 제1 방향(DR1)은 제2 방향(DR2)과 직교하는 방향일 수 있다.
일 예로, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 중 하나는 PMOS가 형성되는 영역이고, 다른 하나는 NMOS가 형성되는 영역일 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 중 하나는 PMOS의 채널 영역을 포함하고, 다른 하나는 NMOS의 채널 영역을 포함할 수 있다. 다른 예로, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 PMOS가 형성되는 영역일 수 있다. 또 다른 예로, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)는 NMOS가 형성되는 영역일 수 있다.
일 예로, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 SRAM 영역에 포함된 활성 영역일 수 있다. 다른 예로, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 로직 영역에 포함된 활성 영역일 수 있다.
제1 활성 패턴(AP1)은 제1 하부 패턴(BP1)과, 복수의 제1 시트 패턴(NS1)을 포함할 수 있다. 제2 활성 패턴(AP2)은 제2 하부 패턴(BP2)과, 복수의 제2 시트 패턴(NS2)을 포함할 수 있다.
제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 각각 기판(100)으로부터 돌출될 수 있다. 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 각각 제1 방향(DR1)으로 길게 연장될 수 있다. 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)는 각각 핀형 패턴 모양을 가질 수 있다.
제1 하부 패턴(BP1)은 제2 하부 패턴(BP2)과 제2 방향(DR2)으로 이격될 수 있다. 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 제1 방향(DR1)으로 연장되는 핀 트렌치(FT)에 의해 분리될 수 있다.
복수의 제1 시트 패턴(NS1)은 제1 하부 패턴(BP1) 상에 배치될 수 있다. 복수의 제1 시트 패턴(NS1)은 제1 하부 패턴(BP1)과 제3 방향(DR3)으로 이격될 수 있다.
복수의 제2 시트 패턴(NS2)은 제2 하부 패턴(BP2) 상에 배치될 수 있다. 복수의 제2 시트 패턴(NS2)는 제2 하부 패턴(BP2)과 제3 방향(DR3)으로 이격될 수 있다.
각각의 제1 시트 패턴(NS1)은 제3 방향(DR3)으로 순차적으로 배치될 수 있다. 각각의 제1 시트 패턴(NS1)은 제3 방향(DR3)으로 이격될 수 있다. 각각의 제2 시트 패턴(NS2)은 제3 방향(DR3)으로 순차적으로 배치될 수 있다. 각각의 제2 시트 패턴(NS2)은 제3 방향(DR3)으로 이격될 수 있다. 여기에서, 제3 방향(DR3)은 제1 방향(DR1) 및 제2 방향(DR2)과 직교하는 방향일 수 있다. 예를 들어, 제3 방향(DR3)은 기판(100)의 두께 방향일 수 있다.
각각의 제1 시트 패턴(NS1)은 상면을 포함할 수 있다. 다만, 이하의 설명에서, 제1 시트 패턴의 상면(NS1_US)은 복수의 제1 시트 패턴(NS1) 중 최상부에 배치된 제1 시트 패턴(NS1)의 상면인 것으로 한다. 또한, 제1 시트 패턴의 상면(NS1_US)은 제1 활성 패턴(AP1)의 상면일 수 있다. 마찬가지로, 제2 시트 패턴의 상면(NS2_US)은 복수의 제2 시트 패턴(NS2) 중 최상부에 배치된 제2 시트 패턴(NS2)의 상면일 수 있다.
제1 시트 패턴(NS1) 및 제2 시트 패턴(NS2)은 제3 방향(DR3)으로 3개가 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
각각의 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 기판(100)의 일부의 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 각각의 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 각각의 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
각각의 제1 시트 패턴(NS1)은 원소 반도체 물질인 실리콘 또는 게르마늄, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다. 각각의 제2 시트 패턴(NS2)은 원소 반도체 물질인 실리콘 또는 게르마늄, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다.
제1 시트 패턴(NS1)의 제2 방향(DR2)으로의 폭은 제1 하부 패턴(BP1)의 제2 방향(DR2)으로의 폭에 비례하여 커지거나 작아질 수 있다. 제2 시트 패턴(NS2)의 제2 방향(DR2)으로의 폭은 제2 하부 패턴(BP2)의 제2 방향(DR2)으로의 폭에 비례하여 커지거나 작아질 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 핀 트렌치(FT)의 적어도 일부를 채울 수 있다.
필드 절연막(105)은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이의 기판(100) 상에 배치될 수 있다. 필드 절연막(105)은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)와 접촉할 수 있다.
필드 절연막(105)이 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)과 접촉하는 것은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이에는 트랜지스터의 채널 영역으로 사용되는 활성 패턴이 개재되지 않는다는 것을 의미할 수 있다. 필드 절연막(105)는 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2) 사이에 배치될 수 있다. 필드 절연막(105)은 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)과 접촉할 수 있다.
예를 들어, 필드 절연막(105)은 핀 트렌치(FT)를 정의하는 제1 하부 패턴의 측벽(BP1_SW) 및 제2 하부 패턴의 측벽(BP2_SW))을 전체적으로 덮을 수 있다. 필드 절연막(105)은 제1 하부 패턴의 상면(BP1_US)과, 제2 하부 패턴의 상면(BP2_US)을 덮지 않는다.
각각의 제1 시트 패턴(NS1) 및 각각의 제2 시트 패턴(NS2)은 필드 절연막(105)의 상면보다 높게 배치된다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.
제1 게이트 구조체(115)는 기판(100) 상에 배치될 수 있다. 제1 게이트 구조체(115)는 필드 절연막(105) 상에 배치될 수 있다. 제1 게이트 구조체(115)는 제1 활성 패턴(AP1) 상에 배치되고, 제1 활성 패턴(AP1)과 교차할 수 있다.
제1 게이트 구조체(115)는 제1 하부 패턴(BP1) 상에 배치된다. 제1 게이트 구조체(115)는 제1 하부 패턴(BP1)과 교차할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 구조체(115)는 제1 시트 패턴(NS1)을 감쌀 수 있다.
복수의 제1 시트 패턴(NS1) 중 하나의 제1 시트 패턴(NS1)을 예로 들어 설명하면, "제1 시트 패턴(NS1)을 감싼다"는 것은 도 4와 같은 단면도에서 제1 게이트 구조체(115)는 제1 시트 패턴(NS1)의 둘레 전체를 감싸는 것을 의미할 수 있다.
제2 게이트 구조체(215)는 기판(100) 상에 배치될 수 있다. 제2 게이트 구조체(215)는 필드 절연막(105) 상에 배치될 수 있다. 제2 게이트 구조체(215)는 제2 활성 패턴(AP2) 상에 배치되고, 제2 활성 패턴(AP2)과 교차할 수 있다.
제2 게이트 구조체(215)는 제2 하부 패턴(BP2) 상에 배치된다. 제2 게이트 구조체(215)는 제2 하부 패턴(BP2)과 교차할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제2 게이트 구조체(215)는 제2 시트 패턴(NS2)을 감쌀 수 있다.
제1 게이트 구조체(115)는 제1 게이트 전극(120)과, 제1 게이트 절연막(130)을 포함한다. 제2 게이트 구조체(215)는 제2 게이트 전극(220)과, 제2 게이트 절연막(230)을 포함한다.
제1 게이트 절연막(130)은 제1 활성 패턴(AP1) 상에 배치될 수 있다. 제1 게이트 절연막(130)은 필드 절연막(105)의 상면과, 제1 하부 패턴의 상면(BP1_US)을 따라 연장될 수 있다.
제1 게이트 절연막(130)은 각각의 제1 시트 패턴(NS1) 상에 배치될 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 절연막(130)은 각각의 제1 시트 패턴(NS1)을 감쌀 수 있다. 제1 게이트 절연막(130)은 각각의 제1 시트 패턴(NS1)의 둘레 전체를 따라 배치될 수 있다.
제2 게이트 절연막(230)은 제2 활성 패턴(AP2) 상에 배치될 수 있다. 제2 게이트 절연막(230)은 필드 절연막(105)의 상면과, 제2 하부 패턴의 상면(BP2_US)을 따라 연장될 수 있다.
제2 게이트 절연막(230)은 각각의 제2 시트 패턴(NS2) 상에 배치될 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제2 게이트 절연막(230)은 각각의 제2 시트 패턴(NS2)을 감쌀 수 있다. 제2 게이트 절연막(230)은 각각의 제2 시트 패턴(NS2)의 둘레 전체를 따라 배치될 수 있다.
제1 게이트 절연막(130) 및 제2 게이트 절연막(230)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
도 2 내지 도 4에서, 제1 게이트 절연막(130) 및 제2 게이트 절연막(230)은 단일막인 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 게이트 절연막(130) 및 제2 게이트 절연막(230)은 계면막과, 계면막 상의 고유전율 절연막을 포함하는 다중막일 수 있다.
몇몇 실시예들에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 제1 및 제2 게이트 절연막(130, 230)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 제1 및 제2 게이트 절연막(130, 230)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 제1 및 제2 게이트 절연막(130, 230)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 제1 및 제2 게이트 절연막(130, 230)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
제1 게이트 전극(120)은 제1 활성 패턴(AP1) 상에 배치된다. 제1 게이트 전극(120)은 제1 게이트 절연막(130) 상에 배치된다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 전극(120)은 제1 시트 패턴(NS1)을 감쌀 수 있다. 제1 게이트 전극(120)은 제1 시트 패턴(NS1)의 둘레 전체를 감쌀 수 있다.
제2 게이트 전극(220)은 제2 활성 패턴(AP2) 상에 배치된다. 제2 게이트 전극(220)은 제2 게이트 절연막(230) 상에 배치된다.
몇몇 실시예들에 따른 반도체 장치에서, 제2 게이트 전극(220)은 제2 시트 패턴(NS2)을 감쌀 수 있다. 제2 게이트 전극(220)은 제2 시트 패턴(NS2)의 둘레 전체를 감쌀 수 있다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 금속, 금속합금, 도전성 금속 질화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산화물 및 도전성 금속 산질화물 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 도전성 금속 산화물 및 도전성 금속 산질화물은 상술한 물질이 산화된 형태를 포함할 수 있지만, 이에 제한되는 것은 아니다.
소오스/드레인 패턴(150)은 제1 하부 패턴(BP1) 상에 배치될 수 있다. 소오스/드레인 패턴(150)은 제1 게이트 구조체(115)의 적어도 일측에 배치될 수 있다. 소오스/드레인 패턴(150)은 제1 시트 패턴(NS1)과 연결될 수 있다.
소오스/드레인 패턴(150)은 제1 시트 패턴(NS1)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다.
도시되지 않았지만, 제2 시트 패턴(NS2)과 연결된 소오스/드레인 패턴이 제2 하부 패턴(BP2) 상에 배치될 수 있다.
게이트 스페이서(140)는 제1 게이트 구조체(115)의 측벽 상에 배치될 수 있다. 게이트 스페이서(140)는 제2 방향(DR2)으로 길게 연장될 수 있다. 게이트 스페이서(140)는 제1 하부 패턴(BP1) 상에 배치될 수 있다.
도 2에서, 게이트 스페이서(140)는 외측 스페이서(141)와, 내측 스페이서(142)를 포함할 수 있다. 내측 스페이서(142)는 제3 방향(DR3)으로 인접하는 제1 시트 패턴(NS1) 사이에 배치될 수 있다. 제1 시트 패턴(NS1) 사이에 배치된 제1 게이트 구조체(115)는 소오스/드레인 패턴(150)과 접촉하지 않는다. 제1 시트 패턴(NS1) 사이에 배치된 제1 게이트 구조체(115)는 내측 스페이서(142)와 접촉할 수 있다.
도 3에서, 제1 하부 패턴(BP1) 상에 배치된 게이트 스페이서(140)는 내측 스페이서(142)를 포함하지 않고, 외측 스페이서(141)만을 포함할 수 있다. 제1 시트 패턴(NS1) 사이에 배치된 제1 게이트 구조체(115)는 소오스/드레인 패턴(150)과 접촉할 수 있다.
외측 스페이서(141)와, 내측 스페이서(142)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도시되지 않았지만, 제2 활성 패턴(AP2)을 제1 방향(DR1)으로 절단한 단면도는 도 2 및 도 3 중 하나의 단면도와 유사할 수 있다.
제1 게이트 캡핑 패턴(145)은 제1 게이트 구조체(115) 상에 배치될 수 있다. 제1 게이트 캡핑 패턴(145)은 제1 게이트 전극의 상면(120US)을 따라 연장될 수 있다.
제2 게이트 캡핑 패턴(245)은 제2 게이트 구조체(215) 상에 배치될 수 있다. 제2 게이트 캡핑 패턴(245)은 제2 게이트 전극의 상면(220US)을 따라 연장될 수 있다.
제1 게이트 캡핑 패턴(145)은 게이트 스페이서(140) 상에 배치될 수 있다. 제1 게이트 캡핑 패턴의 상면(145US)은 층간 절연막(190)의 상면과 동일 평면에 놓일 수 있다. 도시된 것과 달리, 제1 게이트 캡핑 패턴(145)은 게이트 스페이서(140) 사이에 배치될 수 있다.
제1 게이트 캡핑 패턴(145) 및 제2 게이트 캡핑 패턴(245)은 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 캡핑 패턴(145) 및 제2 게이트 캡핑 패턴(245)은 층간 절연막(190)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
게이트 분리 구조체(160ST)는 제1 게이트 구조체(115)와 제2 게이트 구조체(215) 사이에 배치된다. 게이트 분리 구조체(160ST)는 필드 절연막(105) 상에 배치된다.
게이트 분리 구조체(160ST)는 제1 게이트 구조체(115)와 제2 게이트 구조체(215)를 분리한다. 게이트 분리 구조체(160ST)는 제1 게이트 구조체(115) 및 제2 게이트 구조체(215)와 접촉한다.
게이트 분리 구조체(160ST)는 상부(160ST_UP)와 하부(160ST_LP)을 포함한다. 게이트 분리 구조체의 상부(160ST_UP)는 게이트 분리 구조체의 하부(160ST_LP) 상에 배치된다. 게이트 분리 구조체의 상부(160ST_UP)는 게이트 분리 구조체의 하부(160ST_LP)와 직접 연결된다.
제1 시트 패턴의 상면(NS1_US) 및/또는 제2 시트 패턴의 상면(NS2_US)을 기준으로, 게이트 분리 구조체(160ST)는 게이트 분리 구조체의 상부(160ST_UP) 및 게이트 분리 구조체의 하부(160ST_LP)로 구분될 수 있다. 게이트 분리 구조체의 상부(160ST_UP)는 제1 시트 패턴의 상면(NS1_US) 및/또는 제2 시트 패턴의 상면(NS2_US)보다 위에 배치될 수 있다. 게이트 분리 구조체의 상부(160ST_UP)는 제1 시트 패턴의 상면(NS1_US) 및/또는 제2 시트 패턴의 상면(NS2_US)보다 위로 돌출될 수 있다. 게이트 분리 구조체의 하부(160ST_LP)는 제1 시트 패턴의 상면(NS1_US) 및/또는 제2 시트 패턴의 상면(NS2_US)보다 아래에 배치될 수 있다.
게이트 분리 구조체(160ST)는 게이트 분리 패턴(160)을 포함한다. 게이트 분리 패턴(160)은 제1 측벽(160_SW1)과, 제2 측벽(160_SW2)을 포함한다. 게이트 분리 패턴의 제1 측벽(160_SW1)은 게이트 분리 패턴의 제2 측벽(160_SW2)과 제2 방향(DR2)으로 반대될 수 있다. 게이트 분리 패턴의 제1 측벽(160_SW1)과 게이트 분리 패턴의 제2 측벽(160_SW2)은 제2 방향(DR2)으로 대향(opposite)된다.
게이트 분리 패턴의 제1 측벽(160_SW1)은 제1 시트 패턴(NS1)을 바라본다. 게이트 분리 패턴의 제2 측벽(160_SW2)은 제2 시트 패턴(NS2)을 바라본다.
게이트 분리 패턴의 상면(160US)은 게이트 분리 구조체(160ST)의 상면이다. 게이트 분리 패턴의 상면(160US)은 제1 게이트 캡핑 패턴의 상면(145US) 및 제2 게이트 캡핑 패턴의 상면(245US)과 동일 평면에 놓일 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 게이트 분리 구조체(160ST)의 측벽은 게이트 분리 패턴의 제1 측벽(160_SW1)과, 게이트 분리 패턴의 제2 측벽(160_SW2)일 수 있다. 게이트 분리 구조체의 상부(160ST_UP)의 제1 측벽은 게이트 분리 패턴의 제1 측벽(160_SW1)의 일부이다. 게이트 분리 구조체의 상부(160ST_UP)의 제2 측벽은 게이트 분리 패턴의 제2 측벽(160_SW2)의 일부이다.
게이트 분리 패턴(160)은 제1 시트 패턴(NS1)과 제3 방향(DR3)으로 중첩되지 않는다. 게이트 분리 패턴(160)은 제2 시트 패턴(NS2)과 제3 방향(DR3)으로 중첩되지 않는다.
게이트 분리 패턴(160)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC), 알루미늄 산화물(AlO) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 게이트 분리 패턴(160)은 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니다.
게이트 분리 패턴(160)과 제1 시트 패턴(NS1)이 이격된 제1 거리(L1)는 게이트 분리 패턴(160)과 제2 시트 패턴(NS2)이 이격된 제2 거리(L2)보다 작다. 게이트 분리 패턴(160)은 제2 시트 패턴(NS2)보다 제1 시트 패턴(NS1)에 인접한다.
예를 들어, 제1 거리(L1)는 복수의 제1 시트 패턴(NS1) 중 최상부에 배치된 제1 시트 패턴(NS1)과, 게이트 분리 패턴(160)이 이격된 거리일 수 있다. 제2 거리(L2)는 복수의 제2 시트 패턴(NS2) 중 최상부에 배치된 제2 시트 패턴(NS2)과, 게이트 분리 패턴(160)이 이격된 거리일 수 있다.
제1 거리(L1)는 게이트 분리 구조체의 상부(160ST_UP)와 제1 시트 패턴(NS1)이 이격된 거리일 수 있다. 제1 거리(L1)는 게이트 분리 구조체의 상부(160ST_UP)의 제1 측벽으로부터 복수의 제1 시트 패턴(NS1) 중 최상부에 배치된 제1 시트 패턴(NS1)까지의 거리이다. 제2 거리(L2)는 게이트 분리 구조체의 상부(160ST_UP)와 제2 시트 패턴(NS1)이 이격된 거리일 수 있다. 제2 거리(L2)는 게이트 분리 구조체의 상부(160ST_UP)의 제2 측벽으로부터 복수의 제2 시트 패턴(NS2) 중 최상부에 배치된 제2 시트 패턴(NS2)까지의 거리이다.
제1 게이트 구조체(115)는 제1 종단 영역(115_EP)과, 제1 연장 영역(115_EX)을 포함한다. 제1 게이트 구조체(115)의 제1 종단 영역(115_EP)은 제1 활성 패턴(AP1)과 게이트 분리 패턴(160) 사이에 배치된다.
복수의 제1 시트 패턴(NS1) 중 최상부에 배치된 제1 시트 패턴(NS1)을 기준으로, 제1 게이트 구조체(115)는 제1 게이트 구조체(115)의 제1 종단 영역(115_EP)과, 제1 게이트 구조체의 제1 연장 영역(115_EX)으로 구분될 수 있다.
제2 게이트 구조체(215)는 제2 종단 영역(215_EP)과, 제2 연장 영역(215_EX)을 포함한다. 제2 게이트 구조체(215)의 제2 종단 영역(215_EP)은 제2 활성 패턴(AP2)과 게이트 분리 패턴(160) 사이에 배치된다.
복수의 제2 시트 패턴(NS2) 중 최상부에 배치된 제2 시트 패턴(NS2)을 기준으로, 제2 게이트 구조체(215)는 제2 게이트 구조체(215)의 제2 종단 영역(215_EP)과, 제2 게이트 구조체의 제2 연장 영역(215_EX)으로 구분될 수 있다.
핀 트렌치(FT)의 바닥면으로부터 제1 종단 영역(115_EP)의 최하부까지의 제1 높이(H1)는 핀 트렌치(FT)의 바닥면으로부터 제2 종단 영역(215_EP)의 최하부까지의 제2 높이(H2)보다 크다.
몇몇 실시예들에 따른 반도체 장치에서, 핀 트렌치(FT)의 바닥면으로부터 제1 종단 영역(115_EP)의 최하부까지의 제1 높이(H1)는 핀 트렌치(FT)의 바닥면으로부터 제1 하부 패턴의 상면(BP1_US)까지의 제3 높이(H3)보다 작다. 또한, 핀 트렌치(FT)의 바닥면으로부터 제2 종단 영역(215_EP)의 최하부까지의 제2 높이(H2)는 핀 트렌치(FT)의 바닥면으로부터 제1 하부 패턴의 상면(BP1_US)까지의 제3 높이(H3)보다 작다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 절연막(130)은 게이트 분리 패턴의 제1 측벽(160_SW1)을 따라 연장된다. 제2 게이트 절연막(230)은 게이트 분리 패턴의 제2 측벽(160_SW2)을 따라 연장된다.
제1 게이트 절연막(130)은 게이트 분리 패턴(160)과 제1 게이트 캡핑 패턴(145) 사이에 배치되지 않는다. 제2 게이트 절연막(230)은 게이트 분리 패턴(160)과 제2 게이트 캡핑 패턴(245) 사이에 배치되지 않는다.
제2 게이트 전극(220)을 예로 들면, 제2 게이트 전극의 상면(220US)은 오름(climbing) 영역(220US_CL)을 포함한다. 제2 게이트 전극의 상면의 오름 영역(220US_CL)에서, 제2 시트 패턴의 상면(NS2_US)을 기준으로 제2 게이트 전극의 상면(220US)은 게이트 분리 패턴의 제2 측벽(160_SW2)에서 멀어짐에 낮아진다. 제2 게이트 전극의 상면의 오름 영역(220US_CL)은 제2 게이트 구조체(215)와 게이트 분리 패턴(160)의 경계 부근에 위치한다.
제1 게이트 전극의 상면(120US)은 제2 게이트 전극의 상면(220US)과 같이 오름 영역을 포함한다.
층간 절연막(190)은 소오스/드레인 패턴(150) 상에 배치될 수 있다. 층간 절연막(190)은 각각 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
소오스/드레인 컨택(180)은 소오스/드레인 패턴(150) 상에 배치된다. 소오스/드레인 컨택(180)은 소오스/드레인 패턴(150)과 연결된다.
소오스/드레인 컨택(180)은 컨택 배리어막(181)과, 컨택 필링막(182)을 포함할 수 있다. 소오스/드레인 컨택(180)과 소오스/드레인 패턴(150) 사이에, 금속 실리사이드막(155)이 더 배치될 수 있다.
컨택 배리어막(181)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir), 로듐(Rh) 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 2차원 물질은 금속성 물질 및/또는 반도체 물질일 수 있다. 2차원 물질(2D material)은 2차원 동소체(allotrope) 또는 2차원 화합물(compound)를 포함할 수 있고, 예를 들어, 그래핀(graphene), 몰리브덴 이황화물(MoS2), 몰리브덴 디셀레나이드(MoSe2), 텅스텐 디셀레나이드(WSe2), 텅스텐 이황화물(WS2), 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 즉, 상술한 2차원 물질은 예시적으로 열거되었을 뿐이므로, 본 발명의 반도체 장치에 포함될 수 있는 2차원 물질은 상술한 물질에 의해 제한되지 않는다. 컨택 필링막(182)은 예를 들어, 알루미늄(Al), 텅스텐(W), 코발트(Co), 루테늄(Ru), 은(Ag), 금(Au), 망간(Mn) 및 몰리브데넘(Mo) 중 적어도 하나를 포함할 수 있다. 금속 실리사이드막(155)은 금속 실리사이드를 포함할 수 있다.
도 2 및 도 3에서 도시된 것과 달리, 소오스/드레인 컨택(180)은 컨택 배리어막(181)을 포함하지 않을 수 있다.
도 5는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 6은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 7은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 5를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 절연막(130)은 게이트 분리 패턴의 제1 측벽(160_SW1)을 따라 연장되지 않는다. 제2 게이트 절연막(230)은 게이트 분리 패턴의 제2 측벽(160_SW2)을 따라 연장되지 않는다.
제1 게이트 전극(120)은 게이트 분리 패턴의 제1 측벽(160_SW1)과 접촉할 수 있다. 제2 게이트 전극(220)은 게이트 분리 패턴의 제2 측벽(160_SW2)과 접촉할 수 있다.
제2 게이트 전극의 상면(220US)은 오름 영역(도 4의 220US_CL)을 포함하지 않는다. 제1 게이트 전극의 상면(120US)도 오름 영역을 포함하지 않는다.
도 6을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 필드 절연막(105)은 필드 라이너(105a)와, 필드 라이너(105a) 상의 필드 필링막(105b)을 포함할 수 있다.
필드 라이너(105a)는 핀 트렌치(FT)의 측벽 및 바닥면을 따라 연장될 수 있다. 필드 필링막(105b)은 필드 라이너(105a)가 형성된 핀 트렌치(FT)를 채울 수 있다.
도 7을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 필드 절연막(105)은 핀 트렌치(FT)를 정의하는 제1 하부 패턴의 측벽(BP1_SW)의 일부 및/또는 제2 하부 패턴의 측벽(BP2_SW)의 일부를 덮는다.
제1 하부 패턴(BP1)의 일부 및/또는 제2 하부 패턴(BP2)의 일부는 필드 절연막(105)의 상면보다 제3 방향(DR3)으로 돌출될 수 있다.
제1 게이트 절연막(130)은 제1 하부 패턴의 측벽(BP1_SW)의 나머지를 따라 연장될 수 있다. 제1 게이트 절연막(130)은 제1 하부 패턴의 측벽(BP1_SW)의 나머지와 접촉할 수 있다.
제2 게이트 절연막(230)은 제2 하부 패턴의 측벽(BP2_SW)의 나머지를 따라 연장될 수 있다. 제2 게이트 절연막(230)은 제2 하부 패턴의 측벽(BP2_SW)의 나머지와 접촉할 수 있다.
도 8은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 8을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 게이트 분리 구조체(160ST)는 게이트 분리 패턴(160)과, 제1 분리 측벽 패턴(161)을 포함할 수 있다.
제1 분리 측벽 패턴(161)은 게이트 분리 패턴(160)과, 제1 시트 패턴(NS1) 사이에 배치될 수 있다. 제1 분리 측벽 패턴(161)은 게이트 분리 패턴(160)으로부터 제1 시트 패턴(NS1)을 향해 돌출될 수 있다.
제1 분리 측벽 패턴(161)은 게이트 분리 패턴의 제1 측벽(160_SW1)의 일부를 덮는다. 제1 분리 측벽 패턴(161)은 게이트 분리 패턴의 제1 측벽(160_SW1)의 일부 상에 배치된다.
예를 들어, 제1 분리 측벽 패턴(161)은 필드 절연막(105)과 접촉할 수 있다. 제1 분리 측벽 패턴(161)은 제1 시트 패턴(NS1)과 접촉할 수 있다. 게이트 분리 구조체(160ST)는 제1 시트 패턴(NS1)과 접촉할 수 있다.
게이트 분리 구조체의 하부(160ST_LP)는 제1 분리 측벽 패턴(161)을 포함할 수 있다. 게이트 분리 구조체의 상부(160ST_UP)는 제1 분리 측벽 패턴(161)을 포함하지 않을 수 있다.
핀 트렌치(FT)의 바닥면을 기준으로, 제1 분리 측벽 패턴의 상면(161US)은 제1 하부 패턴의 상면(BP1_US)보다 높을 수 있다. 제1 하부 패턴의 상면(BP1_US)을 기준으로, 제1 분리 측벽 패턴의 상면(161US)은 제1 시트 패턴의 상면(NS1_US)보다 낮을 수 있다.
제1 게이트 구조체(115)는 제1 분리 측벽 패턴의 상면(161US)을 덮는다. 제1 게이트 구조체(115)는 제1 분리 측벽 패턴의 상면(161US)과 접촉한다.
제1 게이트 구조체(115)의 일부는 제1 분리 측벽 패턴(161) 상에 걸쳐져 있다. 제1 게이트 구조체의 제1 종단 영역(115_EP)는 제1 분리 측벽 패턴의 상면(161US) 상에 배치될 수 있다.
제1 게이트 구조체(115)는 게이트 분리 구조체의 상부(160ST_UP)와 접촉한다. 제1 게이트 구조체(115)는 게이트 분리 구조체의 상부(160ST_UP)의 제1 측벽인 게이트 분리 패턴의 제1 측벽(160_SW1)의 일부와 접촉할 수 있다.
제1 게이트 절연막(130)은 제1 분리 측벽 패턴의 상면(161US)을 따라 연장된다. 제1 게이트 절연막(130)은 게이트 분리 구조체의 상부(160ST_UP)의 제1 측벽인 게이트 분리 패턴의 제1 측벽(160_SW1)의 일부를 따라 연장된다.
제1 분리 측벽 패턴(161)은 제1 시트 패턴(NS1)을 바라보는 제1 측벽과, 게이트 분리 패턴(160)을 바라보는 제2 측벽을 포함할 수 있다. 제1 분리 측벽 패턴(161)의 제1 측벽은 제1 시트 패턴(NS1)을 바라보는 제1 부분과, 제3 방향(DR3)으로 인접한 제1 시트 패턴(NS1) 사이의 제2 부분을 포함한다. 제1 게이트 절연막(130)은 제1 분리 측벽 패턴(161)의 제1 측벽의 제2 부분을 따라 연장된다.
몇몇 실시예들에 따른 반도체 장치에서, 핀 트렌치(FT)의 바닥면으로부터 제1 종단 영역(115_EP)의 최하부까지의 제1 높이(H1)는 핀 트렌치(FT)의 바닥면으로부터 제1 하부 패턴의 상면(BP1_US)까지의 제3 높이(H3)보다 크다. 하지만, 핀 트렌치(FT)의 바닥면으로부터 제2 종단 영역(215_EP)의 최하부까지의 제2 높이(H2)는 핀 트렌치(FT)의 바닥면으로부터 제1 하부 패턴의 상면(BP1_US)까지의 제3 높이(H3)보다 작다.
또한, 핀 트렌치(FT)의 바닥면으로부터 제1 종단 영역(115_EP)의 최하부까지의 제1 높이(H1)는 핀 트렌치(FT)의 바닥면으로부터 제1 시트 패턴의 상면(NS1_US)까지의 높이(H3 + H4)보다 작다.
제1 분리 측벽 패턴(161)은 절연 물질을 포함할 수 있다. 일 예로, 제1 분리 측벽 패턴(161)은 실리콘 산화물 또는 게르마늄 산화물과 같은 반도체 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다. 게이트 분리 패턴(160)이 실리콘 산화물을 포함할 경우, 제1 분리 측벽 패턴(161)과 게이트 분리 패턴(160) 사이의 경계는 구분되지 않을 수 있다.
다른 예로, 제1 분리 측벽 패턴(161)은 복수의 막을 포함할 수 있다. 제1 분리 측벽 패턴(161)은 반도체 산화물과 반도체 질화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 구조체(115)는 복수의 제1 시트 패턴(NS1) 중 적어도 하나 이상의 제1 시트 패턴(NS1)을 감싸지 않는다. 제2 게이트 구조체(215)는 복수의 제2 시트 패턴(NS2)을 감쌀 수 있다.
제1 게이트 구조체(115)는 각각의 제1 시트 패턴(NS1)을 감싸지 않을 수 있다. 제1 시트 패턴(NS1)은 제1 상부 시트 패턴(NS1_1)과, 제1 하부 시트 패턴(NS1_2)를 포함할 수 있다. 제1 게이트 구조체(115)는 제1 상부 시트 패턴(NS1_1)과, 제1 하부 시트 패턴(NS1_2)을 감싸지 않는다. 제1 게이트 절연막(130)은 제1 상부 시트 패턴(NS1_1)과, 제1 하부 시트 패턴(NS1_2)을 감싸지 않는다. 도시된 것과 달리, 제1 게이트 구조체(115)는 제1 상부 시트 패턴(NS1_1)을 감싸지만, 제1 하부 시트 패턴(NS1_2)을 감싸지 않을 수 있다.
제1 상부 시트 패턴(NS1_1)은 제1 시트 패턴(NS1) 중 최상부에 배치된 제1 시트 패턴(NS1)인 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 상부 시트 패턴(NS1_1) 및 제1 하부 시트 패턴(NS1_2)은 제3 방향(DR3)으로 최인접하는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
제1 분리 측벽 패턴의 상면(161US)은 오목한(concave) 곡면인 것으로 도시되었지만, 이에 제한되는 것은 아니다. 제1 분리 측벽 패턴의 상면(161US)은 평면일 수 있음은 물론이다.
제1 하부 패턴의 상면(BP1_US)보다 위에서, 제1 분리 측벽 패턴(161)의 제2 방향(DR2)으로의 폭은 필드 절연막(105)에서 멀어짐에 따라 증가할 수 있다. 도시된 것과 달리, 제1 하부 패턴의 상면(BP1_US)보다 위에서, 제1 분리 측벽 패턴(161)의 제2 방향(DR2)으로의 폭은 필드 절연막(105)에서 멀어짐에 따라 일정할 수 있다.
도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 9를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 게이트 분리 패턴(160)과, 제1 시트 패턴(NS1) 사이에 배치된 제1 반도체 물질 패턴(165)을 더 포함할 수 있다.
제1 반도체 물질 패턴(165)은 게이트 분리 패턴(160)으로부터 제1 시트 패턴(NS1)을 향해 돌출될 수 있다. 제1 반도체 물질 패턴(165)은 게이트 분리 패턴의 제1 측벽(160_SW1)의 일부를 덮는다. 제1 반도체 물질 패턴(165)은 게이트 분리 패턴의 제1 측벽(160_SW1)의 일부 상에 배치된다. 예를 들어, 제1 반도체 물질 패턴(165)은 게이트 분리 패턴(160)과 접촉할 수 있다.
제1 반도체 물질 패턴(165)은 게이트 분리 구조체의 하부(160ST_LP)의 제1 측벽 상에 배치된다. 제1 반도체 물질 패턴(165)은 게이트 분리 구조체의 상부(160ST_UP)의 제1 측벽 상에 배치되지 않을 수 있다.
제1 절연 라이너(108)은 제1 반도체 물질 패턴(165)과 제1 시트 패턴(NS1) 사이에 배치될 수 있다. 제1 절연 라이너(108)는 필드 절연막(105)의 상면을 따라 연장되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 절연 라이너(108)는 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
핀 트렌치(FT)의 바닥면을 기준으로, 제1 반도체 물질 패턴의 상면(165US)은 제1 하부 패턴의 상면(BP1_US)보다 높을 수 있다. 제1 하부 패턴의 상면(BP1_US)을 기준으로, 제1 반도체 물질 패턴의 상면(165US)는 제1 시트 패턴의 상면(NS1_US)보다 낮을 수 있다.
제1 게이트 구조체(115)는 제1 반도체 물질 패턴의 상면(165US)을 덮는다. 제1 게이트 구조체(115)는 제1 반도체 물질 패턴의 상면(165US)과 접촉한다.
제1 게이트 구조체(115)의 일부는 제1 반도체 물질 패턴(165) 상에 걸쳐져 있다. 제1 게이트 구조체의 제1 종단 영역(115_EP)는 제1 반도체 물질 패턴의 상면(165US) 상에 배치될 수 있다.
제1 게이트 구조체(115)는 게이트 분리 구조체의 상부(160ST_UP)와 접촉한다. 제1 게이트 구조체(115)는 게이트 분리 구조체의 상부(160ST_UP)의 제1 측벽인 게이트 분리 패턴의 제1 측벽(160_SW1)의 일부와 접촉할 수 있다.
제1 게이트 절연막(130)은 제1 반도체 물질 패턴의 상면(165US)을 따라 연장된다. 제1 게이트 절연막(130)은 제1 절연 라이너(108)의 일부를 따라 연장된다.
몇몇 실시예들에 따른 반도체 장치에서, 핀 트렌치(FT)의 바닥면으로부터 제1 종단 영역(115_EP)의 최하부까지의 제1 높이(H1)는 핀 트렌치(FT)의 바닥면으로부터 제1 하부 패턴의 상면(BP1_US)까지의 제3 높이(H3)보다 크다. 핀 트렌치(FT)의 바닥면으로부터 제1 종단 영역(115_EP)의 최하부까지의 제1 높이(H1)는 핀 트렌치(FT)의 바닥면으로부터 제1 시트 패턴의 상면(NS1_US)까지의 높이(H3 + H4)보다 작다.
제1 반도체 물질 패턴(165)은 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe) 및 게르마늄(Ge)와 같은 반도체 물질을 포함할 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 구조체(115)는 복수의 제1 시트 패턴(NS1) 중 적어도 하나 이상의 제1 시트 패턴(NS1)을 감싸지 않는다. 제2 게이트 구조체(215)는 복수의 제2 시트 패턴(NS2)을 감쌀 수 있다.
도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 10을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 분리 측벽 패턴(161) 내에 배치된 제1 내부 반도체 패턴(165IN)을 더 포함할 수 있다.
제1 분리 측벽 패턴(161)은 제1 내부 반도체 패턴(165IN)을 감쌀 수 있다. 도시된 것과 달리, 제1 내부 반도체 패턴(165IN)의 외주면 중 일부는 제1 분리 측벽 패턴(161)에 의해 덮이지 않을 수 있다.
도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 11을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 게이트 분리 구조체(160ST)는 게이트 분리 패턴(160)과, 제1 분리 측벽 패턴(161)과, 제2 분리 측벽 패턴(162)을 포함할 수 있다.
제2 분리 측벽 패턴(162)은 게이트 분리 패턴(160)과, 제2 시트 패턴(NS2) 사이에 배치될 수 있다. 제2 분리 측벽 패턴(162)은 게이트 분리 패턴(160)으로부터 제2 시트 패턴(NS2)을 향해 돌출될 수 있다.
제2 분리 측벽 패턴(162)은 게이트 분리 패턴의 제2 측벽(160_SW2)의 일부를 덮는다. 제2 분리 측벽 패턴(162)은 게이트 분리 패턴의 제2 측벽(160_SW2)의 일부 상에 배치된다.
예를 들어, 제2 분리 측벽 패턴(162)은 필드 절연막(105)과 접촉할 수 있다. 제2 분리 측벽 패턴(162)은 제2 시트 패턴(NS2)과 접촉할 수 있다. 게이트 분리 구조체(160ST)는 제1 시트 패턴(NS1) 및 제2 시트 패턴(NS2)과 접촉할 수 있다.
게이트 분리 구조체의 하부(160ST_LP)는 제1 분리 측벽 패턴(161)과 제2 분리 측벽 패턴(162)을 포함할 수 있다. 게이트 분리 구조체의 상부(160ST_UP)는 제1 분리 측벽 패턴(161) 및 제2 분리 측벽 패턴(162)을 포함하지 않을 수 있다.
핀 트렌치(FT)의 바닥면을 기준으로, 제2 분리 측벽 패턴의 상면(162US)은 제2 하부 패턴의 상면(BP2_US)보다 높을 수 있다. 제2 하부 패턴의 상면(BP2_US)을 기준으로, 제2 분리 측벽 패턴의 상면(162US)은 제2 시트 패턴의 상면(NS2_US)보다 낮을 수 있다.
제2 게이트 구조체(215)는 제2 분리 측벽 패턴의 상면(162US)을 덮는다. 제2 게이트 구조체(215)는 제2 분리 측벽 패턴의 상면(162US)과 접촉한다.
제2 게이트 구조체(215)의 일부는 제2 분리 측벽 패턴(162) 상에 걸쳐져 있다. 제2 게이트 구조체의 제2 종단 영역(215_EP)는 제2 분리 측벽 패턴의 상면(162US) 상에 배치될 수 있다.
제2 게이트 구조체(215)는 게이트 분리 구조체의 상부(160ST_UP)와 접촉한다. 제2 게이트 구조체(215)는 게이트 분리 구조체의 상부(160ST_UP)의 제2 측벽인 게이트 분리 패턴의 제2 측벽(160_SW2)의 일부와 접촉할 수 있다.
제2 게이트 절연막(230)은 제2 분리 측벽 패턴의 상면(162US)을 따라 연장된다. 제2 게이트 절연막(230)은 게이트 분리 구조체의 상부(160ST_UP)의 제2 측벽인 게이트 분리 패턴의 제2 측벽(160_SW2)의 일부를 따라 연장된다.
제2 분리 측벽 패턴(162)은 제2 시트 패턴(NS2)을 바라보는 제1 측벽과, 게이트 분리 패턴(160)을 바라보는 제2 측벽을 포함할 수 있다. 제2 분리 측벽 패턴(162)의 제1 측벽은 제2 시트 패턴(NS2)을 바라보는 제1 부분과, 제3 방향(DR3)으로 인접한 제2 시트 패턴(NS2) 사이의 제2 부분을 포함한다. 제2 게이트 절연막(230)은 제2 분리 측벽 패턴(162)의 제1 측벽의 제2 부분을 따라 연장될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 핀 트렌치(FT)의 바닥면으로부터 제1 종단 영역(115_EP)의 최하부까지의 제1 높이(H1)는 핀 트렌치(FT)의 바닥면으로부터 제1 하부 패턴의 상면(BP1_US)까지의 제3 높이(H3)보다 크다. 핀 트렌치(FT)의 바닥면으로부터 제2 종단 영역(215_EP)의 최하부까지의 제2 높이(H2)는 핀 트렌치(FT)의 바닥면으로부터 제1 하부 패턴의 상면(BP1_US)까지의 제3 높이(H3)보다 크다. 예를 들어, 핀 트렌치(FT)의 바닥면으로부터 제1 하부 패턴의 상면(BP1_US)까지의 높이는 핀 트렌치(FT)의 바닥면으로부터 제2 하부 패턴의 상면(BP2_US)까지의 높이와 실질적으로 동일할 수 있다.
또한, 핀 트렌치(FT)의 바닥면으로부터 제2 종단 영역(215_EP)의 최하부까지의 제2 높이(H2)는 핀 트렌치(FT)의 바닥면으로부터 제1 시트 패턴의 상면(NS1_US)까지의 높이(H3 + H4)보다 작다. 예를 들어, 핀 트렌치(FT)의 바닥면으로부터 제1 시트 패턴의 상면(NS1_US)까지의 높이는 핀 트렌치(FT)의 바닥면으로부터 제2 시트 패턴의 상면(NS2_US)까지의 높이와 실질적으로 동일할 수 있다.
제2 분리 측벽 패턴(162)은 절연 물질을 포함할 수 있다. 일 예로, 제2 분리 측벽 패턴(162)은 실리콘 산화물 또는 게르마늄 산화물과 같은 반도체 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다. 게이트 분리 패턴(160)이 실리콘 산화물을 포함할 경우, 제2 분리 측벽 패턴(162)과 게이트 분리 패턴(160) 사이의 경계는 구분되지 않을 수 있다.
다른 예로, 제2 분리 측벽 패턴(162)은 복수의 막을 포함할 수 있다. 제2 분리 측벽 패턴(162)은 반도체 산화물과 반도체 질화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 분리 측벽 패턴(161)의 제2 방향(DR2)으로의 두께(W1)는 제2 분리 측벽 패턴(162)의 제2 방향(DR2)으로의 두께(W2)와 다르다. 예를 들어, 제1 분리 측벽 패턴(161)의 제2 방향(DR2)으로의 두께(W1)는 제2 분리 측벽 패턴(162)의 제2 방향(DR2)으로의 두께(W2)보다 작다. 복수의 제1 시트 패턴(NS1) 중 하나의 제1 시트 패턴(NS1)에서, 제1 분리 측벽 패턴(161)의 두께(W1) 및 제2 분리 측벽 패턴(162)의 두께(W2)는 측정될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 구조체(115)는 복수의 제1 시트 패턴(NS1) 중 적어도 하나 이상의 제1 시트 패턴(NS1)을 감싸지 않는다. 제2 게이트 구조체(215)는 복수의 제2 시트 패턴(NS2) 중 적어도 하나 이상의 제2 시트 패턴(NS2)을 감싸지 않는다.
제2 시트 패턴(NS2)은 제2 상부 시트 패턴(NS2_1)과, 제2 하부 시트 패턴(NS2_2)를 포함할 수 있다. 제2 게이트 구조체(215)는 제2 상부 시트 패턴(NS2_1)을 감쌀 수 있다. 제2 게이트 구조체(215)는 제2 하부 시트 패턴(NS2_2)을 감싸지 않는다. 제2 게이트 절연막(230)은 제2 상부 시트 패턴(NS2_1)은 감싸지만, 제2 하부 시트 패턴(NS2_2)을 감싸지 않는다. 도시된 것과 달리, 제2 게이트 구조체(215)는 제2 상부 시트 패턴(NS2_1)과, 제2 하부 시트 패턴(NS2_2)을 감싸지 않을 수 있다.
제2 상부 시트 패턴(NS2_1)은 제2 시트 패턴(NS2) 중 최상부에 배치된 제2 시트 패턴(NS2)인 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제2 상부 시트 패턴(NS2_1) 및 제2 하부 시트 패턴(NS2_2)은 제3 방향(DR3)으로 최인접하는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 8을 이용하여 설명한 것과 다른 점을 이용하여 설명한다.
도 12를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 게이트 분리 패턴(160)과, 제2 시트 패턴(NS2) 사이에 배치된 제2 반도체 물질 패턴(166)을 더 포함할 수 있다.
제2 반도체 물질 패턴(166)은 게이트 분리 패턴(160)으로부터 제2 시트 패턴(NS2)을 향해 돌출될 수 있다. 제2 반도체 물질 패턴(166)은 게이트 분리 패턴의 제2 측벽(160_SW2)의 일부를 덮는다. 제2 반도체 물질 패턴(166)은 게이트 분리 패턴의 제2 측벽(160_SW2)의 일부 상에 배치된다. 예를 들어, 제2 반도체 물질 패턴(166)은 게이트 분리 패턴(160)과 접촉할 수 있다.
제2 반도체 물질 패턴(166)은 게이트 분리 구조체의 하부(160ST_LP)의 제2 측벽 상에 배치된다. 제2 반도체 물질 패턴(166)은 게이트 분리 구조체의 상부(160ST_UP)의 제2 측벽 상에 배치되지 않을 수 있다.
제2 절연 라이너(109)은 제2 반도체 물질 패턴(166)과 제2 시트 패턴(NS2) 사이에 배치될 수 있다. 제2 절연 라이너(109)는 필드 절연막(105)의 상면을 따라 연장되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제2 절연 라이너(109)는 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
핀 트렌치(FT)의 바닥면을 기준으로, 제2 반도체 물질 패턴의 상면(166US)은 제2 하부 패턴의 상면(BP2_US)보다 높을 수 있다. 제2 하부 패턴의 상면(BP2_US)을 기준으로, 제2 반도체 물질 패턴의 상면(166US)는 제2 시트 패턴의 상면(NS2_US)보다 낮을 수 있다.
제2 게이트 구조체(215)는 제2 반도체 물질 패턴의 상면(166US)을 덮는다. 제2 게이트 구조체(215)는 제2 반도체 물질 패턴의 상면(166US)과 접촉한다.
제2 게이트 구조체(215)의 일부는 제2 반도체 물질 패턴(166) 상에 걸쳐져 있다. 제2 게이트 구조체의 제2 종단 영역(215_EP)는 제2 반도체 물질 패턴의 상면(166US) 상에 배치될 수 있다.
제2 게이트 구조체(215)는 게이트 분리 구조체의 상부(160ST_UP)와 접촉한다. 제2 게이트 구조체(215)는 게이트 분리 구조체의 상부(160ST_UP)의 제2 측벽인 게이트 분리 패턴의 제2 측벽(160_SW2)의 일부와 접촉할 수 있다.
제2 게이트 절연막(230)은 제2 반도체 물질 패턴의 상면(166US)을 따라 연장된다. 제2 게이트 절연막(230)은 제2 절연 라이너(109)의 일부를 따라 연장된다.
몇몇 실시예들에 따른 반도체 장치에서, 핀 트렌치(FT)의 바닥면으로부터 제2 종단 영역(215_EP)의 최하부까지의 제2 높이(H2)는 핀 트렌치(FT)의 바닥면으로부터 제1 하부 패턴의 상면(BP1_US)까지의 제3 높이(H3)보다 크다. 핀 트렌치(FT)의 바닥면으로부터 제2 종단 영역(215_EP)의 최하부까지의 제2 높이(H2)는 핀 트렌치(FT)의 바닥면으로부터 제1 시트 패턴의 상면(NS1_US)까지의 높이(H3 + H4)보다 작다.
제2 반도체 물질 패턴(166)은 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe) 및 게르마늄(Ge)와 같은 반도체 물질을 포함할 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 구조체(115)는 복수의 제1 시트 패턴(NS1) 중 적어도 하나 이상의 제1 시트 패턴(NS1)을 감싸지 않는다. 제2 게이트 구조체(215)는 복수의 제2 시트 패턴(NS2) 중 적어도 하나 이상의 제2 시트 패턴(NS2)을 감싸지 않는다.
도시된 것과 달리, 제1 시트 패턴(NS1) 및 게이트 분리 패턴(160) 사이에, 제1 분리 측벽 패턴(161) 대신 도 9와 같은 제1 반도체 물질 패턴(165)이 배치될 수 있다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 11을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 13을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제2 분리 측벽 패턴(162) 내에 배치된 제2 내부 반도체 패턴(166IN)을 더 포함할 수 있다.
제2 분리 측벽 패턴(162)은 제2 내부 반도체 패턴(166IN)을 감쌀 수 있다. 도시된 것과 달리, 제2 내부 반도체 패턴(166IN)의 외주면 중 일부는 제2 분리 측벽 패턴(162)에 의해 덮이지 않을 수 있다.
도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 회로도이다. 도 15는 도 14의 설명된 반도체 장치의 확장된 레이아웃도이다. 도 16은 도 15의 C - C를 따라 절단한 단면도이다.
참고적으로, 도 15는 도 14에서 설명한 한 쌍의 인버터(INV1, INV2)가 연속적으로 2개 배열된 예시적인 레이아웃도일 수 있다. 또한, 도 15에는 BEOL(Back End Of Line)에 포함된 배선 라인이 도시되지 않았다.
도 16은 도 8과 유사한 것으로 도시되었지만, 이에 제한되는 것은 아니다. 도 15의 C - C를 따라 절단한 단면도는 도 4 내지 도 7, 도 9 내지 도 13 중 하나와 유사할 수 있음은 물론이다.
도 14를 참고하면, 몇몇 실시예들에 따른 반도체 장치는, 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다.
제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(/BL)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함할 수 있다.
제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 P형 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 N형 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
도 15 및 도 16을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 활성 패턴(AP3, AP4, AP5, AP6, AP7)들과, 게이트 전극(320, 420, 520, 620, 720, 820, 920, 1020)들과, 복수의 브릿지 컨택(271, 272, 273, 274)들과, 복수의 노드 컨택(276, 277, 278, 279)들과, 복수의 소오스/드레인 컨택(281, 282, 283, 284, 285, 286, 287, 288, 289)들과, 복수의 게이트 컨택(291, 292, 293, 294)들을 포함할 수 있다.
활성 패턴(AP3, AP4, AP5, AP6, AP7)은 SRAM 영역에 배치될 수 있다. 제3 활성 패턴(AP3), 제4 활성 패턴(AP4) 및 제6 활성 패턴(AP6)은 SRAM의 PMOS 영역에 배치될 수 있다. 제5 활성 패턴(AP5) 및 제7 활성 패턴(AP7)은 SRAM의 NMOS 영역에 배치될 수 있다.
활성 패턴(AP3, AP4, AP5, AP6, AP7)은 각각 기판(100)으로부터 돌출될 수 있다. 도 1 내지 도 4에서 설명된 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)과 같이, 활성 패턴(AP3, AP4, AP5, AP6, AP7)은 각각 하부 패턴과, 하부 패턴 상의 시트 패턴을 포함할 수 있다. 활성 패턴(AP3, AP4, AP5, AP6, AP7)에 관한 설명은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)에 관한 설명과 실질적으로 동일할 수 있다.
활성 패턴(AP3, AP4, AP5, AP6, AP7)은 각각 제1 방향(DR1)으로 길게 연장될 수 있다. 제3 활성 패턴(AP3), 제4 활성 패턴(AP4) 및 제6 활성 패턴(AP6)은 제2 방향(DR2)으로 이격된 제5 활성 패턴(AP5) 및 제7 활성 패턴(AP7) 사이에 배치될 수 있다.
제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4)은 제1 방향(DR1)을 따라 배열될 수 있다. 제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4)은 서로 간에 제1 방향(DR1)으로 이격될 수 있다. 제5 활성 패턴(AP5)은 제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4)과 제2 방향(DR2)으로 이격될 수 있다. 제6 활성 패턴(AP6)은 제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4)과 제2 방향(DR2)으로 이격될 수 있다. 제6 활성 패턴(AP6)은 제3 활성 패턴(AP3)의 일부 및 제4 활성 패턴(AP4)의 일부와 제2 방향(DR2)으로 중첩될 수 있다. 제3 활성 패턴(AP3)과, 제6 활성 패턴(AP6)과, 제4 활성 패턴(AP4)은 제1 방향(DR1)으로 지그재그로 배열될 수 있다. 제6 활성 패턴(AP6)은 제7 활성 패턴(AP7)과 제2 방향(DR2)으로 이격될 수 있다.
게이트 전극(320, 420, 520, 620, 720, 820, 920, 1020)은 각각 제2 방향(DR2)으로 연장될 수 있다. 제3 게이트 전극(320)과 제7 게이트 전극(720)은 제2 방향(DR2)을 따라 배열될 수 있다. 제3 게이트 전극(320) 및 제7 게이트 전극(720)은 제2 방향(DR2)으로 이격될 수 있다. 제4 게이트 전극(420)과 제5 게이트 전극(520)은 제2 방향(DR2)을 따라 배열될 수 있다. 제4 게이트 전극(420) 및 제5 게이트 전극(520)은 제2 방향(DR2)으로 이격될 수 있다. 제6 게이트 전극(620)과 제8 게이트 전극(820)은 제2 방향(DR2)을 따라 배열될 수 있다. 제6 게이트 전극(620) 및 제8 게이트 전극(820)은 제2 방향(DR2)으로 이격될 수 있다. 제9 게이트 전극(920)과 제10 게이트 전극(1020)은 제2 방향(DR2)을 따라 배열될 수 있다. 제9 게이트 전극(920) 및 제10 게이트 전극(1020)은 제2 방향(DR2)으로 이격될 수 있다. 제3 게이트 전극(320), 제5 게이트 전극(520), 제6 게이트 전극(620) 및 제9 게이트 전극(920)은 서로 간에 제1 방향(DR1)으로 이격될 수 있다.
제3 게이트 전극(320), 제4 게이트 전극(420), 제8 게이트 전극(820) 및 제9 게이트 전극(920)은 제5 활성 패턴(AP5)과 교차할 수 있다. 제3 게이트 전극(320)은 제3 활성 패턴(AP3) 및 제6 활성 패턴(AP6)과 교차할 수 있다. 제9 게이트 전극(920)은 제4 활성 패턴(AP4) 및 제6 활성 패턴(AP6)과 교차할 수 있다. 제5 게이트 전극(520), 제6 게이트 전극(620), 제7 게이트 전극(720) 및 제10 게이트 전극(1020)은 제7 활성 패턴(AP7)과 교차할 수 있다. 제5 게이트 전극(520)은 제3 활성 패턴(AP3) 및 제6 활성 패턴(AP6)과 교차할 수 있다. 제6 게이트 전극(620)은 제4 활성 패턴(AP4) 및 제6 활성 패턴(AP6)과 교차할 수 있다. 제3 게이트 전극(320)과, 제9 게이트 전극(920)은 제6 활성 패턴(AP6)의 종단과 교차될 수 있다. 제5 게이트 전극(520)은 제3 활성 패턴(AP3)의 종단과 교차될 수 있다. 제6 게이트 전극(620)은 제4 활성 패턴(AP4)의 종단과 교차될 수 있다.
게이트 전극(320, 420, 520, 620, 720, 820, 920, 1020)에 관한 설명은 도 1 내지 도 4에서 설명된 제1 게이트 전극(120) 및 제2 게이트 전극(220)에 관한 설명과 실질적으로 동일할 수 있다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제3 게이트 전극(320)과 제3 활성 패턴(AP3)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제3 게이트 전극(320)과 제5 활성 패턴(AP5)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제4 게이트 전극(420)과 제5 활성 패턴(AP5)이 교차되는 영역 주변에 정의된다.
제2 풀업 트랜지스터(PU2)는 제5 게이트 전극(520)과 제6 활성 패턴(AP6)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제5 게이트 전극(520)과 제7 활성 패턴(AP7)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제7 게이트 전극(720)과 제7 활성 패턴(AP7)이 교차되는 영역 주변에 정의된다.
제3 풀업 트랜지스터(PU3)는 제9 게이트 전극(920)과 제4 활성 패턴(AP4)이 교차되는 영역 주변에 정의되고, 제3 풀다운 트랜지스터(PD3)는 제9 게이트 전극(920)과 제5 활성 패턴(AP5)이 교차되는 영역 주변에 정의되고, 제3 패스 트랜지스터(PS3)는 제8 게이트 전극(820)과 제5 활성 패턴(AP5)이 교차되는 영역 주변에 정의된다.
제4 풀업 트랜지스터(PU4)는 제6 게이트 전극(420)과 제6 활성 패턴(AP6)이 교차되는 영역 주변에 정의되고, 제4 풀다운 트랜지스터(PD4)는 제6 게이트 전극(620)과 제7 활성 패턴(AP7)이 교차되는 영역 주변에 정의되고, 제4 패스 트랜지스터(PS4)는 제10 게이트 전극(1020)과 제5 핀형 패턴(510)이 교차되는 영역 주변에 정의된다.
제1 및 제2 풀업 트랜지스터(PU1, PU2)와, 제1 및 제2 풀다운 트랜지스터(PD1, PD2)와, 제1 및 제2 패스 트랜지스터(PS1, PS2)는 제1 SRAM 셀에 포함될 수 있다. 제3 및 제4 풀업 트랜지스터(PU3, PU4)와, 제3 및 제4 풀다운 트랜지스터(PD3, PD4)와, 제3 및 제4 패스 트랜지스터(PS3, PS4)는 제2 SRAM 셀에 포함될 수 있다.
각각의 SRAM 셀은 각각의 비트 라인(BL) 및 상보 비트 라인(/BL)과 연결될 수 있다.
도 15에서, 하나의 풀다운 트랜지스터 또는 하나의 패스 트랜지스터는 하나의 활성 패턴과 교차되는 지점에 정의되는 것으로 도시하였지만, 이에 제한되는 것이 아니다. 하나의 풀다운 트랜지스터 또는 하나의 패스 트랜지스터는 하나의 게이트 전극이 복수개의 활성 패턴과 교차하는 지점에 정의될 수 있음은 물론이다.
각각의 복수의 브릿지 컨택(271, 272, 273, 274)은 도 14에서, 풀업 트랜지스터의 소오스/드레인 영역, 풀다운 트랜지스터의 소오스/드레인 영역 및 패스 트랜지스터의 소오스/드레인 영역을 연결하는 컨택일 수 있다. 브릿지 컨택(271, 272, 273, 274)은 소오스/드레인 영역과 연결되므로, 브릿지 컨택(271, 272, 273, 274)은 브릿지 소오스/드레인 컨택일 수 있다.
제1 브릿지 컨택(271)은 제1 풀업 트랜지스터(PU1)의 소오스/드레인 영역, 제1 풀다운 트랜지스터(PD1)의 소오스/드레인 영역 및 제1 패스 트랜지스터(PS1)의 소오스/드레인 영역과 연결된다. 제1 브릿지 컨택(271)은 제3 게이트 전극(320) 및 제4 게이트 전극(420) 사이와, 제3 게이트 전극(320) 및 제5 게이트 전극(520) 사이에 배치될 수 있다. 제2 브릿지 컨택(272)은 제2 풀업 트랜지스터(PU2)의 소오스/드레인 영역, 제2 풀다운 트랜지스터(PD2)의 소오스/드레인 영역 및 제2 패스 트랜지스터(PS2)의 소오스/드레인 영역과 연결된다. 제2 브릿지 컨택(272)은 제3 게이트 전극(320) 및 제5 게이트 전극(520) 사이와, 제5 게이트 전극(520) 및 제7 게이트 전극(720) 사이에 배치될 수 있다. 제3 브릿지 컨택(273)은 제3 풀업 트랜지스터(PU3)의 소오스/드레인 영역, 제3 풀다운 트랜지스터(PD3)의 소오스/드레인 영역 및 제3 패스 트랜지스터(PS3)의 소오스/드레인 영역과 연결된다. 제3 브릿지 컨택(273)은 제6 게이트 전극(620) 및 제9 게이트 전극(920) 사이와, 제8 게이트 전극(820) 및 제9 게이트 전극(920) 사이에 배치될 수 있다. 제4 브릿지 컨택(274)은 제4 풀업 트랜지스터(PU4)의 소오스/드레인 영역, 제4 풀다운 트랜지스터(PD4)의 소오스/드레인 영역 및 제4 패스 트랜지스터(PS4)의 소오스/드레인 영역과 연결된다. 제4 브릿지 컨택(274)은 제6 게이트 전극(620) 및 제9 게이트 전극(920) 사이와, 제6 게이트 전극(620) 및 제10 게이트 전극(1020) 사이에 배치될 수 있다.
각각의 복수의 노드 컨택(276, 277, 278, 279)은 도 14에서, 전원 노드(Vcc)와 접지 노드(Vss) 사이에 직렬로 연결된 풀업 트랜지스터 및 풀다운 트랜지스터의 게이트를 각각의 브릿지 컨택(271, 272, 273, 274)과 연결하는 컨택일 수 있다.
제1 노드 컨택(276)은 제1 브릿지 컨택(271)을 제5 게이트 전극(520)에 연결한다. 제5 게이트 전극(520)은 제2 풀업 트랜지스터(PU2) 및 제2 풀다운 트랜지스터(PD2)의 게이트일 수 있다. 제2 노드 컨택(277)은 제2 브릿지 컨택(272)을 제3 게이트 전극(320)에 연결한다. 제3 게이트 전극(320)은 제1 풀업 트랜지스터(PU1) 및 제1 풀다운 트랜지스터(PD2)의 게이트일 수 있다. 제3 노드 컨택(278)은 제3 브릿지 컨택(273)을 제6 게이트 전극(620)에 연결한다. 제6 게이트 전극(620)은 제4 풀업 트랜지스터(PU4) 및 제4 풀다운 트랜지스터(PD4)의 게이트일 수 있다. 제4 노드 컨택(279)은 제4 브릿지 컨택(274)을 제9 게이트 전극(920)에 연결한다. 제9 게이트 전극(920)은 제3 풀업 트랜지스터(PU3) 및 제2 풀다운 트랜지스터(PD3)의 게이트일 수 있다.
복수의 소오스/드레인 컨택(281, 282, 283, 284, 285, 286, 287, 288, 289)은 도 14의 전원 노드(Vcc), 접지 노드(Vss), 비트 라인(BL) 및 상보 비트 라인(/BL)에 연결되는 컨택일 수 있다.
복수의 게이트 컨택(291, 292, 293, 294)은 도 14의 워드 라인(WL)과 연결되는 컨택일 수 있다.
도 16에서, 제3 활성 패턴(AP3)은 제3 하부 패턴(BP3)과, 복수의 제3 시트 패턴(NS3)을 포함할 수 있다. 복수의 제3 시트 패턴(NS3)은 제3 하부 패턴의 상면(BP3_US) 상에 배치된다. 제5 활성 패턴(AP5)은 제5 하부 패턴(BP5)과, 복수의 제5 시트 패턴(NS2)을 포함할 수 있다. 복수의 제5 시트 패턴(NS5)은 제5 하부 패턴의 상면(BP5_US) 상에 배치된다.
제3 시트 패턴의 상면(NS3_US)은 복수의 제3 시트 패턴(NS3) 중 최상부에 배치된 제3 시트 패턴(NS3)의 상면일 수 있다. 제5 시트 패턴의 상면(NS5_US)은 복수의 제5 시트 패턴(NS5) 중 최상부에 배치된 제5 시트 패턴(NS5)의 상면일 수 있다.
필드 절연막(105)은 핀 트렌치(FT)를 정의하는 제3 하부 패턴의 측벽(BP3_SW) 및 제5 하부 패턴의 측벽(BP5_SW)을 전체적으로 덮을 수 있지만, 이에 제한되는 것은 아니다.
제3 게이트 구조체(315)는 제3 활성 패턴(AP3) 상에 배치되고, 제3 활성 패턴(AP3)과 교차할 수 있다. 제3 게이트 구조체(315)는 제3 하부 패턴(BP3) 상에 배치된다. 제3 게이트 구조체(315)는 제3 하부 패턴(BP3)과 교차할 수 있다. 제3 게이트 구조체(315)는 제3 시트 패턴(NS3)을 감쌀 수 있다. 제3 게이트 구조체(315)는 제3 게이트 전극(320)과, 제3 게이트 절연막(330)을 포함한다.
제5 게이트 구조체(515)는 제5 활성 패턴(AP5) 상에 배치되고, 제5 활성 패턴(AP5)과 교차할 수 있다. 제5 게이트 구조체(515)는 제5 하부 패턴(BP5) 상에 배치된다. 제5 게이트 구조체(515)는 제5 하부 패턴(BP5)과 교차할 수 있다. 제5 게이트 구조체(515)는 적어도 하나 이상의 제5 시트 패턴(NS5)을 감싸지 않은다. 제5 게이트 구조체(515)는 제5 게이트 전극(520)과, 제5 게이트 절연막(530)을 포함한다.
제3 게이트 캡핑 패턴(345)은 제3 게이트 전극의 상면(320US)을 따라 연장된다. 제5 게이트 캡핑 패턴(545)은 제5 게이트 전극의 상면(520US)을 따라 연장된다.
게이트 분리 구조체(160ST)는 게이트 분리 패턴(160)과, 제1 분리 측벽 패턴(161)을 포함할 수 있다. 제1 분리 측벽 패턴(161)은 게이트 분리 패턴(160)과, 제5 시트 패턴(NS1) 사이에 배치될 수 있다.
제3 시트 패턴의 상면(NS3_US) 및/또는 제5 시트 패턴의 상면(NS5_US)을 기준으로, 게이트 분리 구조체(160ST)는 게이트 분리 구조체의 상부(160ST_UP) 및 게이트 분리 구조체의 하부(160ST_LP)로 구분될 수 있다.
게이트 분리 패턴(160)은 제3 시트 패턴(NS3)보다 제5 시트 패턴(NS5)에 인접하는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 게이트 분리 패턴(160)은 제5 시트 패턴(NS5)보다 제3 시트 패턴(NS3)에 인접할 수 있다. 이와 같은 경우, 제1 분리 측벽 패턴(161)은 게이트 분리 패턴(160)과, 제3 시트 패턴(NS1) 사이에 배치될 수 있다.
제3 활성 패턴(AP3), 제5 활성 패턴(AP5), 제3 게이트 구조체(315), 제5 게이트 구조체(515) 및 게이트 분리 구조체(160ST)에 관한 설명은 도 1 내지 도 4, 도 8의 제1 활성 패턴(AP1), 제2 활성 패턴(AP2), 제1 게이트 구조체(115), 제2 게이트 구조체(215) 및 게이트 분리 구조체(160ST)에 관한 설명과 실질적으로 동일할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
BP: 하부 패턴 NS: 시트 패턴
160ST: 게이트 분리 구조체 160: 게이트 분리 패턴
161, 162: 분리 측벽 패턴

Claims (20)

  1. 기판 상에, 제1 방향으로 연장된 제1 하부 패턴과, 상기 제1 하부 패턴 상의 제1 시트 패턴을 포함하는 제1 활성 패턴;
    상기 기판 상에, 상기 제1 하부 패턴과 제2 방향으로 이격된 제2 하부 패턴과, 상기 제2 하부 패턴 상의 제2 시트 패턴을 포함하는 제2 활성 패턴으로, 상기 제1 하부 패턴 및 상기 제2 하부 패턴은 핀 트렌치에 의해 분리된 제2 활성 패턴;
    상기 제1 하부 패턴과 상기 제2 하부 패턴 사이에 배치되고, 상기 제1 하부 패턴 및 상기 제2 하부 패턴과 접촉하는 필드 절연막;
    상기 기판 상에, 상기 제1 활성 패턴과 교차하는 제1 게이트 구조체;
    상기 기판 상에, 상기 제2 활성 패턴과 교차하는 제2 게이트 구조체; 및
    상기 필드 절연막 상에 배치되고, 상기 제1 게이트 구조체 및 상기 제2 게이트 구조체와 접촉하는 게이트 분리 패턴을 포함하고,
    상기 제1 게이트 구조체는 상기 제1 활성 패턴과 상기 게이트 분리 패턴 사이에 배치된 제1 종단 영역을 포함하고,
    상기 제2 게이트 구조체는 상기 제2 활성 패턴과 상기 게이트 분리 패턴 사이에 배치된 제2 종단 영역을 포함하고,
    상기 제1 시트 패턴과 상기 게이트 분리 패턴이 이격된 거리는 상기 제2 시트 패턴과 상기 게이트 분리 패턴이 이격된 거리보다 작고,
    상기 핀 트렌치의 바닥면으로부터 상기 제1 종단 영역의 최하부까지의 제1 높이는 상기 핀 트렌치의 바닥면으로부터 상기 제2 종단 영역의 최하부까지의 제2 높이보다 큰 반도체 장치.
  2. 제1 항에 있어서,
    상기 핀 트렌치의 바닥면으로부터 상기 제1 하부 패턴의 상면까지의 높이는 제3 높이이고,
    상기 제1 높이는 상기 제3 높이보다 큰 반도체 장치.
  3. 제2 항에 있어서,
    상기 제2 높이는 상기 제3 높이보다 큰 반도체 장치.
  4. 제1 항에 있어서,
    상기 게이트 분리 패턴과 상기 제1 시트 패턴 사이에 배치된 제1 분리 측벽 패턴을 더 포함하고,
    상기 제1 분리 측벽 패턴은 상기 게이트 분리 패턴의 측벽의 일부를 덮고,
    상기 제1 게이트 구조체는 상기 제1 분리 측벽 패턴의 상면을 덮고, 상기 제1 분리 측벽 패턴의 상면과 접촉하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 게이트 분리 패턴과 상기 제2 시트 패턴 사이에 배치된 제2 분리 측벽 패턴을 더 포함하고,
    상기 제2 분리 측벽 패턴은 상기 게이트 분리 패턴의 측벽의 일부를 덮는 반도체 장치.
  6. 제5 항에 있어서,
    상기 제2 게이트 구조체는 게이트 절연막을 포함하고,
    상기 제2 시트 패턴은 제2 하부 시트 패턴과, 상기 제2 하부 시트 패턴 상의 제2 상부 시트 패턴을 포함하고,
    상기 게이트 절연막은 상기 제2 상부 시트 패턴을 감싸고, 상기 제2 하부 시트 패턴을 감싸지 않는 반도체 장치.
  7. 제4 항에 있어서,
    상기 제1 분리 측벽 패턴은 상기 제1 시트 패턴과 접촉하는 반도체 장치.
  8. 제4 항에 있어서,
    상기 제1 분리 측벽 패턴의 상면은 상기 제1 시트 패턴의 상면보다 낮은 반도체 장치.
  9. 제1 항에 있어서,
    상기 제1 게이트 구조체는 상기 제1 시트 패턴을 감싸고, 상기 제2 게이트 구조체는 상기 제2 시트 패턴을 감싸는 반도체 장치.
  10. 제1 항에 있어서,
    상기 제1 게이트 구조체는 게이트 절연막과, 상기 게이트 절연막 상의 게이트 전극을 포함하고,
    상기 게이트 절연막은 상기 게이트 분리 패턴의 측벽을 따라 연장된 반도체 장치.
  11. 제1 항에 있어서,
    상기 제1 게이트 구조체는 게이트 절연막과, 상기 게이트 절연막 상의 게이트 전극을 포함하고,
    상기 게이트 절연막은 상기 게이트 분리 패턴의 측벽을 따라 비연장된 반도체 장치.
  12. 제1 항에 있어서,
    상기 게이트 분리 패턴과 상기 제1 시트 패턴 사이에 배치된 반도체 물질 패턴을 더 포함하고,
    상기 반도체 물질 패턴은 상기 게이트 분리 패턴의 측벽의 일부를 덮고,
    상기 반도체 물질 패턴의 상면은 상기 제1 시트 패턴의 상면보다 낮은 반도체 장치.
  13. 기판 상에, 제1 방향으로 연장된 제1 하부 패턴과, 상기 제1 하부 패턴 상의 제1 시트 패턴을 포함하는 제1 활성 패턴;
    상기 기판 상에, 상기 제1 하부 패턴과 제2 방향으로 이격된 제2 하부 패턴과, 상기 제2 하부 패턴 상의 제2 시트 패턴을 포함하는 제2 활성 패턴;
    상기 제1 하부 패턴과 상기 제2 하부 패턴 사이에 배치되고, 상기 제1 하부 패턴 및 상기 제2 하부 패턴과 접촉하는 필드 절연막;
    상기 기판 상에, 상기 제1 활성 패턴과 교차하는 제1 게이트 구조체;
    상기 기판 상에, 상기 제2 활성 패턴과 교차하는 제2 게이트 구조체;
    상기 필드 절연막 상에 배치되고, 상기 제1 시트 패턴을 바라보는 제1 측벽과, 상기 제2 시트 패턴을 바라보는 제2 측벽을 포함하는 게이트 분리 패턴; 및
    상기 게이트 분리 패턴의 제1 측벽의 일부 상에 배치되는 제1 분리 측벽 패턴을 포함하고,
    상기 제1 하부 패턴의 상면을 기준으로, 상기 제1 분리 측벽 패턴의 상면은 상기 제1 시트 패턴의 상면보다 낮은 반도체 장치.
  14. 제13 항에 있어서,
    상기 제1 시트 패턴과 상기 게이트 분리 패턴이 이격된 제1 거리는 상기 제2 시트 패턴과 상기 게이트 분리 패턴이 이격된 제2 거리보다 작은 반도체 장치.
  15. 제13 항에 있어서,
    상기 제1 게이트 구조체는 상기 제1 분리 측벽 패턴의 상면을 덮고, 상기 게이트 분리 패턴의 제1 측벽과 접촉하는 반도체 장치.
  16. 제13 항에 있어서,
    상기 제2 게이트 구조체는 상기 제2 시트 패턴을 감싸는 게이트 절연막과, 상기 게이트 절연막 상의 게이트 전극을 포함하는 반도체 장치.
  17. 제13 항에 있어서,
    상기 게이트 분리 패턴의 제2 측벽의 일부 상에 배치되고, 상기 제2 시트 패턴과 접촉하는 제2 분리 측벽 패턴을 더 포함하는 반도체 장치.
  18. 제17 항에 있어서,
    상기 제1 분리 측벽 패턴의 상기 제2 방향으로의 두께는 상기 제2 분리 측벽 패턴의 상기 제2 방향으로의 두께와 다른 반도체 장치.
  19. 기판 상에, 제1 방향으로 연장된 제1 하부 패턴과, 상기 제1 하부 패턴 상의 제1 시트 패턴을 포함하는 제1 활성 패턴;
    상기 기판 상에, 상기 제1 하부 패턴과 제2 방향으로 이격된 제2 하부 패턴과, 상기 제2 하부 패턴 상의 제2 시트 패턴을 포함하는 제2 활성 패턴;
    상기 제1 하부 패턴과 상기 제2 하부 패턴 사이에 배치되고, 상기 제1 하부 패턴 및 상기 제2 하부 패턴과 접촉하는 필드 절연막;
    상기 기판 상에, 상기 제1 활성 패턴과 교차하고, 제1 게이트 절연막 및 제1 게이트 전극을 포함하는 제1 게이트 구조체;
    상기 기판 상에, 상기 제2 활성 패턴과 교차하고, 제2 게이트 절연막 및 제2 게이트 전극을 포함하는 제2 게이트 구조체; 및
    상기 필드 절연막 상에 배치되고, 상기 제1 시트 패턴 및 상기 제2 시트 패턴과 접촉하는 게이트 분리 구조체를 포함하고,
    상기 게이트 분리 구조체는 상기 제1 시트 패턴의 상면보다 아래에 배치된 하부와, 상기 제1 시트 패턴의 상면보다 위에 배치된 상부를 포함하고,
    상기 제1 게이트 구조체 및 상기 제2 게이트 구조체는 각각 상기 게이트 분리 구조체의 상부의 측벽과 접촉하고,
    상기 제1 게이트 절연막 및 상기 제2 게이트 절연막은 각각 상기 게이트 분리 구조체의 상부의 측벽을 따라 연장되고,
    상기 제1 시트 패턴과 상기 게이트 분리 구조체의 상부가 상기 제2 방향으로 이격된 거리는 상기 제2 시트 패턴과 상기 게이트 분리 구조체의 상부가 상기 제2 방향으로 이격된 거리보다 작은 반도체 장치.
  20. 제19 항에 있어서,
    상기 게이트 분리 구조체는 게이트 분리 패턴과, 제1 분리 측벽 패턴과, 제2 분리 측벽 패턴을 포함하고,
    상기 게이트 분리 패턴은 상기 제1 시트 패턴을 바라보는 제1 측벽과, 상기 제2 시트 패턴을 바라보는 제2 측벽을 포함하고,
    상기 제1 분리 측벽 패턴은 상기 게이트 분리 패턴의 제1 측벽의 일부 상에 배치되고,
    상기 제2 분리 측벽 패턴은 상기 게이트 분리 패턴의 제2 측벽의 일부 상에 배치된 반도체 장치.
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US11101348B2 (en) * 2018-07-25 2021-08-24 Globalfoundries U.S. Inc. Nanosheet field effect transistor with spacers between sheets
US10510620B1 (en) * 2018-07-27 2019-12-17 GlobalFoundries, Inc. Work function metal patterning for N-P space between active nanostructures
US11276691B2 (en) * 2018-09-18 2022-03-15 Intel Corporation Gate-all-around integrated circuit structures having self-aligned source or drain undercut for varied widths
US11164866B2 (en) * 2019-02-20 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for manufacturing the same
KR20200134404A (ko) * 2019-05-22 2020-12-02 삼성전자주식회사 반도체 장치
US10950610B2 (en) * 2019-07-18 2021-03-16 Globalfoundries U.S. Inc. Asymmetric gate cut isolation for SRAM
KR20220141944A (ko) * 2021-04-13 2022-10-21 삼성전자주식회사 반도체 소자 및 그의 제조 방법

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