KR20220023426A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20220023426A
KR20220023426A KR1020200105130A KR20200105130A KR20220023426A KR 20220023426 A KR20220023426 A KR 20220023426A KR 1020200105130 A KR1020200105130 A KR 1020200105130A KR 20200105130 A KR20200105130 A KR 20200105130A KR 20220023426 A KR20220023426 A KR 20220023426A
Authority
KR
South Korea
Prior art keywords
pattern
layer
active pattern
disposed
insulating layer
Prior art date
Application number
KR1020200105130A
Other languages
English (en)
Inventor
배수영
박종호
이동수
김완돈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200105130A priority Critical patent/KR20220023426A/ko
Priority to US17/219,083 priority patent/US20220059533A1/en
Priority to TW110125615A priority patent/TW202224185A/zh
Priority to CN202110953205.1A priority patent/CN114078844A/zh
Publication of KR20220023426A publication Critical patent/KR20220023426A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H01L21/02145—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides the material containing aluminium, e.g. AlSiOx
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82385—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/413—Nanosized electrodes, e.g. nanowire electrodes comprising one or a plurality of nanowires

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

트랜지스터의 임계 전압을 개선시킬 수 있는 반도체 장치를 제공하는 것이다. 반도체 장치는 기판 상에, 서로 간에 인접하여 배치된 제1 활성 패턴 및 제2 활성 패턴, 제1 활성 패턴 및 제2 활성 패턴 사이의 기판 상에 배치되고, 제1 활성 패턴 및 제2 활성 패턴과 직접 접촉하는 필드 절연막, 기판 상에, 제1 활성 패턴과 교차하는 제1 게이트 구조체, 및 기판 상에, 제2 활성 패턴과 교차하는 제2 게이트 구조체를 포함하고, 제1 게이트 구조체는 제1 활성 패턴 상의 제1 게이트 절연막과, 제1 게이트 절연막 상의 제1 상부 삽입막과, 제1 상부 삽입막 상에 제1 상부 삽입막과 접촉하는 제1 상부 도전막을 포함하고, 제2 게이트 구조체는 제2 활성 패턴 상의 제2 게이트 절연막과, 제2 게이트 절연막 상의 제2 상부 삽입막과, 제2 상부 삽입막 상에 제2 상부 삽입막과 접촉하는 제2 상부 도전막을 포함하고, 제1 상부 삽입막 및 제2 상부 삽입막은 각각 알루미늄 질화물막을 포함하고, 제1 상부 도전막 및 제2 상부 도전막은 각각 알루미늄을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 트랜지스터의 임계 전압을 개선시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 트랜지스터의 임계 전압을 개선시킬 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판 상에, 서로 간에 인접하여 배치된 제1 활성 패턴 및 제2 활성 패턴, 제1 활성 패턴 및 제2 활성 패턴 사이의 기판 상에 배치되고, 제1 활성 패턴 및 제2 활성 패턴과 직접 접촉하는 필드 절연막, 기판 상에, 제1 활성 패턴과 교차하는 제1 게이트 구조체, 및 기판 상에, 제2 활성 패턴과 교차하는 제2 게이트 구조체를 포함하고, 제1 게이트 구조체는 제1 활성 패턴 상의 제1 게이트 절연막과, 제1 게이트 절연막 상의 제1 상부 삽입막과, 제1 상부 삽입막 상에 제1 상부 삽입막과 접촉하는 제1 상부 도전막을 포함하고, 제2 게이트 구조체는 제2 활성 패턴 상의 제2 게이트 절연막과, 제2 게이트 절연막 상의 제2 상부 삽입막과, 제2 상부 삽입막 상에 제2 상부 삽입막과 접촉하는 제2 상부 도전막을 포함하고, 제1 상부 삽입막 및 제2 상부 삽입막은 각각 알루미늄 질화물막을 포함하고, 제1 상부 도전막 및 제2 상부 도전막은 각각 알루미늄을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판 상에, 서로 간에 인접하여 배치된 제1 활성 패턴 및 제2 활성 패턴, 제1 활성 패턴 및 제2 활성 패턴 사이의 기판 상에 배치되고, 제1 활성 패턴 및 제2 활성 패턴과 직접 접촉하는 필드 절연막, 및 필드 절연막 상에, 제1 활성 패턴 및 제2 활성 패턴과 교차하는 게이트 구조체를 포함하고, 게이트 구조체는 제1 활성 패턴 및 제2 활성 패턴 상에 배치된 게이트 절연막과, 제1 활성 패턴 상의 게이트 절연막 상에 배치되고, 필드 절연막의 상면 상에 계단을 정의하는 하부 도전막과, 하부 도전막 상에, 제1 활성 패턴 및 제2 활성 패턴에 걸쳐 배치된 알루미늄 질화물막과, 알루미늄 질화물막 상에, 제1 활성 패턴 및 제2 활성 패턴에 걸쳐 배치되고, 알루미늄을 포함하는 상부 도전막을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 상에, 제1 하부 패턴과, 제1 하부 패턴과 분리된 제1 시트 패턴을 포함하는 제1 활성 패턴, 기판 상에, 제1 하부 패턴과 인접한 제2 하부 패턴과, 제2 하부 패턴과 분리된 제2 시트 패턴을 포함하는 제2 활성 패턴, 제1 하부 패턴과 제2 하부 패턴 사이에 배치되고, 제1 하부 패턴 및 제2 하부 패턴과 직접 접촉하는 필드 절연막, 및 필드 절연막 상에, 제1 시트 패턴 및 제2 시트 패턴을 감싸는 게이트 구조체를 포함하고, 게이트 구조체는 제1 시트 패턴 및 제2 시트 패턴을 감싸는 게이트 절연막과, 게이트 절연막 상의 하부 도전막과, 하부 도전막 상의 알루미늄 질화물막과, 알루미늄 질화물막 상의 상부 도전막을 포함하고, 하부 도전막은 제1 시트 패턴을 감싸고, 제2 시트 패턴의 둘레를 따라 비형성된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판의 제1 영역에 배치된 제1 활성 패턴, 기판의 제2 영역에 배치된 제2 활성 패턴, 제1 활성 패턴 상에 배치된 제1 게이트 구조체, 및 제2 활성 패턴 상에 배치된 제2 게이트 구조체를 포함하고, 제1 게이트 구조체는 제1 활성 패턴 상의 제1 게이트 절연막과, 제1 게이트 절연막 상에 제1 게이트 절연막과 접촉하는 제1 알루미늄 질화물막을 포함하고, 제2 게이트 구조체는 제2 활성 패턴 상의 제2 게이트 절연막과, 제2 게이트 절연막 상에 제2 게이트 절연막과 접촉하는 제2 알루미늄 질화물막을 포함하고, 제1 알루미늄 질화물막의 두께는 제2 알루미늄 질화물막의 두께와 다르다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 상에, 제1 하부 패턴과, 제1 하부 패턴과 분리된 제1 시트 패턴을 포함하는 제1 활성 패턴, 기판 상에, 제1 하부 패턴과 인접한 제2 하부 패턴과, 제2 하부 패턴과 분리된 제2 시트 패턴을 포함하는 제2 활성 패턴, 제1 하부 패턴과 제2 하부 패턴 사이에 배치되고, 제1 하부 패턴 및 제2 하부 패턴과 직접 접촉하는 필드 절연막, 및 필드 절연막 상에, 제1 시트 패턴 및 제2 시트 패턴을 감싸는 게이트 구조체를 포함하고, 게이트 구조체는 제1 시트 패턴 및 제2 시트 패턴을 감싸는 게이트 절연막과, 게이트 절연막과 접촉하는 삽입막과, 삽입막 상의 하부 도전막과, 하부 도전막 상의 상부 도전막을 포함하고, 제1 시트 패턴 상의 삽입막의 두께는 제2 시트 패턴 상의 상기 삽입막의 두께보다 크고, 삽입막은 티타늄 알루미늄 질화물막을 포함하고, 상부 도전막은 알루미늄을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2a 및 도 2b는 도 1의 A - A를 따라 절단한 단면도들이다.
도 3a 및 도 3b는 도 1의 B - B를 따라 절단한 단면도들이다.
도 4a 및 도 4b는 도 1의 C - C를 따라 절단한 단면도이다.
도 5는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6 내지 도 8은 각각 도 5의 P 부분을 확대한 도면들이다.
도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 17은 도 16의 D - D를 따라 절단한 단면도이다.
도 18은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 19는 도 18의 E - E를 따라 절단한 단면도이다.
도 20 및 도 21은 도 18의 F - F를 따라 절단한 단면도이다.
도 22 내지 도 24는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
몇몇 실시예들에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET), 나노 와이어 또는 나노 시트를 포함하는 트랜지스터를 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 기술적 사상은 2차원 물질을 기반으로 하는 트랜지스터(2D material based FETs) 및 이의 이종 구조(heterostructure)에 적용될 수 있다.
또한, 몇몇 실시예들에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 또는 3차원(3D) 트랜지스터를 포함할 수 있다. 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2a 및 도 2b는 도 1의 A - A를 따라 절단한 단면도들이다. 도 3a 및 도 3b는 도 1의 B - B를 따라 절단한 단면도들이다. 도 4a 및 도 4b는 도 1의 C - C를 따라 절단한 단면도이다.
참고적으로, 도 2b는 도 2a에 제1 소오스/드레인 컨택(180)을 더 도시한 것이고, 도 3b는 도 3a에 제2 소오스/드레인 컨택(280)을 더 도시한 것이다.
도 1 내지 도 4b를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 활성 패턴(AP1)과, 제2 활성 패턴(AP2)과, 제1 게이트 구조체(50)와, 제1 게이트 절단 구조체(GCS1)를 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 기판(100) 상에 배치될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 제2 방향(D2)으로 길게 연장될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 제1 방향(D1)으로 서로 간에 인접할 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 제2 방향(D2)으로 이격되어 배치될 수 있다. 예를 들어, 제1 방향(D1)은 제2 방향(D2)과 교차되는 방향이다.
일 예로, 제1 활성 패턴(AP1)은 PMOS가 형성되는 영역일 수 있고, 제2 활성 패턴(AP2)은 NMOS가 형성되는 영역일 수 있다. 제1 활성 패턴(AP1)은 PMOS의 채널 영역을 포함하고, 제2 활성 패턴(AP2)은 NMOS의 채널 영역을 포함할 수 있다.
일 예로, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 로직 영역에 포함된 활성 영역일 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)는 하나의 스탠다드 셀에 포함된 활성 영역일 수 있다.
다른 예로, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 SRAM 영역에 포함된 활성 영역일 수 있다. 제1 활성 패턴(AP1)은 SRAM의 풀업(pull up) 트랜지스터가 형성되는 영역이고, 제2 활성 패턴(AP2)은 SRAM의 풀다운(pull down) 트랜지스터 또는 패스(pass) 트랜지스터가 형성되는 영역일 수 있으나, 이에 제한되는 것은 아니다.
제1 활성 패턴(AP1)은 제1 하부 패턴(BP1)과, 복수의 제1 시트 패턴(NS1)을 포함할 수 있다. 제2 활성 패턴(AP2)은 제2 하부 패턴(BP2)과, 복수의 제2 시트 패턴(NS2)을 포함할 수 있다.
제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 각각 기판(100)으로부터 돌출될 수 있다. 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 각각 제2 방향(D2)으로 길게 연장될 수 있다.
제1 하부 패턴(BP1)은 제2 하부 패턴(BP2)과 제1 방향(D1)으로 이격될 수 있다. 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 제2 방향(D2)으로 연장되는 핀 트렌치(FT)에 의해 분리될 수 있다.
복수의 제1 시트 패턴(NS1)은 제1 하부 패턴(BP1) 상에 배치될 수 있다. 복수의 제1 시트 패턴(NS1)은 제1 하부 패턴(BP1)과 제3 방향(D3)으로 이격될 수 있다.
복수의 제2 시트 패턴(NS2)은 제2 하부 패턴(BP2) 상에 배치될 수 있다. 복수의 제2 시트 패턴(NS2)는 제2 하부 패턴(BP2)과 제3 방향(D3)으로 이격될 수 있다.
각각의 제1 시트 패턴(NS1)은 제3 방향(D3)으로 순차적으로 배치될 수 있다. 각각의 제1 시트 패턴(NS1)은 제3 방향(D3)으로 이격될 수 있다. 각각의 제2 시트 패턴(NS2)은 제3 방향(D3)으로 순차적으로 배치될 수 있다. 각각의 제2 시트 패턴(NS2)은 제3 방향(D3)으로 이격될 수 있다. 여기에서, 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 교차하는 방향일 수 있다. 예를 들어, 제3 방향(D3)은 기판(100)의 두께 방향일 수 있다.
제1 시트 패턴(NS1) 및 제2 시트 패턴(NS2)은 제3 방향(D3)으로 3개가 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
각각의 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 기판(100)의 일부의 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 각각의 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 각각의 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
각각의 제1 시트 패턴(NS1)은 원소 반도체 물질인 실리콘 또는 게르마늄, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다. 각각의 제2 시트 패턴(NS2)은 원소 반도체 물질인 실리콘 또는 게르마늄, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다.
제1 시트 패턴(NS1)의 제1 방향(D1)으로의 폭은 제1 하부 패턴(BP1)의 제1 방향(D1)으로의 폭에 비례하여 커지거나 작아질 수 있다. 제2 시트 패턴(NS2)의 제1 방향(D1)으로의 폭은 제2 하부 패턴(BP2)의 제1 방향(D1)으로의 폭에 비례하여 커지거나 작아질 수 있다.
제1 필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 제1 필드 절연막(105)은 핀 트렌치(FT)의 적어도 일부를 채울 수 있다.
제1 필드 절연막(105)은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이의 기판(100) 상에 배치될 수 있다. 제1 필드 절연막(105)는 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)와 직접 접촉할 수 있다.
제1 필드 절연막(105)이 제1 활성 패턴(AP1) 및 제2 활성 패턴(BP2)과 직접 접촉하는 것은 제1 활성 패턴(AP1) 및 제2 활성 패턴(BP2) 사이에는 트랜지스터의 채널 영역으로 사용되는 활성 패턴이 개재되지 않는다는 것을 의미한다.
제1 필드 절연막(105)는 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2) 사이에 배치될 수 있다. 제1 필드 절연막(105)은 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)과 직접 접촉할 수 있다.
일 예로, 제1 필드 절연막(105)은 핀 트렌치(FT)를 정의하는 제1 하부 패턴(BP1)의 측벽의 일부 및/또는 제2 하부 패턴(BP2)의 측벽의 일부를 덮을 수 있다. 예를 들어, 제1 하부 패턴(BP1)의 일부 및/또는 제2 하부 패턴(BP2)의 일부는 제1 필드 절연막의 상면(105US)보다 제3 방향(D3)으로 돌출될 수 있다.
도시된 것과 달리, 다른 예로, 제1 필드 절연막(105)은 핀 트렌치(FT)를 정의하는 제1 하부 패턴(BP1)의 측벽 및 제2 하부 패턴(BP2)의 측벽을 전체적으로 덮을 수 있다.
각각의 제1 시트 패턴(NS1) 및 각각의 제2 시트 패턴(NS2)은 제1 필드 절연막의 상면(105US)보다 높게 배치된다.
제1 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.
도 4a에서, 제1 필드 절연막(105)은 핀 트렌치(FT)의 적어도 일부를 채울 수 있다. 도 4b에서, 제1 필드 절연막(105)은 핀 트렌치(FT)의 측벽 및 바닥면을 따라 연장된 필드 라이너(105a)와, 필드 라이너(105a) 상의 필드 필링막(105b)을 포함할 수 있다.
제1 게이트 구조체(50)는 기판(100) 상에 형성될 수 있다. 제1 게이트 구조체(50)는 제1 필드 절연막(105) 상에 배치될 수 있다. 제1 게이트 구조체(50)는 제1 활성 패턴(AP1), 제2 활성 패턴(AP2) 및 제1 필드 절연막(105)과 교차할 수 있다. 제1 게이트 구조체(50)는 제1 방향(D1)으로 길게 연장될 수 있다.
제1 게이트 구조체(50)는 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)와 교차할 수 있다. 제1 게이트 구조체(50)는 각각의 제1 시트 패턴(NS1) 및 각각의 제2 시트 패턴(NS2)을 감쌀 수 있다.
제1 게이트 구조체(50)는 제1 p형 게이트 구조체(120)와, 제1 n형 게이트 구조체(220)를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 p형 게이트 구조체(120) 및 제1 n형 게이트 구조체(220)는 서로 접촉할 수 있고, 구체적으로 직접 접촉할 수 있다.
제1 p형 게이트 구조체(120)는 제1 활성 패턴(AP1) 상에 형성될 수 있다. 제1 p형 게이트 구조체(120)는 제1 활성 패턴(AP1)과 교차할 수 있다. 제1 p형 게이트 구조체(120)는 p형 게이트 전극을 포함할 수 있다.
제1 p형 게이트 구조체(120)는 제1 하부 패턴(BP1)과 교차할 수 있다. 제1 p형 게이트 구조체(120)는 각각의 제1 시트 패턴(NS1)을 감쌀 수 있다.
제1 n형 게이트 구조체(220)는 제2 활성 패턴(AP2) 상에 형성될 수 있다. 제1 n형 게이트 구조체(220)는 제2 활성 패턴(AP2)과 교차할 수 있다. 제1 n형 게이트 구조체(220)는 n형 게이트 전극을 포함할 수 있다.
제1 n형 게이트 구조체(220)는 제2 하부 패턴(BP2)과 교차할 수 있다. 제1 n형 게이트 구조체(220)는 각각의 제2 시트 패턴(NS2)을 감쌀 수 있다.
제1 p형 트랜지스터(10p)는 제1 p형 게이트 구조체(120)와 제1 활성 패턴(AP1)이 교차하는 영역에 정의되고, 제1 n형 트랜지스터(10n)는 제1 n형 게이트 구조체(220)와 제2 활성 패턴(AP2)이 교차하는 영역에 정의될 수 있다.
제1 p형 게이트 구조체(120)는 제1 필드 절연막(105) 상에 연장되므로, 제1 p형 게이트 구조체(120)는 제1 활성 패턴(AP1)뿐만 아니라, 제1 필드 절연막(105)의 일부와 오버랩된다. 제1 n형 게이트 구조체(220)는 제1 필드 절연막(105) 상에 연장되므로, 제1 n형 게이트 구조체(220)는 제2 활성 패턴(AP2)뿐만 아니라, 제1 필드 절연막(105)의 일부와 오버랩된다. 제1 p형 게이트 구조체(120) 및 제1 n형 게이트 구조체(220) 사이의 경계는 제1 필드 절연막의 상면(105US) 상에 위치할 수 있다.
제1 게이트 구조체(50)는 제1 게이트 절연막(130, 230)과, 제1 하부 도전막(122)과, 제1 상부 삽입막(123, 223)과, 제1 상부 도전막(124, 224)과, 제1 필링 도전막(125, 225)을 포함할 수 있다.
예를 들어, 제1 p형 게이트 구조체(120)는 제1_1 게이트 절연막(130)과, 제1 하부 도전막(122)과, 제1_1 상부 삽입막(123)과, 제1_1 상부 도전막(124)과, 제1_1 필링 도전막(125)을 포함할 수 있다. 제1 n형 게이트 구조체(220)는 제1_2 게이트 절연막(230)과, 제1_2 상부 삽입막(223)과, 제1_2 상부 도전막(224)과, 제1_2 필링 도전막(225)을 포함할 수 있다.
제1_1 게이트 절연막(130)은 제1 활성 패턴(AP1) 상에 배치될 수 있다. 제1_1 게이트 절연막(130)은 제1 필드 절연막의 상면(105US), 제1 하부 패턴(BP1)의 상면을 따라 연장될 수 있다. 제1_1 게이트 절연막(130)은 각각의 제1 시트 패턴(NS1)을 감쌀 수 있다. 제1_1 게이트 절연막(130)은 각각의 제1 시트 패턴(NS1)의 둘레를 따라 배치될 수 있다.
제1_2 게이트 절연막(230)은 제2 활성 패턴(AP2) 상에 배치될 수 있다. 제1_2 게이트 절연막(230)은 제1 필드 절연막의 상면(105US), 제2 하부 패턴(BP2)의 상면을 따라 연장될 수 있다. 제1_2 게이트 절연막(230)은 각각의 제2 시트 패턴(NS2)을 감쌀 수 있다. 제1_2 게이트 절연막(230)은 각각의 제1 시트 패턴(NS2)의 둘레를 따라 배치될 수 있다. 제1_1 게이트 절연막(130) 및 제1_2 게이트 절연막(230)은 제1 필드 절연막의 상면(105US) 상에서 직접 접촉할 수 있다. 제1_1 게이트 절연막(130) 및 제1_2 게이트 절연막(230)은 동일 레벨에서 형성된다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다. 제1 게이트 절연막(130, 230)은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)에 걸쳐서 배치될 수 있다.
제1_1 게이트 절연막(130) 및 제1_2 게이트 절연막(230)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
도 2a 내지 도 4b에서, 제1_1 게이트 절연막(130) 및 제1_2 게이트 절연막(230)은 단일막인 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1_1 게이트 절연막(130) 및 제1_2 게이트 절연막(230)은 도 19에서 도시된 것과 같이 계면막(도 19의 531)과, 계면막 상의 고유전율 절연막(도 19의 532)을 포함할 수 있다.
제1 하부 도전막(122)은 제1 활성 패턴(AP1) 상에 배치될 수 있다. 제1 하부 도전막(122)은 제1_1 게이트 절연막(130) 상에 형성될 수 있다. 제1 하부 도전막(122)은 제1 활성 패턴(AP1) 상의 제1 게이트 절연막(130, 230) 상에 배치될 수 있다. 제1 하부 도전막(122)는 각각의 제1 시트 패턴(NS1)을 감쌀 수 있다. 제1 하부 도전막(122)은 각각의 제1 시트 패턴(NS1)의 둘레를 따라 배치될 수 있다.
제1 하부 도전막(122)은 제1 하부 패턴(BP1) 및 제1 시트 패턴(NS1) 사이의 공간과, 인접하는 제1 시트 패턴(NS1) 사이의 공간을 전체적으로 채울 수 있다. 예를 들어, 제3 방향(D3)으로 바로 인접하는 제1_1 시트 패턴(NS1)과, 제1_2 시트 패턴(NS1)이 있을 때, 제1 하부 도전막(122)은 서로 마주보는 제1_1 시트 패턴(NS1)의 상면과 제1_2 시트 패턴(NS1)의 하면 사이를 전체적으로 채울 수 있다.
도시된 것과 달리, 제1 하부 패턴(BP1) 및 제1 시트 패턴(NS1) 사이의 공간과, 인접하는 제1 시트 패턴(NS1) 사이의 공간을 전체적으로 채우지 않을 수도 있다.
제1 하부 도전막(122)은 제2 활성 패턴(AP2) 상에 배치되지 않는다. 제1 하부 도전막(122)은 제2 활성 패턴(AP2)까지 연장되지 않는다. 제1 하부 도전막(122)은 제1_2 게이트 절연막(230) 상에 형성되지 않는다. 제1 하부 도전막(122)은 제2 활성 패턴(AP2) 상의 제1 게이트 절연막(130, 230) 상에 배치되지 않는다. 제1 하부 도전막(122)는 각각의 제2 시트 패턴(NS2)을 감싸지 않는다. 제1 하부 도전막(122)은 각각의 제2 시트 패턴(NS2)의 둘레를 따라 형성되지 않는다.
제1 하부 도전막(122)은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이의 제1 필드 절연막의 상면(105US) 상에 위치한 제1 하부 도전막의 일단(122EP)을 포함할 수 있다. 제1 하부 도전막(122)은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이의 제1 필드 절연막의 상면(105US) 상에 제1 계단(STR1)을 정의할 수 있다. 제1 계단(STR1)은 제1 하부 도전막의 일단(122EP)에 의해 만들어지는 계단 형상일 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 p형 게이트 구조체(120)는 제1 하부 도전막(122)을 포함하고, 제1 n형 게이트 구조체(220)는 제1 하부 도전막(122)을 포함하지 않을 수 있다. 제1 p형 게이트 구조체(120) 및 제1 n형 게이트 구조체(220)가 직접 접촉할 때, 제1 하부 도전막(122)을 기준으로 제1 p형 게이트 구조체(120)와 제1 n형 게이트 구조체(220)는 구분될 수 있다. 제1 p형 게이트 구조체(120)와 제1 n형 게이트 구조체(220) 사이의 경계면은 제1 하부 도전막의 일단(122EP)에 위치할 수 있다. 제1 하부 도전막(122)에 의해 정의된 제1 계단(STR1)은 제1 p형 게이트 구조체(120)와 제1 n형 게이트 구조체(220) 사이의 경계면에 위치할 수 있다.
제1 하부 도전막(122)은 예를 들어, 일함수를 조절하는 p형의 일함수막일 수 있다. 제1 하부 도전막(122)은 예를 들어, TiN, TaC, TaN, TiSiN, TaSiN 및 TaCN 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 도전막(122)은 TiN를 포함할 수 있다.
제1_1 상부 삽입막(123)은 제1 활성 패턴(AP1) 상에 배치될 수 있다. 제1_1 상부 삽입막(123)은 제1 하부 도전막(122) 상에 형성될 수 있다.
제1 하부 도전막(122)은 제1 하부 패턴(BP1) 및 제1 시트 패턴(NS1) 사이의 공간과, 인접하는 제1 시트 패턴(NS1) 사이의 공간을 전체적으로 채울 경우, 제1_1 상부 삽입막(123)은 제1 하부 도전막(122)의 외측 프로파일을 따라 연장될 수 있다. 제1_1 상부 삽입막(123)은 제1 하부 패턴(BP1) 및 제1 시트 패턴(NS1) 사이의 공간과, 인접하는 제1 시트 패턴(NS1) 사이의 공간에 형성되지 않을 수 있다. 제1_1 상부 삽입막(123)은 각각의 제1 시트 패턴(NS1)의 둘레를 따라 형성되지 않을 수 있다.
제1_2 상부 삽입막(223)은 제2 활성 패턴(AP2) 상에 배치될 수 있다. 제1_2 상부 삽입막(223)은 제1_1 상부 삽입막(123)과 직접 접촉할 수 있다. 제1_2 상부 삽입막(223)은 제1_2 게이트 절연막(230) 상에 형성될 수 있다. 제1_2 상부 삽입막(223)는 각각의 제2 시트 패턴(NS2)을 감쌀 수 있다. 제1_2 상부 삽입막(223)은 각각의 제2 시트 패턴(NS2)의 둘레를 따라 배치될 수 있다.
제1 상부 삽입막(123, 223)은 제1 하부 도전막(122) 상에 배치될 수 있다. 예를 들어, 제1 상부 삽입막(123, 223)은 제1 하부 도전막(122)과 직접 접촉할 수 있다. 제1 상부 삽입막(123, 223)은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)에 걸쳐서 배치될 수 있다.
제1_1 상부 삽입막(123)과 제1_1 게이트 절연막(130) 사이에 제1 하부 도전막(122)이 배치되므로, 제1_1 상부 삽입막(123)은 제1_1 게이트 절연막(130)과 접촉하지 않을 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1_2 상부 삽입막(223)은 제2 활성 패턴(AP2) 상에 형성된 제1_2 게이트 절연막(230)과 직접 접촉할 수 있다. 제1_2 상부 삽입막(223)은 제2 시트 패턴(NS2)의 둘레를 감싸는 제1_2 게이트 절연막(230)과 직접 접촉할 수 있다.
제1 상부 삽입막(123, 223) 중 제1_2 상부 삽입막(223)은 제1_2 게이트 절연막(230) 내의 절연체의 다이폴(dipole)을 조절할 수 있다. 이를 통해, 제1_2 상부 삽입막(223)은 일함수를 조절할 수 있다. 제1 상부 삽입막(123, 223) 중 제1_1 상부 삽입막(123)은 이후에 설명되는 제1_1 상부 도전막(124)이 제1 하부 도전막(122)으로 확산되는 것을 막아줄 수 있다. 이를 통해, 제1_1 상부 삽입막(123)은 제1_1 상부 도전막(124)에 의한 일함수 변화를 방지할 수 있다.
제1 상부 삽입막(123, 223)은 예를 들어, 알루미늄을 포함하는 질화물일 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 상부 삽입막(123, 223)은 알루미늄 질화물(AlN)을 포함할 수 있다. 즉, 제1_1 상부 삽입막(123) 및 제1_2 상부 삽입막(223)은 알루미늄 질화물막을 포함할 수 있고, 예를 들어, 알루미늄 질화물막일 수 있다.
일 예로, 제1_1 상부 삽입막(123)의 두께(t11)는 제1_2 상부 삽입막(223)의 두께(t12)와 동일할 수 있다. 다른 예로, 제1_1 상부 삽입막(123)의 두께(t11)는 제1_2 상부 삽입막(223)의 두께(t12)와 다를 수 있다. 제1_1 상부 삽입막(123)의 두께(t11) 및 제1_2 상부 삽입막(223)의 두께(t12)의 두께에 따라, 조절되는 일함수의 크기가 달라질 수 있다.
제1_1 상부 도전막(124)은 제1 활성 패턴(AP1) 상에 배치될 수 있다. 제1_1 상부 도전막(124)은 제1_1 상부 삽입막(123) 상에 형성될 수 있다. 제1_1 상부 도전막(124)은 제1_1 상부 삽입막(123)의 프로파일을 따라 형성될 수 있다.
제1_1 상부 도전막(124)은 제1 하부 패턴(BP1) 및 제1 시트 패턴(NS1) 사이의 공간과, 인접하는 제1 시트 패턴(NS1) 사이의 공간에 형성되지 않을 수 있다. 제1_1 상부 도전막(124)은 각각의 제1 시트 패턴(NS1)의 둘레를 따라 형성되지 않을 수 있다.
제1_2 상부 도전막(224)은 제2 활성 패턴(AP2) 상에 배치될 수 있다. 제1_2 상부 도전막(224)은 제1_1 상부 도전막(124)과 직접 접촉할 수 있다. 제1_2 상부 도전막(224)은 제1_2 상부 삽입막(223) 상에 형성될 수 있다. 제1_2 상부 도전막(224)은 각각의 제2 시트 패턴(NS2)을 감쌀 수 있다. 제1_2 상부 도전막(224)은 각각의 제2 시트 패턴(NS2)의 둘레를 따라 배치될 수 있다.
제1_2 상부 도전막(224)은 제2 하부 패턴(BP2) 및 제2 시트 패턴(NS2) 사이의 공간과, 인접하는 제2 시트 패턴(NS2) 사이의 공간을 전체적으로 채울 수 있다. 예를 들어, 제3 방향(D3)으로 바로 인접하는 제2_1 시트 패턴(NS2)과, 제2_2 시트 패턴(NS2)이 있을 때, 제1_2 상부 도전막(224)은 서로 마주보는 제2_1 시트 패턴(NS2)의 상면과 제2_2 시트 패턴(NS2)의 하면 사이를 전체적으로 채울 수 있다.
도시된 것과 달리, 제2 하부 패턴(BP2) 및 제2 시트 패턴(NS2) 사이의 공간과, 인접하는 제2 시트 패턴(NS2) 사이의 공간을 전체적으로 채우지 않을 수도 있다.
제1 상부 도전막(124, 224)은 제1 상부 삽입막(123, 223) 상에 배치될 수 있다. 제1 상부 도전막(124, 224)은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)에 걸쳐서 배치될 수 있다. 예를 들어, 제1_1 상부 도전막(124)는 제1_1 상부 삽입막(123)과 직접 접촉하고, 제1_2 상부 도전막(224)는 제1_2 상부 삽입막(223)과 직접 접촉할 수 있다.
제1 상부 도전막(124, 224)은 예를 들어, 일함수를 조절하는 n형의 일함수막일 수 있다. 제1 상부 도전막(124, 224)은 예를 들어, 알루미늄을 포함할 수 있다. 제1 상부 도전막(124, 224)은 예를 들어, TiAl, TiAlN, TiAlC, TiAlCN, TaAl, TaAlC, TaAlN, TaAlCN 중 하나를 포함할 수 있다. 제1_1 상부 도전막(124) 및 제1_2 상부 도전막(224)은 동일 레벨에서 형성될 수 있다.
제1 필링 도전막(125, 225)은 제1 상부 도전막(124, 224) 상에 배치될 수 있다. 제1 필링 도전막(125, 225)은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)에 걸쳐서 배치될 수 있다. 제1_1 필링 도전막(125)는 제1 활성 패턴(AP1) 상에 배치될 수 있다. 제1_2 필링 도전막(225)은 제2 활성 패턴(AP2) 상에 배치될 수 있다.
제1 필링 도전막(125, 225)은 예를 들어, 텅스텐(W), 알루미늄(Al), 코발트(Co), 구리(Cu), 루테늄(Ru), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 티타늄(Ti), 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다. 제1_1 필링 도전막(125) 및 제1_2 필링 도전막(225)은 동일 레벨에서 형성될 수 있다.
도시된 것과 달리, 제1 상부 도전막(124, 224)이 두껍게 형성될 경우, 제1 활성 패턴(AP1)과 제3 방향(D3)으로 중첩되는 부분에 제1_1 필링 도전막(125)이 배치되지 않을 수도 있음은 물론이다.
제1 에피택셜 패턴(150)은 제1 하부 패턴(BP1) 상에 배치될 수 있다. 제1 에피택셜 패턴(150)은 제1 p형 게이트 구조체(120)의 적어도 일측에 배치될 수 있다. 제1 에피택셜 패턴(150)은 제1 시트 패턴(NS1)과 연결될 수 있다.
제2 에피택셜 패턴(250)은 제2 하부 패턴(BP2) 상에 배치될 수 있다. 제2 에피택셜 패턴(250)은 제1 n형 게이트 구조체(220)의 적어도 일측에 배치될 수 있다. 제2 에피택셜 패턴(250)은 제2 시트 패턴(NS2)과 연결될 수 있다.
제1 에피택셜 패턴(150)은 제1 시트 패턴(NS1)을 채널 영역으로 사용하는 제1 p형 트랜지스터(10p)의 소오스/드레인에 포함될 수 있다. 제2 에피택셜 패턴(250)은 제2 시트 패턴(NS2)을 채널 영역으로 사용하는 제1 n형 트랜지스터(10n)의 소오스/드레인에 포함될 수 있다.
도 2b에서, 제1 에피택셜 패턴(150) 상에, 제1 소오스/드레인 컨택(180)이 배치될 수 있다. 제1 소오스/드레인 컨택(180)은 제1 컨택 배리어막(181)과, 제1 컨택 필링막(182)을 포함할 수 있다. 또한, 제1 소오스/드레인 컨택(180)과 제1 에피택셜 패턴(150) 사이에, 제1 금속 실리사이드막(185)이 더 배치될 수 있다.
도 3b에서, 제2 에피택셜 패턴(250) 상에, 제2 소오스/드레인 컨택(280)이 배치될 수 있다. 제2 소오스/드레인 컨택(280)은 제2 컨택 배리어막(281)과, 제2 컨택 필링막(282)을 포함할 수 있다. 또한, 제2 소오스/드레인 컨택(280)과 제2 에피택셜 패턴(250) 사이에, 제2 금속 실리사이드막(185)이 더 배치될 수 있다.
제1 소오스/드레인 컨택(180)의 일부는 제1 에피택셜 패턴(150) 내로 삽입될 수 있다. 제2 소오스/드레인 컨택(280)은 제2 에피택셜 패턴(250) 내로 삽입될 수 있다. 제1 소오스/드레인 컨택(180)의 바닥면은 제1 시트 패턴(NS1) 중 최하부에 배치되는 시트 패턴의 상면과 최상부에 배치되는 시트 패턴의 하면 사이에 위치할 수 있다. 제2 소오스/드레인 컨택(280)의 바닥면은 제2 시트 패턴(NS2) 중 최하부에 배치되는 시트 패턴의 상면과 최상부에 배치되는 시트 패턴의 하면 사이에 위치할 수 있다.
각각의 제1 컨택 배리어막(181) 및 제2 컨택 배리어막(281)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir), 로듐(Rh) 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 2차원 물질은 금속성 물질 및/또는 반도체 물질일 수 있다. 2차원 물질(2D material)은 2차원 동소체(allotrope) 또는 2차원 화합물(compound)를 포함할 수 있고, 예를 들어, 그래핀(graphene), 몰리브덴 이황화물(MoS2), 몰리브덴 디셀레나이드(MoSe2), 텅스텐 디셀레나이드(WSe2), 텅스텐 이황화물(WS2), 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 즉, 상술한 2차원 물질은 예시적으로 열거되었을 뿐이므로, 본 발명의 반도체 장치에 포함될 수 있는 2차원 물질은 상술한 물질에 의해 제한되지 않는다. 각각의 제1 컨택 필링막(182) 및 제2 컨택 필링막(282)은 예를 들어, 알루미늄(Al), 텅스텐(W), 코발트(Co), 루테늄(Ru), 은(Ag), 금(Au), 망간(Mn) 및 몰리브데넘(Mo) 중 적어도 하나를 포함할 수 있다.
제1 금속 실리사이드막(185) 및 제2 금속 실리사이드막(285)은 각각 금속 실리사이드를 포함할 수 있다.
도 2b 및 도 3b에서 도시된 것과 달리, 제1 소오스/드레인 컨택(180) 및 제2 소오스/드레인 컨택(280)은 각각 제1 컨택 배리어막(181) 및 제2 컨택 배리어막(281)을 포함하지 않을 수 있다.
도 2b 및 도 3b에서 도시된 것과 달리, 제1 소오스/드레인 컨택(180) 및 제2 소오스/드레인 컨택(280)는 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250) 내로 삽입되지 않을 수 있다.
제1 게이트 스페이서(140)는 제1 게이트 구조체(50)의 측벽 상에 배치될 수 있다. 즉, 제1 게이트 스페이서(140)는 제1 p형 게이트 구조체(120)의 측벽 및 제1 n형 게이트 구조체(220)의 측벽 상에 배치될 수 있다.
도 3a 및 도 3b에서, 제2 하부 패턴(BP2) 상에 배치된 제1 게이트 스페이서(140)는 제1 외측 스페이서(141)와, 제1 내측 스페이서(142)를 포함할 수 있다. 제1 내측 스페이서(142)는 제3 방향(D3)으로 인접하는 제2 시트 패턴(NS2) 사이에 배치될 수 있다. 도 2a 및 도 2b에서, 제1 하부 패턴(BP1) 상에 배치된 제1 게이트 스페이서(140)는 제1 내측 스페이서(142)를 포함하지 않고, 제1 외측 스페이서(141)만을 포함할 수 있다.
도시된 것과 달리, 일 예로, 제1 하부 패턴(BP1) 상에 배치된 제1 게이트 스페이서(140) 및 제2 하부 패턴(BP2) 상에 배치된 제1 게이트 스페이서(140)는 모두 제1 외측 스페이서(141)와, 제1 내측 스페이서(142)를 포함할 수 있다. 도시된 것과 달리, 다른 예로, 제1 하부 패턴(BP1) 상에 배치된 제1 게이트 스페이서(140) 및 제2 하부 패턴(BP2) 상에 배치된 제1 게이트 스페이서(140)는 모두 제1 내측 스페이서(142)를 포함하지 않고, 제1 외측 스페이서(141)만을 포함할 수 있다.
제1 외측 스페이서(141)와, 제1 내측 스페이서(142)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 캡핑 패턴(145)은 제1 게이트 구조체(50) 및 제1 게이트 스페이서(140) 상에 배치될 수 있다. 제1 게이트 캡핑 패턴(145)의 상면은 층간 절연막(190)의 상면과 동일 평면에 놓일 수 있다.
도시된 것과 달리, 제1 게이트 캡핑 패턴(145)는 제1 게이트 스페이서(140) 사이에 배치될 수 있다.
제1 게이트 캡핑 패턴(145)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
한 쌍의 제1 게이트 절단 구조체(GCS1)는 기판 (100) 상에 배치될 수 있다. 제1 게이트 절단 구조체(GCS1)는 제1 필드 절연막(105) 상에 배치될 수 있다.
제1 게이트 절단 구조체(GCS1)는 제1 방향(D1)으로 이격되어 배치될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 제1 방향(D1)으로 인접하는 제1 게이트 절단 구조체(GCS1) 사이에 배치될 수 있다. 예를 들어, 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 제1 방향(D1)으로 인접하는 제1 게이트 절단 구조체(GCS1) 사이에 배치될 수 있다.
제1 게이트 구조체(50)는 제1 방향(D1)으로 인접한 제1 게이트 절단 구조체(GCS1) 사이에 배치될 수 있다. 제1 게이트 절단 구조체(GCS1)는 제1 방향(D1)으로 인접하는 게이트 구조체를 분리할 수 있다. 제1 게이트 구조체(50)의 단측벽은 제1 게이트 절단 구조체(GCS1)의 측벽과 마주볼 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 절연막(130, 230)은 제1 게이트 절단 구조체(GCS1)의 측벽을 따라 연장되지 않는다.
일 예로, 제1 게이트 절단 구조체(GCS1)는 스탠다드 셀의 경계를 따라 배치될 수 있다. 예를 들어, 제1 게이트 절단 구조체(GCS1)는 스탠다드 셀 분리 구조체일 수 있다. 다른 예로, 제1 게이트 절단 구조체(GCS1)는 SRAM 영역 내에 배치되고 게이트 분리 구조체일 수 있다.
제1 게이트 절단 구조체(GCS1)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC), 알루미늄 산화물(AlO) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 절단 구조체(GCS1)는 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니다.
제1 게이트 절단 구조체(GCS1)의 상면은 제1 게이트 캡핑 패턴(145)의 상면과 동일 평면에 놓이는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제1 게이트 절단 구조체(GCS1)의 바닥면은 제1 게이트 절연막(130, 230)과 제1 필드 절연막(105) 사이의 경계보다 기판(100)에 인접하는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
층간 절연막(190)은 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250) 상에 배치될 수 있다. 층간 절연막(190)은 각각 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도시되지 않았지만, 제1 게이트 절단 구조체(GCS1)를 따라 제2 방향(D2)으로 연장되는 배선 라인이 제1 게이트 절단 구조체(GCS1) 상에 배치될 수 있다.
도 5는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 6 내지 도 8은 각각 도 5의 P 부분을 확대한 도면들이다. 설명의 편의상, 도 1 내지 도 4b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 5 내지 도 8을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 구조체(50)는 제1 게이트 절연막(130, 230)과 제1 하부 도전막(122) 사이에 배치된 제1 하부 삽입막(121)을 더 포함할 수 있다.
제1 하부 삽입막(121)은 제1 활성 패턴(AP1) 상에 배치될 수 있다. 제1 하부 삽입막(121)은 제1_1 게이트 절연막(130) 상에 형성될 수 있다. 제1 하부 삽입막(121)은 제1 활성 패턴(AP1) 상의 제1 게이트 절연막(130, 230) 상에 배치될 수 있다. 예를 들어, 제1 하부 삽입막(121)은 제1_1 게이트 절연막(130)과 직접 접촉할 수 있다. 제1 p형 게이트 구조체(120)는 제1 활성 패턴(AP1) 상에 순차적으로 적층된 제1_1 게이트 절연막(130)과, 제1 하부 삽입막(121)과, 제1 하부 도전막(122)과, 제1_1 상부 삽입막(123)과, 제1_1 상부 도전막(124)와, 제1_1 필링 도전막(125)을 포함할 수 있다.
제1 하부 삽입막(121)은 각각의 제1 시트 패턴(NS1)을 감쌀 수 있다. 제1 하부 삽입막(121)은 각각의 제1 시트 패턴(NS1)의 둘레를 따라 배치될 수 있다.
제1 하부 삽입막(121)은 제2 활성 패턴(AP2) 상에 형성되지 않는다. 제1 하부 삽입막(121)은 제2 활성 패턴(AP2)까지 연장되지 않는다. 제1 하부 삽입막(121)은 제2 활성 패턴(AP2) 상의 제1 게이트 절연막(130, 230) 상에 배치되지 않는다. 제1 하부 삽입막(121)은 각각의 제2 시트 패턴(NS2)을 감싸지 않는다. 제1 하부 삽입막(121)은 각각의 제2 시트 패턴(NS2)의 둘레를 따라 형성되지 않는다.
제1 하부 삽입막(121)은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이의 제1 필드 절연막의 상면(105US) 상에 위치한 제1 하부 삽입막의 일단(121EP)을 포함할 수 있다.
도 6에서, 제1 하부 삽입막의 일단(121EP)과 제1 하부 도전막의 일단(122EP)은 제1 필드 절연막의 상면(105US) 상에서 정렬될 수 있다. 다르게 설명하면, 제1 하부 도전막(122)은 제1 하부 삽입막의 일단(121EP)을 덮지 않는다.
도 7에서, 제1 하부 삽입막의 일단(121EP)은 제1 하부 도전막의 일단(122EP)보다 제2 활성 패턴(AP2)에 인접할 수 있다. 다르게 설명하면, 제1 하부 삽입막의 일단(121EP)과 제1 하부 도전막의 일단(122EP)은 제1 필드 절연막의 상면(105US) 상에서 정렬되지 않는다. 또한, 제1 하부 도전막(122)은 제1 하부 삽입막의 일단(121EP)을 덮지 않는다.
도 8에서, 제1 하부 도전막의 일단(122EP)은 제1 하부 삽입막의 일단(121EP)보다 제2 활성 패턴(AP2)에 인접할 수 있다. 다르게 설명하면, 제1 하부 삽입막의 일단(121EP)과 제1 하부 도전막의 일단(122EP)은 제1 필드 절연막의 상면(105US) 상에서 정렬되지 않는다. 또한, 제1 하부 도전막(122)은 제1 하부 삽입막의 일단(121EP)을 덮는다.
제1 하부 삽입막(121)은 제1_1 게이트 절연막(130) 내의 절연체의 다이폴(dipole)을 조절할 수 있다. 이를 통해, 제1 하부 삽입막(121)은 일함수를 조절할 수 있다.
제1 하부 삽입막(121)은 예를 들어, 전기 음성도가 1.5 이상인 금속의 질화물 또는 산화물을 포함할 수 있다. 예를 들어, 제1 하부 삽입막(121)은 몰리브덴 산화물(MnO), 몰리브덴 질화물(MnN), 나이오븀 산화물(NbO), 나이오븀 질화물(NbN), 니켈 산화물(NiO), 주석 산화물(SnO) 및 티타늄 산화물(TiO) 중 적어도 하나를 포함할 수 있다.
도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 9를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 도전막(122, 222)은 제1 시트 패턴(NS1)을 감싸는 제1_1 하부 도전막(122)과, 제2 시트 패턴(NS2)를 감싸는 1_2 하부 도전막(222)을 포함할 수 있다.
제1 n형 게이트 구조체(220)는 제1_2 게이트 절연막(230)과 제1_2 상부 삽입막(223) 사이에 배치된 1_2 하부 도전막(222)을 포함할 수 있다. 제1_2 하부 도전막(222) 상에 제1_2 상부 삽입막(223)이 형성되므로, 제1_2 상부 삽입막(223)은 제1_2 게이트 절연막(230)과 접촉하지 않는다.
예를 들어, 제1_1 하부 도전막(122)의 두께(t21)은 제1_2 하부 도전막(222)의 두께(t22)보다 크다.
제1 p형 게이트 구조체(120)와 제1 n형 게이트 구조체(220) 사이의 경계면은 제1 하부 도전막(122, 222)의 두께가 변하는 지점일 수 있다. 제1 하부 도전막(122, 222)의 두께가 변하는 지점에서, 제1 하부 도전막(122, 222)은 제1 계단(도 4a의 STR1)을 정의할 수 있다.
도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 10 내지 도 12를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 방향(D1)으로 인접하는 제1 게이트 절단 구조체(GCS1) 사이의 제2 게이트 절단 구조체(GCS2)를 더 포함할 수 있다.
제2 게이트 절단 구조체(GCS2)는 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이의 제1 필드 절연막(105) 상에 배치될 수 있다.
제2 게이트 절단 구조체(GCS2)에 의해, 제1 게이트 구조체(50)는 제1 p형 게이트 구조체(120)와, 제1 n형 게이트 구조체(220)로 분리될 수 있다. 즉, 제1 p형 게이트 구조체(120)와, 제1 n형 게이트 구조체(220) 사이에, 제2 게이트 절단 구조체(GCS2)가 배치될 수 있다.
제2 게이트 절단 구조체(GCS2)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC), 알루미늄 산화물(AlO) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제2 게이트 절단 구조체(GCS2)는 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니다.
도 10에서, 제2 게이트 절단 구조체(GCS2)는 도 4a에서 설명한 제1 하부 도전막의 일단(122EP)과 중첩되는 위치에 배치될 수 있다. 이를 통해, 제1 p형 게이트 구조체(120)는 제1 하부 도전막(122)에 의해 형성된 제1 계단(도 4a의 STR1)을 포함하지 않는다.
도 11에서, 제2 게이트 절단 구조체(GCS2)는 제1 하부 도전막(122)이 배치되지 않은 제1 필드 절연막(105) 상에 배치될 수 있다. 이를 통해, 제1 p형 게이트 구조체(120)는 제1 하부 도전막(122)에 의해 형성된 제1 계단(STR1)을 포함한다.
도 12에서, 제2 게이트 절단 구조체(GCS2)는 도 4a에서 설명한 제1 필드 절연막의 상면(105US) 상의 제1 하부 도전막(122)을 2 부분으로 분리할 수 있다. 이를 통해, 제1 n형 게이트 구조체(220)는 제2 게이트 절단 구조체(GCS2)에 접촉하는 하부 도전막 패턴(122R)을 포함할 수 있다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 13을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 절연막(130, 230)과, 제1 상부 삽입막(123, 223)과, 제1 상부 도전막(124, 224)은 제1 게이트 절단 구조체(GCS1)의 측벽을 따라 연장될 수 있다.
또한, 제1 하부 도전막(122)도 제1 게이트 절단 구조체(GCS1)의 측벽을 따라 연장될 수 있다.
도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 14를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 구조체(50)는 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 상에 순차적으로 적층된 제1 게이트 절연막(130, 230)과, 제1 공통 삽입막(126, 226)과, 제1 하부 도전막(122, 222)과, 제1 상부 도전막(124, 224)과, 제1 필링 도전막(125, 225)를 포함할 수 있다.
제1 p형 게이트 구조체(120)는 제1 활성 패턴(AP1) 상에 순차적으로 적층된 제1_1 게이트 절연막(130)과, 제1_1 공통 삽입막(126)과, 제1_1 하부 도전막(122)과, 제1_1 상부 도전막(124)과, 제1_1 필링 도전막(125)를 포함할 수 있다.
제1 n형 게이트 구조체(220)는 제2 활성 패턴(AP2) 상에 순차적으로 적층된 제1_2 게이트 절연막(230)과, 제1_2 공통 삽입막(226)과, 제1_2 하부 도전막(222)과, 제1_2 상부 도전막(224)과, 제1_2 필링 도전막(225)를 포함할 수 있다.
제1 공통 삽입막(126, 226)은 제1 게이트 절연막(130, 230)과 직접 접촉할 수 있다. 제1 공통 삽입막(126, 226)은 제1 게이트 절연막(130, 230) 내의 절연체의 다이폴을 조절하여, 일함수를 조절할 수 있다.
제1 공통 삽입막(126, 226)은 예를 들어, TiAlN을 포함할 수 있다. 예를 들어, 제1_1 공통 삽입막(126)의 두께(t31)는 제1_2 공통 삽입막(226)의 두께(t32)보다 크다. 제1 p형 게이트 구조체(120)와 제1 n형 게이트 구조체(220) 사이의 경계면은 제1 공통 삽입막(126, 226)의 두께가 변하는 지점일 수 있다.
제1_1 하부 도전막(122) 및 제1_2 하부 도전막(222)은 동일 레벨에서 형성될 수 있다. 예를 들어, 제1_1 하부 도전막(122)의 두께는 제1_2 하부 도전막(222)의 두께와 동일할 수 있다.
도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 15를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 기판(100)으로부터 돌출된 핀형 패턴일 수 있다.
제1 활성 패턴(AP1)의 일부 및 제2 활성 패턴(AP2)의 일부는 제1 필드 절연막의 상면(105US)보다 위로 돌출될 수 있다.
제1 게이트 구조체(50)는 제1 필드 절연막의 상면(105US)보다 위로 돌출된 제1 활성 패턴(AP1)의 일부 및 제2 활성 패턴(AP2)의 일부를 덮을 수 있다.
예를 들어, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이에, 핀 트렌치(FT)보다 깊은 딥 트렌치(DT)가 배치될 수 있다.
도시된 것과 달리, 일 예로, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이에, 깊은 트렌치(DT)가 형성되지 않을 수 있다. 다른 예로, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이에, 제1 필드 절연막(105)에 의해 상면이 덮이는 더미 핀 패턴이 배치될 수도 있다.
도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 17은 도 16의 D - D를 따라 절단한 단면도이다.
도 16의 제1 영역(I)에 도시된 제1 활성 패턴(AP1), 제2 활성 패턴(AP2) 및 제1 게이트 구조체(50)는 도 1 내지 도 13을 이용하여 설명한 것과 실질적으로 동일할 수 있다. 또한, 도 16의 C - C를 따라 절단한 단면도는 도 4a 내지 도 13 중 하나와 실질적으로 동일할 수 있다. 따라서, 이하의 설명은 도 16의 제2 영역(II) 및 도 17을 중심으로 설명한다.
도 16 및 도 17을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 영역(I)에 배치된 제1 활성 패턴(AP1), 제2 활성 패턴(AP2) 및 제1 게이트 구조체(50)와, 제2 영역(II)에 배치된 제3 활성 패턴(AP3), 제4 활성 패턴(AP4) 및 제2 게이트 구조체(60)를 포함할 수 있다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 일 예로, 제1 영역(I) 및 제2 영역(II)은 로직 영역일 수 있다. 다른 예로, 제1 영역(I) 및 제2 영역(II)은 SRAM 영역일 수 있다. 또 다른 예로, 제1 영역(I) 및 제2 영역(II) 중 하나는 로직 영역이고, 다른 하나는 SRAM 영역일 수 있다.
제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4)은 기판(100) 상에 배치될 수 있다. 제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4)은 각각 제5 방향(D5)으로 길게 연장될 수 있다. 제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4)은 제4 방향(D4)으로 서로 간에 인접할 수 있다. 제3 활성 패턴(AP3)은 PMOS가 형성되는 영역일 수 있고, 제4 활성 패턴(AP4)은 NMOS가 형성되는 영역일 수 있다.
제3 활성 패턴(AP3)은 제3 하부 패턴(BP3)과, 복수의 제3 시트 패턴(NS3)을 포함할 수 있다. 제4 활성 패턴(AP4)은 제4 하부 패턴(BP4)과, 복수의 제4 시트 패턴(NS4)을 포함할 수 있다. 제3 하부 패턴(BP3)은 제4 하부 패턴(BP4)과 제4 방향(D4)으로 이격될 수 있다. 제3 하부 패턴(BP3) 및 제4 하부 패턴(BP4)은 제5 방향(D5)으로 연장되는 핀 트렌치(FT)에 의해 분리될 수 있다.
복수의 제3 시트 패턴(NS3)은 제3 하부 패턴(BP3) 상에 배치될 수 있다. 복수의 제3 시트 패턴(NS3)은 제3 하부 패턴(BP3)과 제3 방향(D3)으로 이격될 수 있다. 복수의 제4 시트 패턴(NS4)은 제4 하부 패턴(BP4) 상에 배치될 수 있다. 복수의 제4 시트 패턴(NS4)는 제4 하부 패턴(BP4)과 제3 방향(D3)으로 이격될 수 있다.
제2 필드 절연막(106)은 기판(100) 상에 형성될 수 있다. 제2 필드 절연막(106)은 제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4) 사이의 기판(100) 상에 배치될 수 있다. 제2 필드 절연막(106)은 제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4)와 직접 접촉할 수 있다. 제2 필드 절연막(106)는 제3 하부 패턴(BP3) 및 제4 하부 패턴(BP4) 사이에 배치될 수 있다. 제2 필드 절연막(106)은 제3 하부 패턴(BP3) 및 제4 하부 패턴(BP4)과 직접 접촉할 수 있다. 제2 필드 절연막(106)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.
제2 게이트 구조체(60)는 기판(100) 상에 형성될 수 있다. 제2 게이트 구조체(60)는 제2 필드 절연막(106) 상에 배치될 수 있다. 제2 게이트 구조체(60)는 제3 활성 패턴(AP3), 제4 활성 패턴(AP4) 및 제2 필드 절연막(106)과 교차할 수 있다. 제2 게이트 구조체(60)는 제4 방향(D4)으로 길게 연장될 수 있다.
제2 게이트 구조체(60)는 제3 하부 패턴(BP3) 및 제4 하부 패턴(BP4)와 교차할 수 있다. 제2 게이트 구조체(60)는 각각의 제3 시트 패턴(NS3) 및 각각의 제4 시트 패턴(NS4)을 감쌀 수 있다.
제2 게이트 구조체(60)는 제2 p형 게이트 구조체(320)와, 제2 n형 게이트 구조체(420)를 포함할 수 있다. 제
제2 p형 게이트 구조체(320)는 제3 활성 패턴(AP3) 상에 형성될 수 있다. 제2 p형 게이트 구조체(320)는 제3 활성 패턴(AP3)과 교차할 수 있다. 제2 p형 게이트 구조체(320)는 제3 하부 패턴(BP3)과 교차할 수 있다. 제2 p형 게이트 구조체(320)는 각각의 제3 시트 패턴(NS3)을 감쌀 수 있다.
제2 n형 게이트 구조체(420)는 제4 활성 패턴(AP4) 상에 형성될 수 있다. 제2 n형 게이트 구조체(420)는 제4 활성 패턴(AP4)과 교차할 수 있다. 제2 n형 게이트 구조체(420)는 제4 하부 패턴(BP4)과 교차할 수 있다. 제2 n형 게이트 구조체(420)는 각각의 제4 시트 패턴(NS4)을 감쌀 수 있다.
제2 p형 트랜지스터(20p)는 제2 p형 게이트 구조체(320)와 제3 활성 패턴(AP3)이 교차하는 영역에 정의되고, 제2 n형 트랜지스터(20n)는 제2 n형 게이트 구조체(420)와 제4 활성 패턴(AP4)이 교차하는 영역에 정의될 수 있다.
제2 게이트 구조체(60)는 제2 게이트 절연막(330, 430)과, 제2 하부 도전막(322)과, 제2 상부 삽입막(323, 423)과, 제2 상부 도전막(324, 424)과, 제2 필링 도전막(325, 425)을 포함할 수 있다.
예를 들어, 제2 p형 게이트 구조체(320)는 제2_1 게이트 절연막(330)과, 제2 하부 도전막(322)과, 제2_1 상부 삽입막(323)과, 제2_1 상부 도전막(324)과, 제2_1 필링 도전막(325)을 포함할 수 있다. 제2 n형 게이트 구조체(420)는 제2_2 게이트 절연막(430)과, 제2_2 상부 삽입막(423)과, 제2_2 상부 도전막(424)과, 제2_2 필링 도전막(425)을 포함할 수 있다.
제2 p형 게이트 구조체(320) 및 제2 n형 게이트 구조체(420)은 도 1 내지 도 4b를 이용하여 설명한 제1 p형 게이트 구조체(120) 및 제1 n형 게이트 구조체(220)에 관한 설명과 실질적으로 동일할 수 있으므로, 중복되는 부분은 생략한다.
제2 하부 도전막(322)은 제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4) 사이의 제2 필드 절연막의 상면(106US) 상에 위치한 제2 하부 도전막의 일단(322EP)을 포함할 수 있다. 제2 하부 도전막(322)은 제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4) 사이의 제2 필드 절연막의 상면(106US) 상에 제2 계단(STR2)을 정의할 수 있다. 제2 계단(STR2)은 제2 하부 도전막의 일단(322EP)에 의해 만들어지는 계단 형상일 수 있다.
제2 하부 도전막(322)에 의해 정의된 제2 계단(STR2)은 제2 p형 게이트 구조체(320)와 제2 n형 게이트 구조체(420) 사이의 경계면에 위치할 수 있다.
제2 상부 삽입막(323, 423)은 제2 하부 도전막(322) 상에 배치될 수 있다. 예를 들어, 제2 상부 삽입막(323, 423)은 제2 하부 도전막(322)과 직접 접촉할 수 있다. 제2 상부 삽입막(323, 423)은 제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4)에 걸쳐서 배치될 수 있다.
일 예로, 제2_1 상부 삽입막(323)의 두께(t13)는 제2_2 상부 삽입막(423)의 두께(t14)와 동일할 수 있다. 다른 예로, 제2_1 상부 삽입막(323)의 두께(t13)는 제2_2 상부 삽입막(423)의 두께(t14)와 다를 수 있다.
도 4a 및 도 17에서, 제2_2 상부 삽입막(423)의 두께(t14)는 제1_2 상부 삽입막(223)의 두께(t12)와 다르다.
제2 게이트 캡핑 패턴(345)은 제2 게이트 구조체(60) 상에 배치될 수 있다.
도시된 것과 달리, 도 16의 D - D를 따라 절단한 단면도는 도 5 내지 도 13 중 하나와 실질적으로 동일할 수 있다. 또는, 제1 내지 제4 활성 패턴(AP1, AP2, AP3, AP4)는 도 15에서 도시된 것과 같이 핀형 패턴일 수 있다.
도 18은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 19는 도 18의 E - E를 따라 절단한 단면도이다. 도 20 및 도 21은 도 18의 F - F를 따라 절단한 단면도이다.
도 18 내지 도 21을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제3 영역(III)에 배치된 제5 활성 패턴(AP5) 및 제3 게이트 구조체(520)와, 제4 영역(IV)에 배치된 제6 활성 패턴(AP6) 및 제4 게이트 구조체(620)을 포함할 수 있다.
기판(100)은 제3 영역(III) 및 제4 영역(IV)을 포함할 수 있다. 예를 들어, 제3 영역(III)은 로직 영역 또는 SRAM 영역일 수 있다. 제4 영역(IV)은 I/O 영역일 수 있다.
제5 활성 패턴(AP5)은 기판(100) 상에 배치될 수 있다. 제5 활성 패턴(AP5)는 제7 방향(D7)으로 연장될 수 있다. 제5 활성 패턴(AP5)는 제5 하부 패턴(BP5)과, 제5 하부 패턴(BP5)와 제3 방향(D3)으로 이격된 제5 시트 패턴(NS5)을 포함할 수 있다. 제5 활성 패턴(AP5)에 관한 설명은 도 1 내지 도 13의 제1 및 제2 활성 패턴(AP1, AP2)에 관한 설명과 실질적으로 동일할 수 있다.
제3 게이트 구조체(520)는 제5 활성 패턴(AP5)과 교차할 수 있다. 제3 게이트 구조체(520)는 제6 방향(D6)으로 연장될 수 있다. 제3 게이트 구조체(520)는 제5 활성 패턴(AP5) 상에 순차적으로 적층된 제3 게이트 절연막(530)과, 제3 상부 삽입막(523)과, 제3 상부 도전막(524)와, 제3 상부 필링막(525)를 포함할 수 있다. 제3 게이트 절연막(530)은 제3 계면막(531)과, 제3 고유전율 절연막(532)를 포함할 수 있다. 제3 계면막(531)은 예를 들어, 실리콘 산화막을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제6 활성 패턴(AP6)은 기판(100) 상에 배치될 수 있다. 제6 활성 패턴(AP6)는 제9 방향(D9)으로 연장될 수 있다. 제6 활성 패턴(AP6)은 도 15를 이용하여 설명한 핀형 패턴일 수 있다.
도 20에서, 제6 활성 패턴(AP6)은 하나의 반도체 막질로 형성된 핀형 패턴일 수 있다. 도 21에서, 제6 활성 패턴(AP6)은 제6 하부 패턴(BP6) 및 반도체 적층 패턴(SCP)를 포함할 수 있다. 반도체 적층 패턴(SCP)은 교대로 적층된 제1 반도체 패턴(SSP1)과, 제2 반도체 패턴(SSP2)을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(SSP1)은 제5 시트 패턴(NS5)을 형성하는 과정에서 제거되는 희생 반도체 패턴과 동일한 반도체 물질일 수 있다. 제2 반도체 패턴(SSP2)은 제5 시트 패턴(NS5)과 동일한 물질을 포함할 수 있다.
제4 게이트 구조체(520)는 제6 활성 패턴(AP6)과 교차할 수 있다. 제4 게이트 구조체(620)는 제8 방향(D8)으로 연장될 수 있다. 제4 게이트 구조체(620)는 제6 활성 패턴(AP6) 상에 순차적으로 적층된 제4 게이트 절연막(630)과, 제4 상부 삽입막(623)과, 제4 상부 도전막(624)와, 제4 상부 필링막(625)을 포함할 수 있다. 제4 게이트 절연막(630)은 제4 계면막(631)과, 제4 고유전율 절연막(632)를 포함할 수 있다. 제4 계면막(631)은 예를 들어, 실리콘 산화막을 포함할 수 있지만, 이에 제한되는 것은 아니다. 예를 들어, 제4 계면막(631)의 두께(t42)는 제3 계면막(531)의 두께(t41)보다 크다.
제3 게이트 구조체(520) 및 제4 게이트 구조체(620)에 관한 설명은 도 3 내지 도 4b의 제1 n형 게이트 구조체(220)에 관한 설명과 실질적으로 동일할 수 있으므로, 생략한다.
도시된 것과 달리, 제3 게이트 구조체(520) 및 제4 게이트 구조체(620)는 도 2 내지 도 5에서 설명한 제1 하부 도전막(122) 및 또는 제1 하부 삽입막(121)을 더 포함할 수 있다.
도시된 것과 달리, 제4 게이트 구조체(620)는 알루미늄 질화물막을 포함하는 제4 상부 삽입막(623)을 포함하지 않을 수도 있다.
제2 게이트 스페이서(540)는 제3 게이트 구조체(520)의 측벽 상에 배치될 수 있다. 예를 들어, 제2 게이트 스페이서(540)는 제2 외측 스페이서(541) 및 제2 내측 스페이서(542)를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제3 게이트 스페이서(640)는 제4 게이트 구조체(620)의 측벽 상에 배치될 수 있다.
제3 게이트 캡핑 패턴(545)는 제3 게이트 구조체(520) 및 제3 게이트 스페이서(540) 상에 배치될 수 있다. 제4 게이트 캡핑 패턴(645)는 제4 게이트 구조체(620) 및 제4 게이트 스페이서(640) 상에 배치될 수 있다.
제3 에피택셜 패턴(550)은 제5 하부 패턴(BP5) 상에 배치될 수 있다. 제3 에피택셜 패턴(550)은 제3 게이트 구조체(520)의 적어도 일측에 배치될 수 있다. 제4 에피택셜 패턴(650)은 제6 활성 패턴(AP6) 상에 배치될 수 있다. 제4 에피택셜 패턴(650)은 제4 게이트 구조체(620)의 적어도 일측에 배치될 수 있다.
도 22 내지 도 24는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
참고적으로, 도 22 내지 도 24는 도 1의 C - C 방향을 따라 절단한 중간단계 단면도들이다.
도 22를 참고하면, 기판(100) 상에 서로 간에 이격된 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 형성될 수 있다.
제1 활성 패턴(AP1)은 제1 하부 패턴(BP1)과, 제1 시트 패턴(NS1)을 포함할 수 있다. 제2 활성 패턴(AP2)은 제2 하부 패턴(BP2)과, 제2 시트 패턴(NS2)을 포함할 수 있다.
제1 필드 절연막(105)은 제1 하부 패턴(BP1)의 측벽 및 제2 하부 패턴(BP2)의 측벽의 적어도 일부를 덮을 수 있다.
프리(pre) 게이트 절연막(130p)은 제1 필드 절연막의 상면(105US)과, 제1 하부 패턴(BP1)의 상면과, 제2 하부 패턴(BP2)의 상면을 따라 연장될 수 있다. 프리 게이트 절연막(130p)은 제1 시트 패턴(NS1)의 둘레 및 제2 시트 패턴(NS2)의 둘레를 따라 형성될 수 있다.
프리 게이트 절연막(130p)은 도 4a의 제1 게이트 절연막(130, 230)에 대응될 수 있다.
도 23을 참고하면, 제1 활성 패턴(AP1) 상에 프리 하부 삽입막(121p) 및 프리 하부 도전막(122p)이 형성될 수 있다. 프리 하부 삽입막(121p) 및 프리 하부 도전막(122p)은 프리 게이트 절연막(130p) 상에 형성될 수 있다.
프리 하부 삽입막(121p) 및 프리 하부 도전막(122p)은 제2 활성 패턴(AP2) 상에는 형성되지 않을 수 있다.
좀 더 구체적으로, 프리 하부 삽입막(121p) 및 프리 하부 도전막(122p)은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 상에 형성될 수 있다. 이어서, 제2 활성 패턴(AP2) 상에 배치된 프리 하부 삽입막(121p) 및 프리 하부 도전막(122p)은 제거될 수 있다.
도시된 것과 달리, 프리 게이트 절연막(130p)와 프리 하부 도전막(122p) 사이에 프리 하부 삽입막(121p)이 형성되지 않을 수 있다.
프리 하부 삽입막(121p)은 도 5의 제1 하부 삽입막(121)에 대응되고, 프리 하부 도전막(122p)은 도 5의 제1 하부 도전막(122)에 대응될 수 있다.
도 24를 참고하면, 프리 하부 도전막(122p)을 형성한 후, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 상에 프리 상부 삽입막(123p) 및 프리 상부 도전막(124p)가 순차적으로 형성될 수 있다.
프리 상부 삽입막(123p)은 도 5의 제1 상부 삽입막(123, 223)에 대응되고, 프리 상부 도전막(124p)은 도 5의 제1 상부 도전막(124, 224)에 대응될 수 있다.
이어서, 프리 상부 도전막(124p) 상에 프리 필링 도전막을 형성한 후, 제1 게이트 절단 구조체(도 5의 GCS1)이 형성될 수 있다. 이를 통해, 제1 게이트 구조체(도 5의 50)이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
BP: 하부 패턴 NS: 시트 패턴
50, 60, 120, 220: 게이트 구조체

Claims (20)

  1. 기판 상에, 서로 간에 인접하여 배치된 제1 활성 패턴 및 제2 활성 패턴;
    상기 제1 활성 패턴 및 상기 제2 활성 패턴 사이의 상기 기판 상에 배치되고, 상기 제1 활성 패턴 및 상기 제2 활성 패턴과 직접 접촉하는 필드 절연막;
    상기 기판 상에, 상기 제1 활성 패턴과 교차하는 제1 게이트 구조체; 및
    상기 기판 상에, 상기 제2 활성 패턴과 교차하는 제2 게이트 구조체를 포함하고,
    상기 제1 게이트 구조체는 상기 제1 활성 패턴 상의 제1 게이트 절연막과, 상기 제1 게이트 절연막 상의 제1 상부 삽입막과, 상기 제1 상부 삽입막 상에 상기 제1 상부 삽입막과 접촉하는 제1 상부 도전막을 포함하고,
    상기 제2 게이트 구조체는 상기 제2 활성 패턴 상의 제2 게이트 절연막과, 상기 제2 게이트 절연막 상의 제2 상부 삽입막과, 상기 제2 상부 삽입막 상에 상기 제2 상부 삽입막과 접촉하는 제2 상부 도전막을 포함하고,
    상기 제1 상부 삽입막 및 상기 제2 상부 삽입막은 각각 알루미늄 질화물막을 포함하고,
    상기 제1 상부 도전막 및 상기 제2 상부 도전막은 각각 알루미늄을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 상부 삽입막은 상기 제1 게이트 절연막과 비접촉하고,
    상기 제2 상부 삽입막은 상기 제2 게이트 절연막과 직접 접촉하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 활성 패턴은 pMOS 영역에 배치되고, 상기 제2 활성 패턴은 nMOS 영역에 배치된 반도체 장치.
  4. 제2 항에 있어서,
    상기 제1 게이트 구조체는 상기 제1 상부 삽입막과 상기 제1 게이트 절연막 사이에 배치된 하부 도전막을 더 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 게이트 구조체는 상기 제1 게이트 절연막 및 상기 제1 상부 삽입막 사이의 하부 삽입막을 더 포함하고,
    상기 하부 삽입막은 전기 음성도가 1.5 이상인 금속의 질화물 또는 산화물을 포함하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 하부 삽입막은 몰리브덴 산화물, 몰리브덴 질화물, 나이오븀 산화물, 나이오븀 질화물, 니켈 산화물, 주석 산화물 및 티타늄 산화물 중 적어도 하나를 포함하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 상부 삽입막 및 상기 제2 상부 삽입막은 직접 접촉하고,
    상기 제1 상부 도전막 및 상기 제2 상부 도전막은 직접 접촉하는 반도체 장치.
  8. 제1 항에 있어서,
    상기 제1 활성 패턴 및 상기 제2 활성 패턴은 각각 상기 기판으로부터 돌출된 하부 패턴과, 상기 하부 패턴과 이격된 시트 패턴을 포함하는 반도체 장치.
  9. 기판 상에, 서로 간에 인접하여 배치된 제1 활성 패턴 및 제2 활성 패턴;
    상기 제1 활성 패턴 및 상기 제2 활성 패턴 사이의 상기 기판 상에 배치되고, 상기 제1 활성 패턴 및 상기 제2 활성 패턴과 직접 접촉하는 필드 절연막; 및
    상기 필드 절연막 상에, 상기 제1 활성 패턴 및 상기 제2 활성 패턴과 교차하는 게이트 구조체를 포함하고,
    상기 게이트 구조체는 상기 제1 활성 패턴 및 상기 제2 활성 패턴 상에 배치된 게이트 절연막과,
    상기 제1 활성 패턴 상의 상기 게이트 절연막 상에 배치되고, 상기 필드 절연막의 상면 상에 계단을 정의하는 하부 도전막과,
    상기 하부 도전막 상에, 상기 제1 활성 패턴 및 상기 제2 활성 패턴에 걸쳐 배치된 알루미늄 질화물막과,
    상기 알루미늄 질화물막 상에, 상기 제1 활성 패턴 및 상기 제2 활성 패턴에 걸쳐 배치되고, 알루미늄을 포함하는 상부 도전막을 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 하부 도전막은 상기 알루미늄 질화물막과 직접 접촉하는 반도체 장치.
  11. 제9항에 있어서,
    상기 알루미늄 질화물막은 상기 제2 활성 패턴 상에서 상기 게이트 절연막과 직접 접촉하는 반도체 장치.
  12. 제9 항에 있어서,
    상기 게이트 구조체는 상기 하부 도전막과 상기 게이트 절연막 사이에 상기 게이트 절연막과 접촉하는 하부 삽입막을 더 포함하고,
    상기 하부 삽입막은 전기 음성도가 1.5 이상인 금속의 질화물 또는 산화물을 포함하는 반도체 장치.
  13. 제12 항에 있어서,
    상기 하부 삽입막의 일단은 상기 필드 절연막의 상면 상에 위치하는 반도체 장치.
  14. 기판 상에, 제1 하부 패턴과, 상기 제1 하부 패턴과 분리된 제1 시트 패턴을 포함하는 제1 활성 패턴;
    상기 기판 상에, 상기 제1 하부 패턴과 인접한 제2 하부 패턴과, 상기 제2 하부 패턴과 분리된 제2 시트 패턴을 포함하는 제2 활성 패턴;
    상기 제1 하부 패턴과 상기 제2 하부 패턴 사이에 배치되고, 상기 제1 하부 패턴 및 상기 제2 하부 패턴과 직접 접촉하는 필드 절연막; 및
    상기 필드 절연막 상에, 상기 제1 시트 패턴 및 상기 제2 시트 패턴을 감싸는 게이트 구조체를 포함하고,
    상기 게이트 구조체는 상기 제1 시트 패턴 및 상기 제2 시트 패턴을 감싸는 게이트 절연막과, 상기 게이트 절연막 상의 하부 도전막과, 상기 하부 도전막 상의 알루미늄 질화물막과, 상기 알루미늄 질화물막 상의 상부 도전막을 포함하고,
    상기 하부 도전막은 상기 제1 시트 패턴을 감싸고, 상기 제2 시트 패턴의 둘레를 따라 비형성되는 반도체 장치.
  15. 제14 항에 있어서,
    상기 알루미늄 질화물막은 상기 제1 하부 패턴과 상기 제1 시트 패턴 사이의 공간에 형성되지 않는 반도체 장치.
  16. 제14 항에 있어서,
    상기 알루미늄 질화물막은 상기 제2 시트 패턴을 감싸는 상기 게이트 절연막과 접촉하는 반도체 장치.
  17. 제14 항에 있어서,
    상기 게이트 절연막과 상기 하부 도전막 사이에 배치되고, 상기 제1 시트 패턴의 둘레를 따라 배치된 하부 삽입막을 더 포함하고,
    상기 하부 삽입막은 상기 제2 시트 패턴의 둘레를 따라 형성되지 않는 반도체 장치.
  18. 제17 항에 있어서,
    상기 하부 삽입막은 몰리브덴 산화물, 몰리브덴 질화물, 나이오븀 산화물, 나이오븀 질화물, 니켈 산화물, 주석 산화물 및 티타늄 산화물 중 적어도 하나를 포함하는 반도체 장치.
  19. 기판의 제1 영역에 배치된 제1 활성 패턴;
    상기 기판의 제2 영역에 배치된 제2 활성 패턴;
    상기 제1 활성 패턴 상에 배치된 제1 게이트 구조체; 및
    상기 제2 활성 패턴 상에 배치된 제2 게이트 구조체를 포함하고,
    상기 제1 게이트 구조체는 상기 제1 활성 패턴 상의 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 상기 제1 게이트 절연막과 접촉하는 제1 알루미늄 질화물막을 포함하고,
    상기 제2 게이트 구조체는 상기 제2 활성 패턴 상의 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 상기 제2 게이트 절연막과 접촉하는 제2 알루미늄 질화물막을 포함하고,
    상기 제1 알루미늄 질화물막의 두께는 상기 제2 알루미늄 질화물막의 두께와 다른 반도체 장치.
  20. 기판 상에, 제1 하부 패턴과, 상기 제1 하부 패턴과 분리된 제1 시트 패턴을 포함하는 제1 활성 패턴;
    상기 기판 상에, 상기 제1 하부 패턴과 인접한 제2 하부 패턴과, 상기 제2 하부 패턴과 분리된 제2 시트 패턴을 포함하는 제2 활성 패턴;
    상기 제1 하부 패턴과 상기 제2 하부 패턴 사이에 배치되고, 상기 제1 하부 패턴 및 상기 제2 하부 패턴과 직접 접촉하는 필드 절연막; 및
    상기 필드 절연막 상에, 상기 제1 시트 패턴 및 상기 제2 시트 패턴을 감싸는 게이트 구조체를 포함하고,
    상기 게이트 구조체는 상기 제1 시트 패턴 및 상기 제2 시트 패턴을 감싸는 게이트 절연막과, 상기 게이트 절연막과 접촉하는 삽입막과, 상기 삽입막 상의 하부 도전막과, 상기 하부 도전막 상의 상부 도전막을 포함하고,
    상기 제1 시트 패턴 상의 상기 삽입막의 두께는 상기 제2 시트 패턴 상의 상기 삽입막의 두께보다 크고,
    상기 삽입막은 티타늄 알루미늄 질화물막을 포함하고,
    상기 상부 도전막은 알루미늄을 포함하는 반도체 장치.
KR1020200105130A 2020-08-21 2020-08-21 반도체 장치 KR20220023426A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020200105130A KR20220023426A (ko) 2020-08-21 2020-08-21 반도체 장치
US17/219,083 US20220059533A1 (en) 2020-08-21 2021-03-31 Semiconductor device
TW110125615A TW202224185A (zh) 2020-08-21 2021-07-13 半導體裝置
CN202110953205.1A CN114078844A (zh) 2020-08-21 2021-08-19 半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200105130A KR20220023426A (ko) 2020-08-21 2020-08-21 반도체 장치

Publications (1)

Publication Number Publication Date
KR20220023426A true KR20220023426A (ko) 2022-03-02

Family

ID=80269837

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200105130A KR20220023426A (ko) 2020-08-21 2020-08-21 반도체 장치

Country Status (4)

Country Link
US (1) US20220059533A1 (ko)
KR (1) KR20220023426A (ko)
CN (1) CN114078844A (ko)
TW (1) TW202224185A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230137562A (ko) * 2022-03-22 2023-10-05 충북대학교 산학협력단 기생채널에 의한 누설전류를 개선하기 위한 나노시트 반도체 소자

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220392998A1 (en) * 2021-06-04 2022-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor gates and methods of forming the same
WO2024056186A1 (en) * 2022-09-16 2024-03-21 Imec Vzw A gate all around device with a work function mismatch between inner and outer gates

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8173499B2 (en) * 2009-06-12 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating a gate stack integration of complementary MOS device
US9711415B2 (en) * 2012-05-11 2017-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Device for high-K and metal gate stacks
CN107958872B (zh) * 2016-10-17 2020-09-08 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US9997519B1 (en) * 2017-05-03 2018-06-12 International Business Machines Corporation Dual channel structures with multiple threshold voltages
KR102293127B1 (ko) * 2017-06-23 2021-08-26 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10692778B2 (en) * 2018-08-01 2020-06-23 International Business Machines Corporation Gate-all-around FETs having uniform threshold voltage
US11289579B2 (en) * 2019-09-29 2022-03-29 Applied Materials, Inc. P-type dipole for p-FET

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230137562A (ko) * 2022-03-22 2023-10-05 충북대학교 산학협력단 기생채널에 의한 누설전류를 개선하기 위한 나노시트 반도체 소자

Also Published As

Publication number Publication date
US20220059533A1 (en) 2022-02-24
CN114078844A (zh) 2022-02-22
TW202224185A (zh) 2022-06-16

Similar Documents

Publication Publication Date Title
US10636886B2 (en) Semiconductor device
KR102549340B1 (ko) 반도체 장치 및 이의 제조 방법
KR20220023426A (ko) 반도체 장치
KR20180103423A (ko) 반도체 장치 및 반도체 장치의 제조 방법
KR102443814B1 (ko) 반도체 장치 및 이의 제조 방법
US20240063259A1 (en) Semiconductor device
KR20220080302A (ko) 반도체 장치
US11990552B2 (en) Semiconductor devices
US11804528B2 (en) Semiconductor device
CN114628383A (zh) 半导体装置
TW202203074A (zh) 包含元件分離結構的半導體裝置
US20230326971A1 (en) Semiconductor device
KR102291538B1 (ko) 반도체 장치
US11942551B2 (en) Semiconductor devices
US20220254881A1 (en) Semiconductor device
US11626501B2 (en) Semiconductor device and method for fabricating the same
KR20220112939A (ko) 반도체 장치
EP4131423A1 (en) Semiconductor device and method of fabricating the same
US20230207654A1 (en) Semiconductor device and method for fabricating the same
US20230326964A1 (en) Semiconductor devices and methods for fabricating the same
KR20230090028A (ko) 반도체 장치
TW202401591A (zh) 半導體裝置
KR20230036204A (ko) 반도체 장치 및 이의 제조 방법
TW202416512A (zh) 半導體元件
TW202418557A (zh) 半導體裝置

Legal Events

Date Code Title Description
A201 Request for examination