KR20180103423A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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김성민
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Abstract

반도체 장치의 제조 방법이 제공된다. 반도체 장치의 제조 방법은, 기판 상에 희생층 및 반도체층이 교대로 적층된 적층 구조물을 형성하고, 적층 구조물 상에 더미 게이트 및 더미 스페이서를 포함하는 더미 게이트 구조물을 형성하고, 더미 게이트 구조물을 마스크로 이용하여 적층 구조물을 식각하여 제1 리세스를 형성하고, 제1 리세스에 의해 노출된 희생층의 일부를 식각하고, 더미 스페이서를 제거하고, 더미 게이트, 반도체층 및 희생층 상에 스페이서막을 증착하고, 더미 게이트 및 더미 게이트의 측벽에 형성된 스페이서막을 마스크로 이용하여, 반도체층의 일부 및 스페이서막의 일부를 식각하여 제2 리세스를 형성함으로써, 더미 게이트의 측벽에 형성되는 외부 스페이서 및 희생층의 측벽에 형성되는 내부 스페이서를 형성하고, 제2 리세스에 소오스/드레인 영역을 형성하는 것을 포함한다.

Description

반도체 장치 및 반도체 장치의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 과제는, 나노와이어의 측벽과 내부 스페이서의 측벽을 정렬시켜 반도체 장치의 신뢰성을 향상시킨 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 게이트 전극과 소오스/드레인 영역 사이의 기생 캐패시턴스를 감소시켜 반도체 장치의 신뢰성을 향상시킨 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 기판과 소오스/드레인 영역 사이에 절연층을 형성하여 반도체 장치의 신뢰성을 향상시킨 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법의 일 실시예는, 기판 상에 희생층 및 반도체층이 교대로 적층된 적층 구조물을 형성하고, 적층 구조물 상에 더미 게이트 및 더미 스페이서를 포함하는 더미 게이트 구조물을 형성하고, 더미 게이트 구조물을 마스크로 이용하여 적층 구조물을 식각하여 제1 리세스를 형성하고, 제1 리세스에 의해 노출된 희생층의 일부를 식각하고, 더미 스페이서를 제거하고, 더미 게이트, 반도체층 및 희생층 상에 스페이서막을 증착하고, 더미 게이트 및 더미 게이트의 측벽에 형성된 스페이서막을 마스크로 이용하여, 반도체층의 일부 및 스페이서막의 일부를 식각하여 제2 리세스를 형성함으로써, 더미 게이트의 측벽에 형성되는 외부 스페이서 및 희생층의 측벽에 형성되는 내부 스페이서를 형성하고, 제2 리세스에 소오스/드레인 영역을 형성하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 다른 실시예는, 제1 및 제2 영역이 정의되는 기판을 제공하고, 제1 영역 상에 제1 희생층 및 제1 반도체층이 교대로 적층된 제1 적층 구조물을 형성하고, 제2 영역 상에 제2 희생층 및 제2 반도체층이 교대로 적층된 제2 적층 구조물을 형성하고, 제1 적층 구조물 상에 제1 더미 게이트를 형성하고, 제2 적층 구조물 상에 제2 더미 게이트를 형성하고, 제2 영역의 제2 적층 구조물 및 제2 더미 게이트를 덮는 제2 보호층을 형성하고, 제1 적층 구조물의 상면 및 제1 더미 게이트를 덮도록 제1 더미 스페이서막을 증착하고, 제1 더미 스페이서막을 식각하여 제1 더미 게이트의 측벽에 제1 더미 스페이서를 형성하고, 제1 더미 게이트 및 제1 더미 스페이서를 마스크로 이용하여 제1 적층 구조물을 식각하여 제1 리세스를 형성하고, 제1 리세스에 의해 노출된 제1 희생층의 일부를 식각하고, 제1 더미 스페이서를 제거하고, 제1 더미 게이트, 제1 반도체층 및 제1 희생층 상에 제1 스페이서막을 증착하고, 제1 더미 게이트 및 제1 더미 게이트의 측벽에 형성된 제1 스페이서막을 마스크로 이용하여, 제1 반도체층의 일부 및 제1 스페이서막의 일부를 식각하여 제2 리세스를 형성함으로써, 제1 더미 게이트의 측벽에 형성되는 제1 외부 스페이서 및 제1 희생층의 측벽에 형성되는 제1 내부 스페이서를 형성하고, 제2 리세스에 제1 소오스/드레인 영역을 형성하고, 제2 보호층을 제거하고, 제1 영역의 제1 소오스/드레인 영역, 제1 더미 게이트 및 제1 외부 스페이서를 덮는 제1 보호층을 형성하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 일 실시예는, 제1 및 제2 영역이 정의되는 기판, 제1 영역 상에 기판과 이격되어 배치되고, 제1 방향으로 연장되는 제1 나노와이어, 제1 나노와이어를 둘러싸고, 제1 방향과 다른 제2 방향으로 연장되는 제1 게이트 전극, 제1 게이트 전극의 적어도 일 측에 배치되고, 제1 나노와이어와 연결된 제1 소오스/드레인 영역, 제1 게이트 전극과 제1 소오스/드레인 영역 사이에 배치되고, 제1 소오스/드레인 영역과 접하는 측벽이 제1 나노와이어의 측벽과 정렬(align)되는 제1 내부 스페이서, 및 기판과 제1 소오스/드레인 영역 사이에 배치되는 제2 내부 스페이서를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치를 도시한 평면도이다.
도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다.
도 3은 도 1의 B-B' 선을 따라 절단한 단면도이다.
도 4는 도 1의 C-C' 선을 따라 절단한 단면도이다.
도 5 내지 도 15는 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 16은 본 발명의 기술적 사상에 따른 다른 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 17 및 도 18은 본 발명의 기술적 사상에 따른 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 19는 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치를 도시한 평면도이다.
도 20은 도 19의 D-D' 선을 따라 절단한 단면도이다.
도 21 내지 도 24는 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 25는 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치를 도시한 단면도이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 4를 참조하여 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치를 도시한 평면도이다. 도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다. 도 3은 도 1의 B-B' 선을 따라 절단한 단면도이다. 도 4는 도 1의 C-C' 선을 따라 절단한 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치는, 기판(110), 필드 절연막(111), 게이트 전극(120), 게이트 절연막(121), 절연막(122), 나노와이어(130), 외부 스페이서(141), 제1 내부 스페이서(142), 제2 내부 스페이서(143), 소오스/드레인 영역(150), 층간 절연막(160), 콘택(170) 및 실리사이드(171)를 포함한다.
기판(110)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(110)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(110)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
또한, 기판(110)은 핀형 패턴을 포함할 수 있다. 핀형 패턴은 기판(110)으로부터 돌출되어 있을 수 있다. 필드 절연막(111)은 핀형 패턴의 측벽의 적어도 일부를 감쌀 수 있다. 핀형 패턴은 필드 절연막(111)에 의해 정의될 수 있다. 필드 절연막(111)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합 중 하나를 포함할 수 있다.
도 3에서, 핀형 패턴의 측벽이 전체적으로 필드 절연막(111)에 의해 둘러싸인 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
핀형 패턴은 제1 방향(X)으로 길게 연장될 수 있다. 즉, 핀형 패턴은 제1 방향(X)으로 연장되는 장변과 제2 방향(Y)으로 연장되는 단변을 포함할 수 있다.
핀형 패턴은 기판(110)의 일부를 식각하여 형성된 것일 수도 있고, 기판(110)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 핀형 패턴은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 핀형 패턴은 화합물 반도체를 포함할 수 있고, 예를 들어, Ⅳ-Ⅳ족 화합물 반도체 또는 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다.
예를 들어, Ⅳ-Ⅳ족 화합물 반도체를 예로 들면, 핀형 패턴은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 Ⅳ족 원소가 도핑된 화합물일 수 있다.
Ⅲ-Ⅴ족 화합물 반도체를 예로 들면, 핀형 패턴은 Ⅲ족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 Ⅴ족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 핀형 패턴은 실리콘을 포함하는 것으로 설명한다.
나노와이어(130)는 제1 나노와이어(131) 및 제2 나노와이어(132)를 포함한다. 다만, 본 명세서에 예시적으로 설명된 반도체 장치들은 2개의 나노와이어를 포함하는 것으로 도시되어 있지만, 설명의 편의성을 위한 것일 뿐, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 반도체 장치들은 1개 또는 3개 이상의 나노와이어를 포함할 수 있다.
제1 나노와이어(131)는 기판(110) 상에, 기판(110)과 이격되어 형성될 수 있다. 제1 나노와이어(131)는 제1 방향(X)으로 연장되어 형성될 수 있다.
구체적으로, 제1 나노와이어(131)는 핀형 패턴 상에, 핀형 패턴과 이격되어 형성될 수 있다. 제1 나노와이어(131)는 핀형 패턴과 오버랩될 수 있다. 제1 나노와이어(131)는 필드 절연막(111) 상에 형성되는 것이 아니라, 핀형 패턴 상에 형성될 수 있다.
또한, 제1 나노와이어(131)는 핀형 패턴과 가까울수록 제1 방향(X)의 폭이 증가하는 경사 프로파일을 가질 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 3에서, 제1 나노와이어(131)의 제2 방향(Y)으로의 폭은 핀형 패턴의 제2 방향(Y) 폭과 같은 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 또한, 제1 나노와이어(131)의 단면은 사각형인 것으로 도시하였지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 트리밍(trimming) 공정 등을 통해, 제1 나노와이어(131)의 모서리 부분이 둥그렇게 될 수 있음은 물론이다.
제1 나노와이어(131)는 트랜지스터의 채널 영역으로 사용될 수 있다. 제1 나노와이어(131)는 반도체 장치가 PMOS 인지 NMOS인지 여부에 따라서 달아질 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
또한, 제1 나노와이어(131)는 핀형 패턴과 동일한 물질을 포함할 수도 있고, 핀형 패턴과 다른 물질을 포함할 수도 있다. 하지만, 설명의 편의성을 위해, 본 발명의 실시예들에 따른 반도체 장치에서, 제1 나노와이어(131)는 실리콘을 포함하는 것으로 설명한다.
제2 나노와이어(132)는 기판(110) 상에, 기판(110)과 이격되어 형성될 수 있다. 제2 나노와이어(132)는 제1 방향(X)으로 연장되어 형성될 수 있다.
제2 나노와이어(132)는 제1 나노와이어(131)보다 기판(110)으로부터 더 멀리 이격되어 형성될 수 있다. 즉, 핀형 패턴의 상면으로부터 제2 나노와이어(132)까지의 높이는 핀형 패턴의 상면으로부터 제1 나노와이어(131)까지의 높이보다 높다.
제2 나노와이어(132)는 핀형 패턴과 오버랩될 수 있다. 제2 나노와이어(132)는 필드 절연막(111) 상에 형성되는 것이 아니라, 핀형 패턴 상에 형성될 수 있다.
제2 나노와이어(132)는 트랜지스터의 채널 영역으로 사용될 수 있다. 따라서, 제2 나노와이어(132)는 제1 나노와이어(131)와 동일한 물질을 포함할 수 있다.
게이트 전극(120)은 필드 절연막(111)과 핀형 패턴 상에 형성될 수 있다. 게이트 전극(120)은 제2 방향(Y)으로 연장될 수 있다.
게이트 전극(120)은 핀형 패턴의 상면과 이격되어 형성되는 제1 나노와이어(131) 및 제2 나노와이어(132) 각각의 둘레를 감싸도록 형성될 수 있다. 게이트 전극(120)은 핀형 패턴과 제1 나노와이어(131) 사이의 이격된 공간에도 형성될 수 있다. 또한, 게이트 전극(120)은 제1 나노와이어(131)와 제2 나노와이어(132) 사이의 이격된 공간에도 형성될 수 있다.
게이트 전극(120)은 도전성 물질을 포함할 수 있다. 게이트 전극(120)은 단일층으로 도시하였지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 게이트 전극(120)은 일함수 조절을 하는 일함수 도전층과, 일함수 도전층에 의해 형성된 공간을 채우는 필링(filling) 도전층을 포함할 수 있다.
게이트 전극(120)은 예를 들어, TiN, WN, TaN, Ru, TiC, TaC, Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaCN, TaSiN, Mn, Zr, W, Al 중 적어도 하나를 포함할 수 있다. 또한, 게이트 전극(120)은 각각 금속이 아닌 Si, SiGe 등으로 이루어질 수도 있다. 이러한 게이트 전극(120)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
게이트 절연막(121)은 제1 나노와이어(131)와 게이트 전극(120) 사이와, 제2 나노와이어(132)와 게이트 전극(120) 사이에 형성될 수 있다. 또한, 게이트 절연막(121)은 필드 절연막(111)과 게이트 전극(120) 사이와, 핀형 패턴과 게이트 전극(120) 사이와, 절연막(122)과 게이트 전극(120) 사이와, 제1 내부 스페이서(142)와 게이트 전극(120) 사이와, 제2 내부 스페이서(143)와 게이트 전극(120) 사이에 형성될 수 있다.
예를 들어, 게이트 절연막(121)은 계면막과 고유전율 절연막을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 제1 및 제2 나노와이어(131, 132)의 물질 등에 따라, 게이트 절연막(121)의 계면막은 생략될 수 있다.
게이트 절연막(121)은 제1 및 제2 나노와이어(131, 132)의 둘레를 따라 형성될 수 있다. 게이트 절연막(121)은 필드 절연막(111)의 상면과 핀형 패턴의 상면을 따라 형성될 수 있다. 또한, 게이트 절연막(121)은 외부 스페이서(141), 제1 내부 스페이서(142) 및 제2 내부 스페이서(143)의 측벽을 따라 형성될 수 있다.
제1 및 제2 나노와이어(131, 132)가 실리콘을 포함할 경우, 계면막은 실리콘 산화막을 포함할 수 있다.
고유전율 절연막은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 고유전체 물질은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
계면막이 생략되는 경우, 고유전율 절연막은 상술한 고유전체 물질뿐만 아니라, 실리콘 산화막, 실리콘 산질화막 또는 실리콘 질화막 등을 포함할 수도 있다.
절연막(122)은 게이트 절연막(121)과 외부 스페이서(141) 사이와, 외부 스페이서(141)와 제2 나노와이어(132) 사이에 형성될 수 있다. 절연막(122)은 예를 들어, 실리콘 산탄질화물(SiOCN)을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
외부 스페이서(141)는 제2 방향(Y)으로 연장된 게이트 전극(120)의 양 측벽 상에 형성된 절연막(122) 상에 형성될 수 있다.
외부 스페이서(141)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
외부 스페이서(141)는 절연막(122)과 동일한 물질을 포함할 수 있다. 예를 들어, 절연막(122)이 실리콘 산탄질화물(SiOCN)을 포함하는 경우, 외부 스페이서(141) 역시 실리콘 산탄질화물(SiOCN)을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 절연막(122)과 외부 스페이서(141)는 서로 다른 물질을 포함할 수 있다.
제1 내부 스페이서(142)는 제1 나노와이어(131)와 제2 나노와이어(132) 사이의 게이트 전극(120)의 양측에 형성될 수 있다. 제1 내부 스페이서(142)는 제1 및 제2 나노와이어(131, 132)의 측면의 일부의 둘레와 전체적으로 접촉할 수 있다.
제1 내부 스페이서(142)는 예를 들어, 저유전율 유전 물질, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 저유전율 유전 물질은 실리콘 산화물보다 유전 상수가 작은 물질일 수 있다.
제1 내부 스페이서(142)와 외부 스페이서(141)는 동일한 물질을 포함할 수 있다. 예를 들어, 외부 스페이서(141)가 실리콘 산탄질화물(SiOCN)을 포함하는 경우, 제1 내부 스페이서(142) 역시 실리콘 산탄질화물(SiOCN)을 포함할 수 있다. 이 경우, 제1 내부 스페이서(142)는 5보다 작은 유전 상수(k)를 가질 수 있다.
이로 인해, 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치는 제1 내부 스페이서(142)의 유전율을 작게 형성함으로써, 게이트 전극(120)과 소오스/드레인 영역(150) 사이의 기생 캐패시턴스(fringing capacitance)를 감소시킬 수 있다.
다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 내부 스페이서(142)와 외부 스페이서(141)는 서로 다른 물질을 포함할 수 있다.
제1 내부 스페이서(142)의 측벽과 제2 나노와이어(132)의 측벽은 정렬(align)될 수 있다. 구체적으로, 소오스/드레인 영역(150)과 접하는 제1 내부 스페이서(142)의 측벽은 소오스/드레인 영역(150)과 접하는 제2 나노와이어(132)의 측벽과 정렬될 수 있다. 즉, 제1 내부 스페이서(142)가 게이트 전극(120)이 형성된 방향으로 오목하게 형성되지 않을 수 있다.
결과적으로, 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치는 제1 내부 스페이서(142)의 측벽과 제2 나노와이어(132)의 측벽을 정렬시킴으로써 제1 내부 스페이서(142)의 두께를 상대적으로 두껍게 형성할 수 있다.
제2 내부 스페이서(143)는 제1 나노와이어(131)와 기판(110) 사이의 게이트 전극(120)의 양측에 형성될 수 있다. 제2 내부 스페이서(143)는 제1 나노와이어(131)의 측면의 일부의 둘레와 전체적으로 접촉할 수 있다.
또한, 제2 내부 스페이서(143)는 기판(110)과 소오스/드레인 영역(150) 사이에 형성될 수 있고, 제2 내부 스페이서(143)의 일부는 기판(110) 내에 형성될 수 있다. 다만, 제2 내부 스페이서(143)는 기판(110)과 게이트 전극(120) 사이에는 형성되지 않을 수 있다.
이로 인해, 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치는 기판(110)과 소오스/드레인 영역(150) 사이에 절연층인 제2 내부 스페이서(143)를 형성함으로써 반도체 장치의 신뢰성을 향상시킬 수 있다.
제2 내부 스페이서(143)는 예를 들어, 저유전율 유전 물질, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 저유전율 유전 물질은 실리콘 산화물보다 유전 상수가 작은 물질일 수 있다.
제2 내부 스페이서(143)는 외부 스페이서(141) 및 제1 내부 스페이서(142)와 동일한 물질을 포함할 수 있다. 예를 들어, 외부 스페이서(141) 및 제1 내부 스페이서(142)가 실리콘 산탄질화물(SiOCN)을 포함하는 경우, 제3 내부 스페이서(143) 역시 실리콘 산탄질화물(SiOCN)을 포함할 수 있다. 이 경우, 제2 내부 스페이서(143)는 5보다 작은 유전 상수(k)를 가질 수 있다.
다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제2 내부 스페이서(143)와 외부 스페이서(141)는 서로 다른 물질을 포함할 수 있다.
소오스/드레인 영역(150)은 게이트 전극(120)의 적어도 일 측에 형성될 수 있다. 소오스/드레인 영역(150)은 제2 내부 스페이서(143) 상에 형성될 수 있다. 소오스/드레인 영역(150)은 제2 내부 스페이서(143)의 상면 상에 형성된 에피층을 포함할 수 있다.
소오스/드레인 영역(150)의 외주면은 다양한 형상일 수 있다. 예를 들어, 소오스/드레인 영역(150)의 외주면은 다이아몬드 형상, 원 형상, 직사각형 형상, 팔각형 형상 중, 적어도 하나일 수 있다.
소오스/드레인 영역(150)은 채널 영역으로 사용되는 제1 및 제2 나노와이어(131, 132)와 직접 연결될 수 있다.
하지만, 소오스/드레인 영역(150)은 게이트 절연막(121)과 직접 접촉하지 않을 수 있다. 소오스/드레인 영역(150)과 게이트 절연막(121) 사이에, 스페이서가 위치할 수 있다. 구체적으로, 제1 내부 스페이서(142)의 일 측벽은 게이트 절연막(121)과 접촉하고, 제1 내부 스페이서(142)의 타 측벽은 소오스/드레인 영역(150)과 접촉하기 때문에, 제1 나노와이어(131)와 제2 나노와이어(132) 사이에서, 소오스/드레인 영역(150)과 게이트 절연막(121)은 접촉하지 않을 수 있다. 또한, 외부 스페이서(141)는 제2 나노와이어(132)의 최상부 상에 형성되므로, 제2 나노와이어(132) 상에서, 소오스/드레인 영역(150)과 게이트 절연막(121)은 접촉하지 않을 수 있다.
층간 절연막(160)은 외부 스페이서(141)의 일부 및 소오스/드레인 영역(150)을 덮도록 형성될 수 있고, 콘택(170)은 층간 절연막(160)을 관통하여 소오스/드레인 영역(150)과 연결될 수 있다. 이 경우, 콘택(170)과 소오스/드레인 영역(150) 사이에는 실리사이드층(171)이 형성될 수 있다.
이하에서, 도 5 내지 도 15를 참조하여 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 5 내지 도 15는 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
우선, 도 5를 참조하면, 기판(110) 상에, 희생층(102)과 반도체층(103)이 교대로 적층된 적층 구조물(101)을 형성한다.
각각의 희생층(102)은 서로 동일한 물질을 포함할 수 있고, 희생층(102)과 반도체층(103)은 서로 다른 물질을 포함할 수 있다. 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 제조 방법에서, 각각의 희생층(102)은 서로 동일한 물질을 포함하는 것으로 설명한다. 또한, 반도체층(103)은 희생층(102)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
예를 들어, 기판(110)과 반도체층(103)은 트랜지스터의 채널 영역으로 사용될 수 있는 물질을 포함할 수 있다. 즉, PMOS의 경우, 반도체층(103)은 정공의 이동도가 높은 물질을 포함할 수 있고, NMOS의 경우, 반도체층(103)은 전자의 이동도가 높은 물질을 포함할 수 있다.
희생층(102)은 반도체층(103)과 유사한 격자 상수 및 격자 구조를 갖는 물질을 포함할 수 있다. 즉, 희생층(102)은 반도체 물질일 수도 있고, 결정화된 금속 물질일 수도 있다.
본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 제조 방법에서, 반도체층(103)은 실리콘을 포함하고, 희생층(102)은 각각 실리콘 게르마늄을 포함하는 것으로 설명한다.
도 5에서, 반도체층(103)이 2개인 것으로 도시하였지만, 설명의 편의를 위한 것을 뿐, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 희생층(102)과 반도체층(103)이 교대로 복수의 쌍을 이루고, 최상부 희생층(102) 상에 반도체층(103)이 형성될 수 있다.
또한, 도 5에서, 희생층(102)이 적층 구조물(101)의 최상부에 위치하는 것으로 도시하였지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 반도체층(103)이 적층 구조물(101)의 최상부에 위치할 수 있음은 물론이다.
이어서, 도 6을 참조하면, 마스크 패턴(107)를 이용하여 식각 공정을 진행하여, 적층 구조물(101) 상에 적층 구조물(101)과 교차하여 제2 방향(Y)으로 연장되는 더미 게이트(106)를 형성할 수 있다.
이 경우, 더미 게이트 절연막(105)은 적층 구조물(101)과 더미 게이트(106) 사이에 형성될 수 있다. 더미 게이트 절연막(105)은 예를 들어, 실리콘 산화막을 포함할 수 있고, 더미 게이트(106)는 예를 들어, 폴리 실리콘 또는 비정질 실리콘을 포함할 수 있다.
이어서, 도 7을 참조하면, 적층 구조물(101)의 상면, 더미 게이트 절연막(105)의 측면, 더미 게이트(106)의 측면 및 마스크 패턴(107)을 덮도록 절연막(122)을 컨포말하게 증착한다. 절연막(122)은 예를 들어, 실리콘 산탄질화물(SiOCN)을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
절연막(122) 상에 더미 스페이서막(108)을 컨포말하게 증착한다. 절연막(122)은 예를 들어, 실리콘 산화물(SiO2)을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이 경우, 더미 스페이서막(108)은 후속 공정에서 스페이서막(도 11의 140)보다 두껍게 형성된다.
이어서, 도 8을 참조하면, 더미 스페이서막(108)을 에치백(etch-back)하여 적층 구조물(101)의 상면 및 마스크 패턴(107)을 노출시킴으로써 더미 게이트(106)의 양 측벽 상에 더미 스페이서(109)를 형성한다.
이어서, 더미 게이트(106) 및 더미 스페이서(109)를 포함하는 더미 게이트 구조물을 마스크로 이용하여 적층 구조물(101) 및 기판(110)의 일부를 식각하여 제1 리세스(R1)를 형성할 수 있다.
이어서, 도 9를 참조하면, 제1 리세스(R1)에 의해 노출된 희생층(102)의 일부를 식각할 수 있다. 이로 인해, 제1 리세스(R1)에 의해 노출되는 제1 및 제2 나노와이어(131, 132)의 단면보다 제1 방향(X)으로 만입되어 들어간 형태의 희생층(102)이 형성될 수 있다.
이러한 공정은 예를 들어, 선택적 식각 공정을 이용하여 수행될 수 있다. 구체적으로, 이러한 공정은 희생층(102)에 대한 식각 속도가 제1 및 제2 나노와이어(131, 132)에 대한 식각 속도보다 큰 에천트(etchant)를 이용한 식각 공정을 통해 수행될 수 있다.
도 9에는 희생층(102)의 측면이 평면 형상으로 식각되는 것으로 도시되어 있지만, 다른 몇몇 실시예에서, 희생층(102)의 측면은 오목한 형상을 가질 수 있다.
이어서, 도 10 및 도 11을 참조하면, 더미 스페이서(109)를 제거한 후에, 마스크 패턴(107), 절연막(122), 제1 리세스(R1)에 의해 노출된 희생층(102), 제1 리세스(R1)에 의해 노출된 반도체층(103) 및 제1 리세스(R1)에 의해 노출된 기판(110) 상에 스페이서막(140)을 증착한다.
이 경우, 스페이서막(140)의 두께(t2)는 도 8에 도시된 더미 스페이서(109)의 두께(t1)보다 얇게 형성된다. 즉, 도 8에 도시된 더미 스페이서(109)의 두께(t1)는 후속 공정을 통해 형성되는 외부 스페이서(141)의 두께(t2)보다 크게 형성된다.
스페이서막(140)은 저유전율 유전 물질 예를 들어, 실리콘 산탄질화물(SiOCN)을 포함할 수 있다.
이어서, 도 12를 참조하면, 마스크 패턴(107) 및 더미 게이트(106)의 측벽에 형성된 스페이서막(140)을 마스크로 이용하여 반도체층(103)의 일부, 절연막(122)의 일부 및 스페이서막(140)의 일부를 식각하여 제2 리세스(R2)를 형성할 수 있다. 이 경우, 제2 내부 스페이서(143)는 식각되지 않고, 제2 리세스(R2)는 제2 내부 스페이서(143) 상에 형성될 수 있다.
제2 리세스(R2)의 폭(d2)은 도 8에 도시된 제1 리세스(R1)의 폭(d1)보다 크게 형성될 수 있다.
이러한 공정을 통해, 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 제조 방법은, 더미 게이트(106)의 측벽에 형성된 외부 스페이서(141)의 측벽과, 제2 나노와이어(132)의 측벽과, 제1 나노와이어(131)와 제2 나노와이어(132) 사이의 희생층(102)의 측벽에 형성된 제1 내부 스페이서(142)의 측벽을 정렬시킬 수 있다.
즉, 제2 리세스(R2)에 의해 노출된 제1 내부 스페이서(142)의 측벽 및 제2 나노와이어(132)의 측벽을 정렬시킬 수 있다.
또한, 이러한 공정을 통해, 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 제조 방법은, 외부 스페이서(141), 제1 내부 스페이서(142) 및 제2 내부 스페이서(143)를 동일한 물질(예를 들어, 실리콘 산탄질화물(SiOCN))로 형성할 수 있다.
이어서, 도 13을 참조하면, 제2 리세스(R2)에 에피택셜 공정을 통해 소오스/드레인 영역(150)을 형성할 수 있다.
이어서, 도 14를 참조하면, 소오스/드레인 영역(150), 외부 스페이서(141), 절연막(122) 및 마스크 패턴(107)을 덮는 층간 절연막(160)을 필드 절연막(111) 상에 형성할 수 있다.
이어서, 더미 게이트(106)의 상면이 노출될 때까지, 층간 절연막(160)을 평탄화하여 마스크 패턴(107)을 제거할 수 있다.
이어서, 더미 게이트 절연막(105) 및 더미 게이트(106)를 제거할 수 있다. 이로 인해, 더미 게이트(106)와 오버랩되었던 제1 및 제2 나노와이어(131, 132)가 노출될 수 있다.
이어서, 도 15를 참조하면, 더미 게이트 절연막(105) 및 더미 게이트(106)가 제거된 영역에 게이트 절연막(121) 및 게이트 전극(120)을 형성할 수 있다. 이어서, 층간 절연막(160)을 관통하도록 콘택(170) 및 실리사이드(171)를 형성함으로써 도 2에 도시된 반도체 장치를 제조할 수 있다.
본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 제조 방법은, 외부 스페이서(141), 제1 내부 스페이서(142) 및 제2 내부 스페이서(143)를 동일한 물질(예를 들어, 실리콘 산탄질화물(SiOCN))로 형성하여 제1 및 제2 내부 스페이서(142, 143)의 유전율을 작게 형성함으로써, 게이트 전극(120)과 소오스/드레인 영역(150) 사이의 기생 캐패시턴스(fringing capacitance)를 감소시킬 수 있다.
또한, 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 제조 방법은, 두 번의 리세스 형성 공정을 통해, 제1 내부 스페이서(142)의 측벽과 제2 나노와이어(132)의 측벽을 정렬시킴으로써 제1 내부 스페이서(142)의 두께를 상대적으로 두껍게 형성할 수 있다.
또한, 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 제조 방법은, 기판(110)과 소오스/드레인 영역(150) 사이에 절연층인 제2 내부 스페이서(143)를 형성함으로써 반도체 장치의 신뢰성을 향상시킬 수 있다.
이하에서, 도 16 내지 도 18을 참조하여 본 발명의 기술적 사상에 따른 다른 실시예에 따른 반도체 장치 및 반도체 장치의 제조 방법을 설명한다.
도 16은 본 발명의 기술적 사상에 따른 다른 실시예에 따른 반도체 장치를 도시한 단면도이다. 도 17 및 도 18은 본 발명의 기술적 사상에 따른 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 1, 도 2, 도 5 내지 도 15에 도시된 반도체 장치 및 반도체 장치의 제조 방법과의 차이점을 중심으로 설명한다.
도 16을 참조하면, 도 16에 도시된 반도체 장치는 도 2에 도시된 반도체 장치와 달리, 소오스/드레인 영역(250)이 기판(110)과 접하도록 형성된다.
구체적으로, 소오스/드레인 영역(250)은 제2 내부 스페이서(243)의 측벽과 접하도록 형성될 수 있고, 소오스/드레인 영역(250)과 접하는 제2 내부 스페이서(243)의 측벽은 기판(110)과 가까울수록 폭이 증가하는 경사 프로파일을 가질 수 있다.
또한, 소오스/드레인 영역(250)과 접하는 제1 나노와이어(231)의 측벽과, 소오스/드레인 영역(250)과 접하는 제1 내부 스페이서(142)의 측벽과, 소오스/드레인 영역(250)과 접하는 제2 나노와이어(232)의 측벽이 정렬될 수 있다.
도 17을 참조하면, 도 8에 도시된 것과 달리, 제1 리세스(R1)의 하단이 기판(110) 상에 형성된다. 이로 인해, 제2 내부 스페이서(143)가 기판(110)에 형성되지 않는다.
또한, 도 18을 참조하면, 도 12에 도시된 것과 달리, 제2 리세스(R2)의 하단이 기판(110) 상에 형성된다.
이하에서, 도 19 내지 도 24를 참조하여 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치 및 반도체 장치의 제조 방법을 설명한다.
도 19는 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치를 도시한 평면도이다. 도 20은 도 19의 D-D' 선을 따라 절단한 단면도이다. 도 21 내지 도 24는 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 1, 도 2, 도 5 내지 도 15에 도시된 반도체 장치 및 반도체 장치의 제조 방법과의 차이점을 중심으로 설명한다.
도 19 및 도 20을 참조하면, 도 19 및 도 20에 도시된 반도체 장치는 도 1 및 도 2에 도시된 반도체 장치와 달리, 서로 제1 방향으로 이격된 2개의 영역을 포함한다. 이 경우, 제1 영역(Ⅰ)은 NMOS 영역이고, 제2 영역(Ⅱ)은 PMOS 영역이다. 제1 영역(Ⅰ)에 형성된 반도체 장치는 도 2에 도시된 반도체 장치와 동일하다.
제2 영역(Ⅱ)에 형성된 반도체 장치는 제2 기판(310), 제2 게이트 전극(320), 제2 게이트 절연막(321), 제2 절연막(322), 나노와이어(330), 제2 외부 스페이서(341), 제2 소오스/드레인 영역(350), 제2 층간 절연막(360), 제2 콘택(370) 및 제2 실리사이드(371)를 포함한다.
구체적으로, 제2 영역(Ⅱ)에 형성된 반도체 장치는 도 2에 도시된 반도체 장치와 달리, 제3 나노와이어(331) 및 제4 나노와이어(332)의 측벽에 내부 스페이서가 형성되지 않는다. 즉, 제2 소오스/드레인 영역(350)과 제2 게이트 절연막(321)이 직접 접촉하도록 형성된다.
또한, 제2 소오스/드레인 영역(350)과 접하는 제2 게이트 절연막(321)의 측벽이 제2 기판(310)과 가까울수록 폭이 증가하는 경사 프로파일을 갖고, 제2 소오스/드레인 영역(350)이 제2 기판(310)과 접하도록 형성된다.
도 21을 참조하면, 제1 영역(Ⅰ)의 제1 기판(110) 상에 제1 희생층(102)과 제1 반도체층(103)이 교대로 적층된 제1 적층 구조물(101)을 형성하고, 제2 영역(Ⅱ)의 제2 기판(310) 상에 제2 희생층(302)과 제2 반도체층(303)이 교대로 적층된 제2 적층 구조물(301)을 형성한다.
이어서, 제1 마스크 패턴(107)를 이용하여 식각 공정을 진행하여, 제1 적층 구조물(101) 상에 제1 적층 구조물(101)과 교차하여 제2 방향(Y)으로 연장되는 제1 더미 게이트 절연막(105) 및 제1 더미 게이트(106)를 형성한다. 또한, 제2 마스크 패턴(307)를 이용하여 식각 공정을 진행하여, 제2 적층 구조물(301) 상에 제2 적층 구조물(301)과 교차하여 제2 방향(Y)으로 연장되는 제2 더미 게이트 절연막(305) 및 제2 더미 게이트(306)를 형성한다.
이어서, 도 22를 참조하면, 제2 영역(Ⅱ)은 제2 적층 구조물(301), 제2 더미 게이트 절연막(305), 제2 더미 게이트(306) 및 제2 마스크 패턴(307)을 덮는 제2 보호층(390)을 형성한다.
이어서, 제1 영역(Ⅰ)은 도 7 내지 도 13에서 상술한 공정들을 수행한다.
이어서, 도 23을 참조하면, 제2 영역(Ⅱ)은 제2 보호층(390)을 제거하고, 제1 영역(Ⅰ)은 제1 소오스/드레인 영역(150), 제1 외부 스페이서(141), 제1 절연막(122) 및 제1 마스크 패턴(107)을 덮는 제1 보호층(190)을 형성한다.
이어서, 제2 영역(Ⅱ)은 제2 적층 구조물(301)의 상면의 일부, 제2 게이트 절연막(305), 제2 더미 게이트(306) 및 제2 마스크 패턴(307) 상에 제2 절연막(322)을 형성한다. 이어서, 제2 절연막(322) 상에 제2 외부 스페이서(341)를 형성함으로써 제2 더미 게이트(306)의 측벽에 제2 외부 스페이서(341)를 형성한다.
이어서, 제2 마스크 패턴(307), 제2 절연막(322) 및 제2 외부 스페이서(341)를 마스크로 이용하여 제2 적층 구조물(301)을 식각하여 리세스의 하단이 제2 기판(310)을 노출시키도록 형성되고, 형성된 리세스에 제2 소오스/드레인 영역(350)이 형성된다.
이어서, 제1 영역(Ⅰ)은 제1 보호층(190)을 제거하고, 제1 영역(Ⅰ) 및 제2 영역(Ⅱ) 각각에 도 14 및 도 15에서 상술한 공정들을 수행하여 도 20에 도시된 반도체 장치를 제조한다.
이하에서, 도 25를 참조하여 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치 및 반도체 장치의 제조 방법을 설명한다.
도 25는 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치를 도시한 단면도이다. 도 2, 도 5 내지 도 15에 도시된 반도체 장치 및 반도체 장치의 제조 방법과의 차이점을 중심으로 설명한다.
도 25를 참조하면, 도 25에 도시된 반도체 장치는 도 2에 도시된 반도체 장치와 달리, 서로 제1 방향으로 이격된 2개의 영역을 포함한다. 이 경우, 제1 영역(Ⅰ)은 NMOS 영역이고, 제2 영역(Ⅱ)은 PMOS 영역이다. 제1 영역(Ⅰ)에 형성된 반도체 장치는 도 2에 도시된 반도체 장치와 동일하다.
또한, 제2 영역(Ⅱ)에 형성된 반도체 장치는 도 2에 도시된 반도체 장치와 유사하게, 기판(410), 게이트 전극(420), 게이트 절연막(421), 절연막(422), 나노와이어(430), 외부 스페이서(441), 제1 내부 스페이서(442), 제2 내부 스페이서(443), 소오스/드레인 영역(450), 층간 절연막(460), 콘택(470) 및 실리사이드(471)를 포함한다.
도 25에 도시된 반도체 장치는, 우선, 도 5 내지 도 8에 도시된 공정을 통해, 제1 영역(Ⅰ)은 기판(110) 상에 적층 구조물(101), 마스크 패턴(107), 더미 게이트 절연막(105), 더미 게이트(106), 절연막(122) 및 더미 스페이서(109)를 형성한다. 또한, 제2 영역(Ⅱ)은 기판(410) 상에 적층 구조물(401), 마스크 패턴(407), 더미 게이트 절연막(405), 더미 게이트(406), 절연막(422) 및 더미 스페이서(409)를 형성한다.
이어서, 제2 영역(Ⅱ)은 보호층을 형성하고, 제1 영역(Ⅰ)은 도 7 내지 도 13에서 상술한 공정들을 수행한다.
이어서, 제2 영역(Ⅱ)은 보호층을 제거하고, 제1 영역(Ⅰ)은 보호층을 형성하고, 제2 영역(Ⅱ)은 도 7 내지 도 13에서 상술한 공정들을 수행한다.
이어서, 제1 영역(Ⅰ)은 보호층을 제거하고, 제1 영역(Ⅰ) 및 제2 영역(Ⅱ) 각각에 도 14 및 도 15에서 상술한 공정들을 수행하여 도 25에 도시된 반도체 장치를 제조한다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 기판 120: 게이트 전극
131: 제1 나노와이어 132: 제2 나노와이어
141: 외부 스페이서 142: 제1 내부 스페이서
143: 제2 내부 스페이서 150: 소오스/드레인 영역
160: 층간 절연막

Claims (10)

  1. 기판 상에 희생층 및 반도체층이 교대로 적층된 적층 구조물을 형성하고,
    상기 적층 구조물 상에 더미 게이트 및 더미 스페이서를 포함하는 더미 게이트 구조물을 형성하고,
    상기 더미 게이트 구조물을 마스크로 이용하여 상기 적층 구조물을 식각하여 제1 리세스를 형성하고,
    상기 제1 리세스에 의해 노출된 상기 희생층의 일부를 식각하고,
    상기 더미 스페이서를 제거하고,
    상기 더미 게이트, 상기 반도체층 및 상기 희생층 상에 스페이서막을 증착하고,
    상기 더미 게이트 및 상기 더미 게이트의 측벽에 형성된 상기 스페이서막을 마스크로 이용하여, 상기 반도체층의 일부 및 상기 스페이서막의 일부를 식각하여 제2 리세스를 형성함으로써, 상기 더미 게이트의 측벽에 형성되는 외부 스페이서 및 상기 희생층의 측벽에 형성되는 내부 스페이서를 형성하고,
    상기 제2 리세스에 소오스/드레인 영역을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 더미 게이트 구조물을 형성하는 것은,
    상기 적층 구조물 상에 상기 더미 게이트를 형성하고,
    상기 적층 구조물의 상면 및 상기 더미 게이트를 덮도록 절연막을 컨포말하게 증착하고,
    상기 절연막 상에 더미 스페이서막을 컨포말하게 증착하고,
    상기 더미 스페이서막을 에치백(etch-back)하여 상기 더미 게이트의 측벽에 상기 더미 스페이서를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 제2 리세스에 의해 노출된 상기 내부 스페이서의 측벽 및 상기 반도체층의 측벽은 정렬(align)되는 반도체 장치의 제조 방법.
  4. 제 1항에 있어서,
    상기 내부 스페이서를 형성하는 것은,
    상기 제2 리세스를 형성할 때 상기 기판과 접하는 상기 스페이서막의 일부를 식각하지 않음으로써, 상기 기판과 상기 제2 리세스 사이에 상기 내부 스페이서를 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  5. 제 1항에 있어서,
    상기 제1 리세스를 형성하는 것은,
    상기 더미 게이트 구조물을 마스크로 이용하여 상기 기판의 일부를 식각하는 것을 더 포함하는 반도체 장치의 제조 방법.
  6. 제 1항에 있어서,
    상기 외부 스페이서 및 상기 내부 스페이서는 실리콘 산탄질화물(SiOCN)을 포함하는 반도체 장치의 제조 방법.
  7. 제 1항에 있어서,
    상기 더미 스페이서의 두께는 상기 외부 스페이서의 두께보다 크게 형성되는 반도체 장치의 제조 방법.
  8. 제1 및 제2 영역이 정의되는 기판을 제공하고,
    상기 제1 영역 상에 제1 희생층 및 제1 반도체층이 교대로 적층된 제1 적층 구조물을 형성하고, 상기 제2 영역 상에 제2 희생층 및 제2 반도체층이 교대로 적층된 제2 적층 구조물을 형성하고,
    상기 제1 적층 구조물 상에 제1 더미 게이트를 형성하고, 상기 제2 적층 구조물 상에 제2 더미 게이트를 형성하고,
    상기 제2 영역의 상기 제2 적층 구조물 및 상기 제2 더미 게이트를 덮는 제2 보호층을 형성하고,
    상기 제1 적층 구조물의 상면 및 상기 제1 더미 게이트를 덮도록 제1 더미 스페이서막을 증착하고,
    상기 제1 더미 스페이서막을 식각하여 상기 제1 더미 게이트의 측벽에 제1 더미 스페이서를 형성하고,
    상기 제1 더미 게이트 및 상기 제1 더미 스페이서를 마스크로 이용하여 상기 제1 적층 구조물을 식각하여 제1 리세스를 형성하고,
    상기 제1 리세스에 의해 노출된 상기 제1 희생층의 일부를 식각하고,
    상기 제1 더미 스페이서를 제거하고,
    상기 제1 더미 게이트, 상기 제1 반도체층 및 상기 제1 희생층 상에 제1 스페이서막을 증착하고,
    상기 제1 더미 게이트 및 상기 제1 더미 게이트의 측벽에 형성된 상기 제1 스페이서막을 마스크로 이용하여, 상기 제1 반도체층의 일부 및 상기 제1 스페이서막의 일부를 식각하여 제2 리세스를 형성함으로써, 상기 제1 더미 게이트의 측벽에 형성되는 제1 외부 스페이서 및 상기 제1 희생층의 측벽에 형성되는 제1 내부 스페이서를 형성하고,
    상기 제2 리세스에 제1 소오스/드레인 영역을 형성하고,
    상기 제2 보호층을 제거하고,
    상기 제1 영역의 상기 제1 소오스/드레인 영역, 상기 제1 더미 게이트 및 상기 제1 외부 스페이서를 덮는 제1 보호층을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  9. 제 8항에 있어서,
    상기 제1 보호층을 형성한 후에,
    상기 제2 적층 구조물의 상면 및 상기 제2 더미 게이트를 덮도록 제2 더미 스페이서막을 증착하고,
    상기 제2 더미 스페이서막을 식각하여 상기 제2 더미 게이트의 측벽에 제2 더미 스페이서를 형성하고,
    상기 제2 더미 게이트 및 상기 제2 더미 스페이서를 마스크로 이용하여 상기 제2 적층 구조물을 식각하여 제3 리세스를 형성하고,
    상기 제3 리세스에 의해 노출된 상기 제2 희생층의 일부를 식각하고,
    상기 제2 더미 스페이서를 제거하고,
    상기 제2 더미 게이트, 상기 제2 반도체층 및 상기 제2 희생층 상에 제2 스페이서막을 증착하고,
    상기 제2 더미 게이트 및 상기 제2 더미 게이트의 측벽에 형성된 상기 제2 스페이서막을 마스크로 이용하여, 상기 제2 반도체층의 일부 및 상기 제2 스페이서막의 일부를 식각하여 제4 리세스를 형성함으로써, 상기 제2 더미 게이트의 측벽에 형성되는 제2 외부 스페이서 및 상기 제2 희생층의 측벽에 형성되는 제2 내부 스페이서를 형성하고,
    상기 제4 리세스에 제2 소오스/드레인 영역을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  10. 제 8항에 있어서,
    상기 제1 보호층을 형성한 후에,
    상기 제2 더미 게이트의 측벽에 제3 외부 스페이서를 형성하고,
    상기 제2 더미 게이트 및 상기 제3 외부 스페이서를 마스크로 이용하여 상기 제2 적층 구조물을 식각하여 제5 리세스를 형성하고,
    상기 제5 리세스에 제2 소오스/드레인 영역을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
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