JP4796329B2 - マルチ−ブリッジチャンネル型ｍｏｓトランジスタの製造方法 - Google Patents

マルチ−ブリッジチャンネル型ｍｏｓトランジスタの製造方法 Download PDF

Info

Publication number
JP4796329B2
JP4796329B2 JP2005145097A JP2005145097A JP4796329B2 JP 4796329 B2 JP4796329 B2 JP 4796329B2 JP 2005145097 A JP2005145097 A JP 2005145097A JP 2005145097 A JP2005145097 A JP 2005145097A JP 4796329 B2 JP4796329 B2 JP 4796329B2
Authority
JP
Japan
Prior art keywords
channel
pattern
film
bridge
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2005145097A
Other languages
English (en)
Other versions
JP2005340810A (ja
Inventor
珍俊 朴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020040037517A external-priority patent/KR100625177B1/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2005340810A publication Critical patent/JP2005340810A/ja
Application granted granted Critical
Publication of JP4796329B2 publication Critical patent/JP4796329B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は半導体装置の製造方法に関し、より詳細にはマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法とマルチ−ブリッジチャンネル型相補型ＭＯＳ（ＣＭＯＳ：Ｃｏｍｐｌｅｍｅｎｔｒａｙ ＭＯＳ）トランジスタの製造方法に関する。
半導体装置が高集積化されることによってアクティブ領域の大きさが減少している。さらに、前記アクティブ領域に形成されるＭＯＳトランジスタのチャンネル長さが減少している成り行きである。前記ＭＯＳトランジスタのチャンネル長さが小さくなるとチャンネル領域での電界や電位に及ぶソース／ドレーンの影響が悪くなるが、このような現象はショートチャンネル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）と称される。また、前記アクティブ領域の減少によってチャンネル幅も減少されるが、その結果しきい電圧が増加する狭幅チャンネル効果が現れる。
従って、基板上に形成される素子の大きさを縮小させながら素子の性能を極大化させるための多様な方法が研究されつつある。その代表的なものとしてフィン（ｆｉｎ）構造、ＤＥＬＴＡ（ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ Ｌｅａｎ−ｃｈａｎｎｅｌ Ｔｒａｎｓｉｓｔｏｒ）構造、ＧＡＡ（Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ）構造のような垂直型トランジスタの構造を挙げることができる。
例えば、特許文献１には平行な複数個の薄いチャンネルフィン（ｆｉｎ）がソース／ドレーン領域の間に形成され、前記チャンネルの上面及び側壁上にゲート電極が拡張される構造を有するフィン型ＭＯＳトランジスタが開示されている。前記フィン型ＭＯＳトランジスタによると、チャンネルフィンの両側側面上にゲート電極が形成され前記両側側面からゲート制御が行われることによって、ショートチャンネル効果を減少させる。しかし、前記フィン型ＭＯＳトランジスタは複数個のチャンネルフィンがゲートの幅方向に沿って平行に形成されるので、チャンネル領域及びソース／ドレーン領域が占める面積が大きくなり、チャンネル数が増えることによりソース／ドレーン接合キャパシタンスが増加するという問題点がある。
前記ＤＥＬＴＡ構造のＭＯＳトランジスタの例は特許文献２に開示されている。前記ＤＥＬＴＡ構造ではチャンネルを形成するアクティブが一定の幅を有し垂直に突出するように形成される。また、ゲート電極が垂直に突出したチャンネル領域を取り囲むように形成される。従って、突出した部分の高さがチャンネルの幅を成し、突出した部分の幅がチャンネルの厚さを成す。よって、前記チャンネルの場合には突出した部分の両面を全部用いることができるので、チャンネルの幅が２倍になる効果を得ることができ狭幅チャンネル効果を防止することができる。また、突出した部分の幅を減少させる場合、両側面に形成されるチャンネルの空乏層が互いに重なるようにチャンネルの導電性を増加させることができる。
しかし、前記ＤＥＬＴＡ構造のＭＯＳトランジスタをバルク型シリコン基板に具現する場合、チャンネルを成すようになる部分が突出するように基板を加工し、突出した部分を酸化防止膜で被覆した状態で基板の酸化を実施しなければならない。このとき、酸化を過度に実施すると、チャンネルを成す突出部と基板本体を連結する部分が酸化防止膜で保護されていない部分から側面拡散された酸素によって酸化されることで、チャンネルと基板本体とが隔離される。その結果、過度な酸化によってチャンネル隔離が行われ、連結部分のチャンネルの厚さが薄くなり、単結晶膜が酸化過程で応力を受け損傷を被る問題が発生する。
反面、前記ＤＥＬＴＡ構造のＭＯＳトランジスタをＳＯＩ（Ｓｉｌｉｃｏｎ-Ｏｎ-Ｉｎｓｕｌａｔｏｒ）型基板に形成する場合には、ＳＯＩ膜を狭い幅を有するようにエッチングしてチャンネル領域を形成するので、バルク型基板を使用するときの過度な酸化に起因した問題がなくなる。しかし、ＳＯＩ型基板を使用するとチャンネルの幅がＳＯＩ膜の厚さに制限され、完全空乏方式のＳＯＩ型基板はＳＯＩ膜の厚さが数百Åに過ぎないので、使用による制限が伴う。
一方、前記ＧＡＡ構造のＭＯＳトランジスタでは、通常的にＳＯＩ膜でアクティブパターンを形成し、その表面がゲート絶縁膜で被覆されたアクティブパターンのチャンネル領域をゲート電極が取り囲むように形成する。従って、ＤＥＬＴＡ構造で言及した効果と似たような効果を得ることができる。
しかし、前記ＧＡＡ構造を具現するためには、ゲート電極がチャンネル領域でアクティブパターンを取り囲むように形成するために、アクティブパターンの下側の埋没酸化膜を等方性食刻のアンダーカット現象を用いてエッチングする。このとき、前記ＳＯＩ膜がそのままチャンネル領域及びソース／ドレーン領域に利用されるので、このような等方性食刻過程の間チャンネル領域の下部だけではなくソース／ドレーン領域の下部も相当部分除去される。従って、ゲート電極用導電膜を蒸着するときチャンネル領域だけではなくソース／ドレーン領域の下部にもゲート電極が形成されることで、寄生キャパシタンスが大きくなるという問題がある。
また、前記等方性食刻過程でチャンネル領域の下部が水平エッチングされ、後続工程でゲート電極で埋立されるトンネルの水平長さ（または幅）が大きくなる。従って、前記方法によると、チャンネル幅より小さいゲート長さを有するＭＯＳトランジスタを製造することが不可能になり、ゲート長さを縮小することに限界がある。
本出願人は、素子の集積度と速度を向上させることができるマルチ−ブリッジチャンネルＭＯＳトランジスタに関する発明を２００２年１０月１日付けで特許文献３として特許出願したところである。
特許文献３に開示されたマルチ−ブリッジチャンネル型ＭＯＳトランジスタは半導体基板の主表面上に垂直方向に形成された複数個のチャンネル、前記チャンネルの間を貫通するトンネルを含むアクティブチャンネルパターン、前記トンネルを埋立しながら前記複数個のチャンネルを取り囲むように形成されたゲート電極、及び前記アクティブチャンネルパターン両側に形成され前記複数個のチャンネルと連結されるソース／ドレーン領域を含む。
ここで、前記アクティブチャンネルパターンは半導体基板の主表面上に複数個のチャンネル層間膜と複数個のチャンネル膜を交互に積層した後、前記複数個のチャンネル層間膜を選択的に除去してトンネルを形成することによって得ることができる。特に、前記チャンネル層間膜は主にシリコン−ゲルマニウムを使用して形成し、前記チャンネル膜は主にシリコンを使用して形成する。さらに、前記アクティブチャンネルパターンをＮＭＯＳトランジスタのチャンネルに形成する場合には前記チャンネル層間膜とチャンネル膜にリン（Ｐ）のような５族元素を主にドーピングし、前記アクティブチャンネルパターンをＰＭＯＳトランジスタのチャンネルに形成する場合には前記チャンネル層間膜とチャンネル膜にホウ素（Ｂ）のような３族元素を主にドーピングする。
そして、前記トンネルを形成するためのチャンネル層間膜の選択的除去は前記チャンネル膜に対して前記チャンネル層間膜が有するエッチング選択比を用いたエッチングによって行われる。ここで、前記ボロン（Ｂ）がドーピングされたチャンネル層間膜の場合には、前記エッチング選択比を用いた選択的除去が容易に行われる。
図１及び図２は、従来の方法によって製造されたマルチ−ブリッジチャンネル型ＭＯＳトランジスタのアクティブチャンネルパターンを示す写真である。
前記チャンネル膜としてシリコン膜を選択し、前記チャンネル層間膜として約３０％のゲルマニウムを含むシリコン膜を選択して交互に積層した後、前記エッチング選択比を用いた選択的除去のために水酸化アンモニウム、過酸化水素及び脱イオン水を含むエッチング液を使用してエッチングを実施した。その結果、図１のように前記チャンネル層間膜の除去が容易に行われることを確認することができる。
しかし、前記リン（Ｐ）がドーピングされたチャンネル層間膜の場合には、前記エッチング選択比を用いた選択的除去が殆ど行われない。実際に、前記チャンネル膜としてシリコン膜を選択し、前記チャンネル層間膜として約３０％のゲルマニウムを含むシリコン膜を選択して交互に積層した後、前記エッチング選択比を用いた選択的除去のために水酸化アンモニウム、過酸化水素及び脱イオン水を含むエッチング液を使用してエッチングした。その結果、図２のように前記チャンネル層間膜の除去が殆ど行われないことを確認することができる。
従って、従来のマルチ−ブリッジチャンネル型ＭＯＳトランジスタ製造では、リン（Ｐ）がドーピングされたチャンネル層間膜の選択的除去が行われないことによってＰＭＯＳトランジスタのチャンネルの形成が容易ではないという問題点がある。さらに、ＰＭＯＳトランジスタのチャンネルの形成が容易ではないのでマルチ−ブリッジチャンネル型相補型ＭＯＳトランジスタを製造することができないという問題点がある。
本発明の目的は、ＮＭＯＳトランジスタのチャンネルの形成が容易なマルチ−ブリッジチャンネル型トランジスタの製造方法を提供することにある。
本発明の他の目的は、マルチ−ブリッジチャンネル型相補型ＰＭＯＳトランジスタを容易に製造するための方法を提供することにある。
前記本発明の目的を達成するための本発明のマルチブリッジチャンネル型トランジスタの製造方法では、ホウ素でドーピングされるかまたはホウ素がドーピングされていないチャンネル層間膜及びチャンネル膜を半導体基板の主表面上に交互に積層して予備アクティブパターンを形成する。次に、前記予備アクティブパターンの両側にソース／ドレイン領域を形成した後、前記チャンネル層間膜を選択的に除去して、前記予備アクティブパターンを貫通する複数個のトンネルを形成する。これにより、前記トンネルと前記チャンネル膜からなる複数個のチャンネルとを含むアクティブチャンネルパターンを得る。そして、前記トンネルを埋立しながら前記チャンネルを取り囲む複数個のゲート電極を形成する。
特に、ホウ素がドーピングされたチャンネル層間膜の選択的除去は前記チャンネル層間膜とチャンネル膜が有する互いに異なるエッチング選択比を用いたエッチングによって達成される。このとき、前記チャンネル膜に対して前記チャンネル層間膜が有するエッチング選択比が１０：１未満に組成される場合には、前記チャンネル層間膜の除去が容易に実施されないので望ましくなく、前記エッチング選択比が１５０：１超過に組成される場合には、前記チャンネル層間膜を除去するとき工程制御が容易ではない。従って、前記チャンネル膜に対して前記チャンネル層間膜が有するエッチング選択比を１０から１５０：１に組成することが望ましい。
ここで、前記エッチング選択比の組成は、水酸化アンモニウム、過酸化水素、脱イオン水を含むエッチング溶液を使用することによって達成される。このとき、前記エッチング溶液は７０から８０℃の温度を有するように組成される。また、前記エッチング選択比の組成は過酢酸、フッ素を含有する化合物、溶媒などを含むエッチング溶液を使用することによって達成される。このとき、２０から７０℃の温度を有するエッチング溶液を使用する。
そして、本発明においては、Ｎチャンネルに該当するアクティブチャンネルパターンをまず形成した後、前記ＮＭＯＳトランジスタのチャンネルに該当するアクティブチャンネルパターン全部または一部をＰＭＯＳトランジスタのチャンネルに該当するアクティブチャンネルパターンに形成する。前記ＰＭＯＳトランジスタのチャンネルに該当するアクティブチャンネルパターンはリンのドーピングによって達成する。このように、ＰＭＯＳトランジスタのチャンネルに該当するアクティブチャンネルパターンを容易に形成することができる。また、前記ＮＭＯＳトランジスタのチャンネルに該当するアクティブチャンネルパターンの一部または全部を前記ＰＭＯＳトランジスタのチャンネルに該当するアクティブチャンネルパターンに形成することができる。
従って、本発明はＰＭＯＳトランジスタのチャンネルを有するマルチ−ブリッジチャンネル型トランジスタを容易に製造することができる。
前記本発明の目的を達成するための本発明のマルチブリッジチャンネル型トランジスタの製造方法において、半導体基板の主表面上にチャンネル層間膜及びチャンネル膜を交互に積層して予備アクティブパターンを形成する。続いて、前記予備アクティブパターンの両側にソース／ドレーン領域を形成した後、前記チャンネル層間膜を選択的に除去して、前記予備アクティブパターンを貫通する複数個のトンネルを形成する。これにより、前記トンネルと前記チャンネル膜からなる複数個のチャンネルとを含むアクティブチャンネルパターンを得る。続いて、前記複数個のアクティブチャンネルパターンに第１導電型不純物をドーピングして、前記第１導電型不純物がドーピングされたアクティブチャンネルパターンを形成した後、前記複数個のトンネルを埋立しながら前記複数個のチャンネルを取り囲む複数個のゲート電極を形成する。
ここで、本発明は前記チャンネル層間膜の選択的除去を実施した後、ホウ素のドーピングを実施してホウ素がドーピングされたアクティブチャンネルパターンを形成する。従って、前記チャンネル層間膜に不純物がドーピングされていないので、前記チャンネル層間膜の選択的除去を容易に実施することができる。
前記本発明のさらにまたの目的を達成するための一実施例によるマルチブリッジチャンネル型トランジスタの製造方法において、半導体基板の主表面上に第１導電型不純物がドーピングされた複数個のチャンネル層間膜及びチャンネル膜を交互に積層して予備アクティブパターンを形成する。続いて、前記予備アクティブパターンの両側にソース／ドレーン領域を形成した後、前記チャンネル層間膜を選択的に除去して前記予備アクティブパターンを貫通する複数個のトンネルを形成する。これにより、前記トンネルと前記チャンネル膜からなる複数個のチャンネルを含むアクティブチャンネルパターンを得る。このとき、前記アクティブチャンネルパターンは第１導電型不純物がドーピングされたアクティブチャンネルパターンに該当する。続いて、前記第１導電型不純物がドーピングされたアクティブチャンネルパターンに第２導電型不純物をドーピングして前記第２導電型不純物がドーピングされたアクティブチャンネルパターンを形成した後、前記複数個のトンネルを埋立しながら前記複数個のチャンネルを取り囲む複数個のゲート電極を形成する。
ここで、前記第１導電型不純物は３族元素として、例えば、ボロン、ガリウム、リンなどを挙げることができる。これらは単独に使用することが望ましいが混合して使用することもできる。従って、前記チャンネル層間膜とチャンネル膜にボロンのような３族元素がドーピングされているので前記第１導電型不純物がドーピングされたチャンネル層間膜の選択的除去は容易に実施される。
そして、本発明は前記第１導電型不純物がドーピングされたチャンネル層間膜の選択的除去を実施した後、前記第２導電型不純物のドーピングを実施する。このとき、第２導電型不純物は５族元素として、例えば、リン、砒素などを挙げることができる。
従って、本発明はＮＭＯＳトランジスタのチャンネルに該当するアクティブチャンネルパターンを形成した後、チャンネル層間膜の選択的除去を実施する。よって、前記チャンネル層間膜の選択的除去は容易に行われる。そして、前記チャンネル層間膜の選択的除去を実施した後、前記第２導電型不純物のドーピングを実施してＰＭＯＳトランジスタのチャンネルに該当するアクティブチャンネルパターンを形成する。また、前記ＮＭＯＳトランジスタのチャンネルに該当するアクティブチャンネルパターンの一部または全部を前記ＰＭＯＳトランジスタのチャンネルに該当するアクティブチャンネルパターンに形成することができる。
前記本発明の目的を達成するための本発明のマルチブリッジチャンネル型トランジスタの製造方法において、ホウ素でドーピングされるかまたは不純物でドーピングされない複数個のチャンネル層間膜及び複数個のチャンネル膜が交互に積層された予備アクティブパターンを半導体基板の第１領域と第２領域上に連続的に形成する。そして、前記第１領域に形成された予備アクティブパターン両側と前記第２領域に形成された予備アクティブパターン両側それぞれにソース／ドレイン領域を形成した後、前記予備アクティブパターンのチャンネル層間膜を選択的に除去し、前記予備アクティブパターンを貫通する複数個のトンネルを形成する。これにより、前記第１領域には前記トンネルと前記チャンネル膜からなる複数個の第１チャンネルとを含む第１アクティブチャンネルパターンが形成され、前記第２領域には前記トンネルと前記チャンネル膜からなる複数個の第２チャンネルとを含む第２アクティブチャンネルパターンが形成される。そして、前記第１アクティブチャンネルパターンは第１導電型不純物がドーピングされたアクティブチャンネルパターンに形成し、前記第２アクティブチャンネルパターンはリンがドーピングされたアクティブチャンネルパターンに形成する。続いて、前記第１領域には前記第１アクティブチャンネルパターンのトンネルを埋立しながら前記第１チャンネルを取り囲む複数個の第１ゲート電極を形成し、前記第２領域には前記第２アクティブチャンネルパターンのトンネルを埋立しながら前記第２チャンネルを取り囲む複数個の第２ゲート電極を形成する。
これにより、前記第１領域と第２領域に形成されたチャンネル層間膜の容易な除去が可能である。即ち、前記除去がホウ素がドーピングされていないかまたはホウ素がドーピングされたチャンネル層間膜を対象とするからである。
従って、本発明はＮＭＯＳトランジスタのチャンネルに該当するアクティブチャンネルパターンを形成した後、チャンネル層間膜の選択的除去を実施して、前記チャンネル層間膜の選択的除去を実施した後、ＮＭＯＳトランジスタのチャンネルに該当するアクティブチャンネルパターンとＰＭＯＳトランジスタのチャンネルに該当するアクティブチャンネルパターンを形成する。
これにより、本発明はＮＭＯＳトランジスタのチャンネルを有するマルチ−ブリッジチャンネル型トランジスタだけではなくＰＭＯＳトランジスタのチャンネルを有するマルチ−ブリッジチャンネル型トランジスタを容易に製造することができる。特に、本発明はＮＭＯＳトランジスタのチャンネルとＰＭＯＳトランジスタのチャンネルとを共に有するマルチ−ブリッジチャンネル型相補型ＭＯＳトランジスタを容易に製造することができる。
図３は本発明の製造方法に従って製造されたマルチ−ブリッジチャンネル型ＭＯＳトランジスタを示す平面図であり、図４及び図５はそれぞれ、図３のＡ−Ａ’線及びＢ−Ｂ’線に対応する断面図である。
図３から図５に示すように、前記マルチ−ブリッジチャンネル型ＭＯＳトランジスタは、半導体基板１０の主表面上に垂直な上部方向に形成された複数個のチャンネル４４ａ、４４ｂと、前記複数個のチャンネル４４ａ、４４ｂの間に形成された複数個のトンネル４２ａ、４２ｂとからなるアクティブチャンネルパターンを含む。特に、最下部に形成されたトンネル４２ａは最下部のチャンネル膜４４ａとその下に位置する半導体基板１０の主表面との間に形成される。そして、最上部に位置するチャンネル膜４４ｂ上にはトンネル形状のグルーブ４２ｃが形成される。ここで、前記半導体基板１０はシリコン（Ｓｉ）、シリコン−ゲルマニウム（ＳｉＧｅ）、シリコン−オン−インシュレータ（ＳＯＩ）、シリコン−ゲルマニウム−オン−インシュレータ（ＳＧＯＩ）からなり、望ましくは、単結晶シリコンからなる。そして、前記複数個のチャンネル４４ａ、４４ｂは半導体物質として、単結晶シリコンを使用して形成する。
前記アクティブパターン３０の両側側面には前記チャンネル４４ａ、４４ｂと連結されるソース／ドレーン領域３４が形成される。また、前記ソース／ドレーン領域３４と前記チャンネル４４ａ、４４ｂとの間にはソース／ドレーン拡張膜３２が形成される。従って、アクティブパターン３０は前記ソース／ドレーン拡張膜３２及びソース／ドレーン領域３４を含む。ここで、ソース／ドレーン領域３４はポリシリコン、金属、金属シリサイドなどのような導電性物質から形成される。また、前記ソース／ドレーン拡張膜３２は前記チャンネル４４ａ、４４ｂと同一の物質を使用して前記チャンネル４４ａ、４４ｂから延長されるように形成する。特に、前記ソース／ドレーン拡張膜３２は望ましくは選択的にエピタキシャル単結晶シリコンで形成される。
前記チャンネル４４ａ、４４ｂの間に形成されたトンネル４２ａ、４２ｂと、トンネル形状のグルーブ４２ｃとを埋立しながら前記チャンネル４４ａ、４４ｂを縦方向に取り囲む複数個のゲート電極４８ａ、４８ｂ、４８ｃが形成される。ここで、前記ゲート電極２８ａ、４８ｂ、４８ｃはポリシリコンを使用して形成する。そして、前記ゲート電極４８ａ、４８ｂ、４８ｃと前記チャンネル４４ａ、４４ｂとの間（即ち、トンネル４２及びトンネル上のグルーブ４２ｃの内面とチャンネルの側壁）にはゲート絶縁膜４６がそれぞれ形成される。前記ゲート絶縁膜４６には熱酸化膜、ＯＮＯ（Ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）膜などを選択することができる。また、最上部に位置するゲート電極４８ａの上面にゲート抵抗を低くするための金属シリサイドからなるゲート積層膜５０が形成される。
前記チャンネル４４ａ、４４ｂからなるチャンネル領域を除いたソース／ドレーン領域３４を取り囲むフィールド領域２２が形成される。また、最下部に形成されたトンネル４２ａの下に位置する半導体基板１０の主表面には高濃度ドーピング領域１２が形成される。前記高濃度ドーピング領域１２はショートチャンネル効果を誘発する可能性のある基底（ｂｏｔｔｏｍ）トランジスタの動作を防止する役割をする。
特に、前記アクティブチャンネルパターンのチャンネル４４ａ、４４ｂには導電型不純物がドーピングされる。このとき、前記導電型不純物の一例としては、ホウ素、インジウム、ガリウムなどを挙げることができる。これらは単独に使用することが望ましいが２つ以上を混合して使用することもできる。また、前記導電型不純物の他の例としてはリン、砒素などを挙げることができる。これらも単独に使用することが望ましいが、２つを混合して使用することもできる。そして、前記導電型不純物としてホウ素、インジウム、ガリウムなどを選択する場合には前記チャンネル４４ａ、４４ｎはＮＭＯＳトランジスタのチャンネルに形成される。また、前記導電型不純物として、リン、砒素などを使用する場合には、前記チャンネル４４ａ、４４ｂはＰＭＯＳトランジスタのチャンネルに形成される。
図６は本発明の製造方法により製造されたマルチ−ブリッジチャンネル型ＭＯＳトランジスタのアクティブチャンネルパターンを示す斜視図であり、図７は本発明の製造方法により製造されたマルチ−ブリッジチャンネル型ＭＯＳトランジスタのゲート電極を示す斜視図である。
図６に示すように、半導体基板（図示せず）の主表面上に形成されたアクティブチャンネルパターンは垂直方向に形成された複数個のチャンネル４ａ、４ｂ、４ｃを具備する。ここで、前記チャンネル４ａ、４ｂ、４ｃは３個のチャンネルを示しているが、２つまたはそれ以上の個数のチャンネルを形成することもできる。前記チャンネル４ａ、４ｂ、４ｃは狭い幅を有し垂直方向に積層された形態を有する。そして、それぞれのチャンネル４ａ、４ｂ、４ｃの間には複数個のトンネル２ａ、２ｂ、２ｃが形成されている。前記アクティブチャンネルパターンの両側には前記チャンネル４ａ、４ｂ、４ｃと連結されるソース／ドレーン領域３が形成される。前記ソース／ドレーン領域３は前記チャンネル４ａ、４ｂ、４ｃより広い幅を有して形成される。前記ソース／ドレーン領域３と前記チャンネル４ａ、４ｂ、４ｃとの間には前記ソース／ドレーン領域４と前記チャンネル４ａ、４ｂ、４ｃとを連結するソース／ドレーン拡張膜５を形成することもできる。
より具体的には、前記ソース／ドレーン領域３は前記アクティブチャンネルパターンの両側に比較的広い幅を有する直方体を有するように形成される。前記ソース／ドレーン領域３の間にはソース／ドレーン領域３に形成された直方体より狭い幅を有するチャンネル領域が形成され、前記ソース／ドレーン領域３を相互に連結する。そして、前記アクティブチャンネルパターンは２つのソース／ドレーン拡張膜５によって前記ソース／ドレーン領域３と連結される。このとき、前記２つのソース／ドレーン拡張膜５は垂直方向に形成された複数個のチャンネル４ａ、４ｂ、４ｃによって相互に連結される。そして、前記チャンネル４ａ、４ｂ、４ｃの間には複数個のトンネル２ａ、２ｂ、２ｃが形成されている。最下部に形成されたトンネル２ａは最下部のチャンネル４ａとその下に位置した半導体基板の表面部位との間に形成され、最上部のチャンネル４ｃ上にはトンネル形状のグルーブ２’が形成される。
特に、前記チャンネル４ａ、４ｂ、４ｃには導電型不純物がドーピングされる。このとき、前記導電型不純物の一例としてはホウ素、インジウム、ガリウムなどを挙げることができる。これらは単独に使用することが望ましいが２つ以上を混合して使用することができる。また、前記導電型不純物の他の例としてはリン、砒素などを挙げることができる。これらも単独に使用することが望ましいが、２つを混合して使用することもできる。そして、前記導電型不純物としてホウ素、インジウム、ガリウムなどを選択する場合には前記チャンネル４ａ、４ｂ、４ｃはＮＭＯＳトランジスタのチャンネルに形成される。また、前記導電型不純物としてリン、砒素などを使用する場合には前記チャンネル４ａ、４ｂ、４ｃはＰＭＯＳトランジスタのチャンネルに形成される。
図７に示すように、前記トンネル２ａ、２ｂ、２ｃと前記グルーブ２’とを埋立しながら前記チャンネル４ａ、４ｂ、４ｃを縦方向（ソース／ドレーン領域の形成方向と平面的に垂直である方向）に取り囲むゲート電極６が形成される。そして、前記ゲート電極６と前記チャンネル４ａ、４ｂ、４ｃとの間にはゲート絶縁膜７が形成される。また、前記ゲート電極６の上面にはゲート積層膜８を形成することができる。
従って、マルチ−ブリッジチャンネル型ＭＯＳトランジスタは複数個の薄いチャンネル４ａ、４ｂ、４ｃが一つのソース／ドレーン領域３に連結され、前記ソース／ドレーン領域３を前記チャンネル４ａ、４ｂ、４ｃに対して垂直方向に一定のドーピングプロファイルを有するように形成することができる。従って、チャンネル数が増えても均一なソース／ドレーン接合キャパシタンスを保持することができ、前記接合キャパシタンスを充分に減少させながら電流を増加させ、素子の速度を向上させることができる。
また、前記ゲート電極６が前記チャンネル４ａ、４ｂ、４ｃを取り囲むので、それぞれのチャンネルが有する幅より小さいゲート長さを有するＭＯＳトランジスタを提供することができ、素子の集積度を向上させることができる。また、前記ゲート電極６で埋め立てられるトンネル２の水平長さがゲート長さ領域に局限されることで、チャンネルが有する幅より小さいゲート長さを有する高集積ＭＯＳトランジスタを具現することができる。
以下、本発明の望ましい複数の実施例を図面を参照して詳細に説明する。図面で、同一な参照符号は同一な部材を示す。
（実施例１）
図８から図２６は本発明の実施例１によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図であり、図２７から図３３は本発明の実施例１によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す斜視図である。
図８に示すように、単結晶シリコンからなる半導体基板１０の主表面に前記半導体基板のような導電型不純物をイオン注入する。これにより、前記半導体基板１０の主表面には基底トランジスタの動作を防止するための高濃度ドーピング領域１２が形成される。
図９に示すように、前記半導体基板１０上に複数個のチャンネル層間膜１４ａ、１４ｂ、１４ｃ及び複数個のチャンネル膜１６ａ、１６ｂを交互に積層する。以下、前記複数個のチャンネル層間膜１４ａ、１４ｂ、１４ｃはチャンネル層間膜１４でも表現し、前記チャンネル膜１６ａ、１６ｂはチャンネル膜１６でも表現する。前記チャンネル層間膜１４とチャンネル膜１６は互いに異なるエッチング選択比を有する単結晶半導体物質で形成する。具体的に、前記チャンネル層間膜１４は単結晶シリコン−ゲルマニウム物質を用いて約３００Åの厚さを有するように形成し、前記チャンネル１６は単結晶シリコン物質を用いて約３００Åの厚さを有するように形成する。さらに、前記チャンネル層間膜１４とチャンネル膜１６はボロン（Ｂ）がドーピングされた単結晶半導体物質で形成する。これにより、前記チャンネル層間膜１４は導電型チャンネル層間膜に形成され、前記チャンネル膜１６は導電型チャンネル膜に形成される。
また、前記チャンネル層間膜１４とチャンネル膜１６の厚さと反復回数は作ろうとするトランジスタの目的によって自由に調節することができる。本実施例においては前記チャンネル層間膜１４とチャンネル膜１６が有する全体厚さが約１０００から１５００Åになるように反復して積層する。
図１０に示すように、フォトレジストパターンを使用したエッチングを実施して前記チャンネル層間膜１４とチャンネル膜１６をパターニングする。これにより、前記半導体基板１０上には第１チャンネル層間膜パターン１４ａ’、１４ｂ’、１４ｃ’と第１チャンネル膜パターン１６ａ’、１６ｂ’からなる予備アクティブパターン１８が形成される。以下、前記第１チャンネル層間膜パターン１４ａ’、１４ｂ’、１４ｃ’は第１チャンネル層間膜パターン１４’でも表現し、前記第１チャンネル膜１６ａ’、１６ｂ’は第１チャンネル膜パターン１６’でも表現する。
そして、前記フォトレジストパターンを使用したエッチングを継続的に遂行して、半導体基板１０表面下に形成された高濃度ドーピング領域１２より深い深さを有する素子分離トレンチ２０を形成する。続いて、化学気相蒸着を実施して、前記素子分離トレンチ２０が形成された結果物上に酸化膜を形成した後、前記予備アクティブパターン１８の表面が露出されるまでエッチバック、または化学機械的研摩のような平坦化工程を実施する。これにより、前記半導体基板１０上には前記予備アクティブパターン１８を取り囲むフィールド領域２２が形成される。
図１１に示すように、前記予備アクティブパターン１８とフィールド領域２２上にエッチング阻止膜２３を連続的に形成する。そして、前記エッチング阻止膜２３上にダミーゲート膜２５と反射防止膜２７を順次に形成する。ここで、前記エッチング阻止膜２３は前記ダミーゲート膜２５に対して選択的に除去することができる物質を使用して約１５０Åの厚さを有するように形成する。前記物質の例としてシリコン窒化物を挙げることができる。これにより、前記エッチング阻止膜２３は前記ダミーゲート膜２５をエッチングするときその下に位置する構造物がエッチングされることを防止する。さらに、前記ダミーゲート膜２５はゲート領域を限定するためのものであって、シリコン酸化物を使用して約１０００Åの厚さを有するように形成する。そして、前記反射防止膜２７はシリコン窒化物を使用して約３００Åの厚さを有するように形成する。これにより、前記反射防止膜２７はフォトリソグラフィ工程を遂行するとき下部構造物から光が反射されることを防止する。
図１２に示すように、前記フォトリソグラフィ工程を遂行して形成されたフォトレジストパターンをエッチングマスクとして使用し、前記反射防止膜２７、ダミーゲート膜２５及びエッチング阻止膜２３を順次に乾式エッチングする。これにより、前記半導体基板１０上には反射防止膜パターン２８、ダミーゲート膜パターン２６及びエッチング阻止膜パターン２４を含むゲートハードマスク膜２９が形成される。このとき、前記ゲートハードマスク膜２９は約０．２５μｍの幅を有し、ソース／ドレーン領域とチャンネル領域を自動的にセルフアラインさせる役割をする。
図１３に示すように、前記ゲートハードマスク膜２９をエッチングマスクとして使用し、露出された予備アクティブパターン１８を半導体基板１０の表面が露出されるまでエッチングする。これにより、前記半導体基板にはソース／ドレーン領域が定義される。このように、前記ソース／ドレーン領域の定義によって前記予備アクティブパターン１８はチャンネル領域のみに形成される。そして、前記高濃度ドーピング領域１２の投射範囲下まで露出されるように前記エッチング工程をさらに遂行する。このように前記エッチング工程を遂行した結果、ゲートハードマスク膜２９の下には複数個の第２チャンネル層間膜パターン１４ａ’’、１４ｂ’’、１４ｃ’’と複数個の第２チャンネル膜パターン１６ａ’’、１６ｂ’’からなる予備アクティブチャンネルパターン１８ａが形成される。以下、前記第２チャンネル層間膜パターン１４ａ’’、１４ｂ’’、１４ｃ’’は第２チャンネル層間膜パターン１４’’でも表現し、前記第２チャンネル膜１６ａ’’、１６ｂ’’は第２チャンネル膜パターン１６’’でも表現する。
ここで、前記アクティブパターンをエッチングせずそのままソース／ドレーン領域に使用する従来のＧＧＡ構造では、チャンネル層間膜を等方性食刻するときトンネルが水平拡張され、ゲート電極の長さが大きくなるという問題が発生する。
しかし、本実施例においてはアクティブパターン中でソース／ドレーン領域の定義のためのエッチングを実施した後、前記定義された領域３０を導電物質で満たすことでソース／ドレーン領域を形成する。従って、前記予備アクティブチャンネルパターン１８ａを構成するチャンネル層間膜１４の水平長さがゲート長さ領域に局限される。従って、前記第２チャンネル層間膜パターン１４’’を等方性食刻してトンネルを形成するとき、前記トンネルが水平方向に拡張されることを防止することができる。その結果、本実施例においてはチャンネルが有する幅より小さいゲート長さを有する高集積ＭＯＳトランジスタを具現することができる。
図１４に示すように、前記半導体基板１０の前記定義された領域３０の表面と前記予備アクティブチャンネルパターン１８ａの側面とに部分的に選択的エピタキシャル単結晶膜を約３５０Åの厚さを有するように成長させる。これにより、前記定義された領域３０の表面と前記予備アクティブチャンネルパターン１８ａの側面とに前記選択的エピタキシャル単結晶膜からなるソース／ドレーン拡張膜３２が形成される。そして、傾斜イオン注入を実施して前記ソース／ドレーン拡張膜３２に不純物をドーピングする。
また、水素雰囲気で高温熱処理をさらに実施することで、前記ソース／ドレーン拡張膜３２の表面粗さを改善することができる。
図１５に示すように、前記ソース／ドレーン拡張膜３２が形成された前記定義された領域３０を埋め立てるように導電膜を形成した後、前記導電膜を予備アクティブチャンネルパターン１８ａの表面までエッチバックする。これにより、前記定義された領域３０には前記導電膜からなるソース／ドレーン領域３４が形成される。ここで、前記ソース／ドレーン領域３４を形成するための導電膜の例として選択的エピタキシャル単結晶膜、ポリシリコン膜、金属シリサイド膜などを挙げることができる。これらは単一薄膜で使用することが望ましいが、２つ以上が順次に積層された多層薄膜を使用することもできる。また、前記ソース／ドレーン領域を拡張するための導電膜は主に化学気相蒸着によって形成される。これにより、前記ソース／ドレーン領域３４は前記予備アクティブチャンネルパターン１８ａに沿って垂直に均一なドーピングプロファイルを有するように形成することができる。このとき、前記ゲートハードマスク２９の側面下部にソース／ドレーン領域３４を形成するための導電膜のテール３４ａが残ることもある。特に、前記テール３４ａは前記ゲートハードマスク膜パターン２９のエッチング阻止膜パターン２４の側面に集中的に残る。
図１６に示すように、前記ソース／ドレイン領域３４及びフィールド領域２２上に前記反射防止膜パターン２８と同じ物質であるシリコン窒化物を用いてマスク膜３５を形成する。これによって、前記マスク膜３５は、前記ゲートハードマスク膜２９をカバーする。ここで、マスク膜３５を形成する前に、熱酸化を進行して前記ソース／ドレイン領域３４の表面部位と前記予備アクティブチャンネルパターン１８ａの露出された表面部位とを酸化させて酸化膜を形成することもできる。前記酸化膜は、ストレスを緩衝させる役割を果たす。
図１７及び図２７に示すように、前記ダミーゲート膜パターン２６の表面が露出されるまで前記マスク膜３５をエッチバック、又は化学機械的研磨のような平坦化工程を遂行して除去する。これによって、前記マスク膜３５は、前記ダミーゲート膜パターン２６の表面を露出させるマスク膜パターン３６に形成される。
図１８及び図２８に示すように、前記マスク膜パターン３６と前記ダミーゲート膜パターン２６が有する互いに異なるエッチング選択比を用いて前記ダミーゲート膜パターン２６を選択的に除去する。これによって、前記エッチング阻止膜パターン２４の表面を露出させるゲートトレンチ３８が形成される。そして、前記エッチング阻止膜パターン２４は、前記ゲートトレンチ３８を得るためのエッチングにおいて、前記エッチング阻止膜パターン２４の下部に形成されている予備アクティブチャンネルパターン１８ａがエッチングされることを防止する。
図１９に示すように、前記ゲートマスク膜パターン２９のエッチング阻止膜パターン２４の側面にテール３４ａが残っている場合、前記テール３４ａは後続工程の実施によって形成されるゲート電極と合線される。従って、酸化工程を実施して前記テール３４ａを絶縁膜４０に変換させる。また、湿式エッチング工程を実施して前記テール３４ａを除去することもできる。
図２０及び図２９に示すように、前記ゲートトレンチ３８を通じて露出されたエッチング阻止膜パターン２４を除去する。そして、イオン注入を実施して前記予備アクティブチャンネルパターン１８ａにドーピングを行うこともできる。ここで、前記ドーピングにおいては、ボロンのような不純物を用いる。また、前記予備アクティブチャンネルパターン１８ａの第２チャンネル膜パターン１６ａ”、１６ｂ”それぞれにドーピング濃度が異なるようにイオン注入を実施することもできる。これは、ゲート電極に印加される電圧によるトランジスタの段階的動作を得るためである。
そして、前記ソース／ドレイン領域３４をエッチングマスクとして用いたエッチングを実施してフィールド領域２２を選択的に除去する。これによって、図６に示したように、前記予備アクティブチャンネルパターン１８ａの側面部分が露出される。
図２１及び図３０に示すように、前記ソース／ドレイン拡張膜３２の側面部位を部分的に露出させた後、前記予備アクティブチャンネルパターン１８ａの第２チャンネル層間膜パターン１４”を選択的に除去する。前記第２チャンネル層間膜パターン１４”の選択的除去は前記第２チャンネル層間膜パターン１４”と第２チャンネル膜パターン１６”が有する互いに異なるエッチング選択比を用いたエッチングによって達成される。
ここで、前記チャンネル膜に対して前記チャンネル層間膜が有するエッチング選択比を１０〜１５０：１に調整することが望ましい。そして、前記エッチング選択比が３０〜１５０：１に調整されることがより望ましく、前記エッチング選択比が５０〜１５０：１に調整されることが更に望ましく、前記エッチング選択比が７０〜１５０：１に調整されることがより更に望ましく、前記エッチング選択比が１００〜１５０：１に調整されることが一番望ましい。
従って、前記エッチングにおいては、前記第２チャンネル膜パターン１６”に対して前記第２チャンネル層間膜パターン１４”が有するエッチング選択比を約１００〜１５０：１に調整する。これにより、過硝酸、フッ酸が含まれた化合物、溶媒などを含み、約５０℃の温度を有するエッチング溶液を用いる。特に、前記エッチングにおいては、ボロン（Ｂ）がドーピングされた第２チャンネル層間膜パターン１４”を除去するため、特別な困難なしにエッチングを進行することができる。
もし、前記チャンネル層間膜１４とチャンネル膜１６に導電型不純物がドーピングされていない場合にも、特別な困難なしに前記エッチングを進行することができる。
その結果、予備アクティブチャンネルパターン１８ａを貫通する複数のトンネル４２ａ、４２ｂと最上部に位置するトンネルグルーブ４２ｃとが形成される。また、前記予備アクティブチャンネルパターン１８ａの第２チャンネル膜パターン１６”は複数のチャンネル４４ａ、４４ｂに形成される。従って、前記半導体基板上には、前記複数のトンネル４２ａ、４２ｂとトンネルグルーブ４２ｃ、及び前記複数のチャンネル４４ａ、４４ｂを含むアクティブチャンネルパターン４５が形成される。そして、前記複数のトンネル４２ａ、４２ｂと複数のチャンネル４４ａ、４４ｂは約５０％の誤差範囲内で前記ダミーゲートパターン２６の幅と同じ幅を有するように形成することができる。以下、前記トンネル４２ａ、４２ｂは、トンネル４２とも示し、前記チャンネル４４ａ、４４ｂはチャンネル４４とも示す。
特に、前記チャンネル４４の場合には、ホウ素（Ｂ）でドーピングされた単結晶半導体物質で形成されたチャンネル膜１６で構成されるので、前記チャンネル４４はＮＭＯＳトランジスタのチャンネルであると把握することができる。従って、前記チャンネル４４を対象として後続工程を進行してゲート電極を形成する場合には最終的にＮ−ＭＯＳトランジスタが具現される。以下、前記チャンネル４４はホウ素でドーピングされたチャンネルとも示す。
従って、本実施例では、前記ＮＭＯＳトランジスタのチャンネルをＰＭＯＳトランジスタのチャンネルに形成するための工程を更に進行する。ここで、前記ＰＭＯＳトランジスタのチャンネルは前記ＮＭＯＳトランジスタのチャンネルで形成された領域のうちに部分的に形成される。
図２２に示すように、前記ホウ素でドーピングされたチャンネル４４にリン（Ｐ）をドーピングする。その結果、前記ホウ素でドーピングされたチャンネル４４は、リンでドーピングされたチャンネル４９に転換される。これは、前記ホウ素がドーピングされたチャンネル４４が有するホウ素濃度より高い濃度でリンをドーピングすることによって達成される。ここで、前記リンでドーピングされたチャンネル４９は複数のチャンネル４９ａ、４９ｂを含む。このように、前記リンでドーピングされたチャンネル４９を獲得することで、本実施例では容易にＰＭＯＳトランジスタのチャンネルを形成することができる。前記リンのドーピングは主にプラズマ処理によって達成されるが、イオン注入によって達成することもできる。以下、前記ホウ素でドーピングされたチャンネル４４を含むアクティブチャンネルパターン４５を第１アクティブチャンネルパターンとも示し、前記リンでドーピングされたチャンネル４９を含むアクティブチャンネルパターン４７を第２アクティブチャンネルパターンとも示す。
もし、前記チャンネル層間膜１４とチャンネル膜１６に導電型不純物がドーピングされていない場合には、前記トンネルの形成のためのエッチングを実施した後、前記ＮＭＯＳトランジスタのチャンネル又はＰＭＯＳトランジスタのチャンネルを形成するための不純物のドーピングを実施することもできる。また、前記アクティブチャンネルパターンの全てにＮＭＯＳトランジスタのチャンネルの形成のためのホウ素をドーピングした後、ＰＭＯＳトランジスタのチャンネルの形成のためのリンをドーピングすることができる。そして、前記アクティブチャンネルパターンの一部にＮＭＯＳトランジスタのチャンネルの形成のためのホウ素をドーピングした後、残りのアクティブチャンネルパターンにＰＭＯＳトランジスタのチャンネルの形成のためのリンをドーピングすることができる。逆に、前記アクティブチャンネルパターンの全てにＰＭＯＳトランジスタのチャンネルの形成のためのリンをドーピングした後、ＮＭＯＳトランジスタのチャンネルの形成のためのホウ素をドーピングすることができる。そして、前記アクティブチャンネルパターンの一部にＰＭＯＳトランジスタのチャンネルの形成のためのリンをドーピングした後、残りのアクティブチャンネルパターンにＮＭＯＳトランジスタのチャンネルの形成のためのホウ素をドーピングすることができる。
図２３及び図３１に示すように、熱酸化工程を実施して前記リンでドーピングされたチャンネル４９の表面部位、及びトンネルグルーブ４２ｃの表面上にシリコン酸化窒化物（ｓｉｌｉｃｏｎ ｏｘｉｄｅ ｎｉｔｒｉｄｅ）を用いて約５０Åの厚さを有するゲート絶縁膜４６を形成する。ここで、前記リンでドーピングされたチャンネル４９によって露出されたソース／ドレイン拡張膜３２の表面の一部にもゲート絶縁膜４６が連続に形成される。
そして、前記ゲート絶縁膜４６を形成する前に、水素（Ｈ2）又はアルゴン（Ａｒ）雰囲気で高温熱処理を実施することもできる。このように、前記水素（Ｈ2）又はアルゴン（Ａｒ）雰囲気で高温熱処理を実施する場合、前記リンでドーピングされたチャンネル４９の表面粗さが改善することで、前記ゲート絶縁膜４６と前記リンでドーピングされたチャンネル４９との間の粗さが減少する。
図２４に示すように、前記トンネル４２とトンネルグルーブ４２ｃを埋め立てながら、前記リンでドーピングされたチャンネル４９を囲むようにゲート電極４８を形成する。ここで、前記ゲート電極４８は、ドープポリシリコンを用いて形成する。
図２５及び図３３に示すように、前記ゲート電極４８の上面に金属シリサイドを用いてゲート積層膜５０を形成する。そして、前記ゲート積層膜５０はシリコン酸化物又はシリコン窒化物を用いて形成することもできる。このように、前記ゲート積層膜５０を形成することで、ゲート抵抗を減少させることができ、ゲートのキャッピングの役割も果たすことができる。
図２６に示すように、前記マスクパターン３６を除去した後、金属配線などの後続工程を進行してマルチ−ブリッジチャンネル型ＭＯＳトランジスタを完成する。場合によっては、前記マスク膜３６を除去せず、そのまま層間絶縁膜として用いることもできる。
このように、本実施例では、ＮＭＯＳトランジスタのチャンネルに該当する第１アクティブチャンネルパターンを前に形成した後、前記第１アクティブチャンネルパターンのホウ素でドーピングされたチャンネルをリンでドーピングされたチャンネル膜で形成する。従って、ＰＭＯＳトランジスタのチャンネル、即ち、ＰＭＯＳトランジスタのチャンネルを有するマルチ−ブリッジチャンネル型トランジスタを容易に製造することができる。
（実施例２）
図３４から図５１は、本発明の実施例２によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。本実施例は、実施例１で説明したマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法に基づいて具体的に説明する。
図３４に示すように、単結晶シリコンからなる半導体基板１０を準備する。ここで、前記半導体基板１０はＮ−ＭＯＳトランジスタを形成するためのＮ−ＭＯＳ領域である第１領域と、Ｐ−ＭＯＳトランジスタを形成するためのＰ−ＭＯＳ領域である第２領域とに区分することができる。その後、前記半導体基板１０のＮ−ＭＯＳ領域の主表面とＰ−ＭＯＳ領域の主表面とのそれぞれに前記半導体基板１０のような導電型不純物をイオン注入する。これによって、前記半導体基板１０のＮ−ＭＯＳ領域の主表面には第１高濃度ドーピング領域１２が形成され、前記半導体基板１０のＰ−ＭＯＳ領域の主表面には第２高濃度ドーピング領域１２０が形成される。このように、前記第１高濃度ドーピング領域１２と、第２高濃度ドーピング領域１２０を形成することは、基底トランジスタの動作を防止するためである。
図３５に示すように、前記半導体基板１０上に複数のチャンネル層間膜１４ａ、１４ｂ、１４ｃ及び複数のチャンネル膜１６ａ、１６ｂを交互に積層する。ここで、前記複数のチャンネル層間膜１４ａ、１４ｂ、１４ｃ及び複数のチャンネル膜１６ａ、１６ｂはＮ−ＭＯＳ領域とＰ−ＭＯＳ領域上に連続に形成する。以下、前記複数のチャンネル層間膜１４ａ、１４ｂ、１４ｃは、チャンネル層間膜１４とも示し、前記チャンネル膜１６ａ、１６ｂは、チャンネル膜１６とも示す。前記チャンネル層間膜１４とチャンネル膜１６は互いに異なるエッチング選択比を有する単結晶半導体物質で形成する。具体的に、前記チャンネル層間膜１４は、単結晶シリコン−ゲルマニウム物質を用いて約３００Åの厚さを有するように形成し、前記チャンネル膜１６は単結晶シリコン物質を用いて約３００Åの厚さを有するように形成する。更に、前記チャンネル層間膜１４とチャンネル膜１６はボロン（Ｂ）でドーピングされた単結晶半導体物質で形成する。これによって、前記チャンネル層間膜は、ボロンがドーピングされた導電型チャンネル層間膜で形成され、前記チャンネル膜はボロンがドーピングされた導電型チャンネル膜で形成される。
また、前記チャンネル層間膜１４とチャンネル膜１６の厚さと反復回数は製作しようとするトランジスタの目的によって自由に調節することができる。本実施例では、前記チャンネル層間膜１４とチャンネル膜１６が有する全体厚さが約１０００〜１５００Åになるよう反復して積層する。
図３６に示すように、フォトレジストパターンを用いたエッチングを実施して、前記チャンネル層間膜１４とチャンネル膜１６をパターニングする。これによって、前記Ｎ−ＭＯＳ領域とＰ−ＭＯＳ領域を有する半導体基板１０上には第１チャンネル層間膜パターン１４ａ’、１４ｂ’、１４ｃ’と第１チャンネル膜パターン１６ａ’、１６ｂ’で構成された予備アクティブパターン１８が形成される。ここで、前記Ｎ−ＭＯＳ領域の半導体基板１０上に形成された予備アクティブパターン１８を第１予備アクティブパターンとし、前記Ｐ−ＭＯＳ領域の半導体基板１０上に形成された予備アクティブパターン１８を第２予備アクティブパターンとして区分することができる。以下、前記第１チャンネル層間膜パターン１４ａ’、１４ｂ’、１４ｃ’は、第１チャンネル層間膜パターン１４’とも示し、前記第１チャンネル膜１６ａ’、１６ｂ’は、第１チャンネル膜パターン１６’とも示す。
そして、前記フォトレジストパターンを用いたエッチングを継続して遂行し、半導体基板１０の表面下に形成された高濃度ドーピング領域１２、１２０より深い深さを有する素子分離トレンチ２０を形成する。その後、化学気相蒸着を実施して、前記素子分離トレンチ２０が形成された結果物上に酸化膜を形成した後、前記予備アクティブパターン１８の表面が露出されるまでエッチバック、又は化学機械的研磨のような平坦化工程を実施する。これによって、前記半導体基板１０上には前記予備アクティブパターン１８を囲むフィールド領域２２が形成される。即ち、Ｎ−ＭＯＳ領域とＰ−ＭＯＳ領域のそれぞれにフィールド領域２０が形成される。
図３７に示すように、前記予備アクティブパターン１８とフィールド領域２２上にエッチング阻止膜２３を連続に形成する。そして、前記エッチング阻止膜２３上にダミーゲート膜２５と反射防止膜２７を順次形成する。即ち、前記エッチング阻止膜２３、ダミーゲート膜２５及び反射防止膜２７は、前記Ｎ−ＭＯＳ領域とＰ−ＭＯＳ領域に連続に形成される。ここで、前記エッチング阻止膜２３は、前記ダミーゲート膜２５に対して選択的に除去可能な物質を用いて約１５０Åの厚さを有するように形成し、前記物質の例としてはシリコン窒化物がある。これにより、前記エッチング阻止膜２３は、前記ダミーゲート膜２５をエッチングするとき、その下に位置する構造物がエッチングされることを防止する。また、前記ダミーゲート膜２５はゲート領域を限定するためのものであって、シリコン酸化物を用いて約１０００Åの厚さを有するよう形成する。そして、前記反射防止膜２７は、シリコン窒化物を用いて約３００Åの厚さを有するよう形成する。これによって、前記反射防止膜２７は、フォトリソグラフィ工程を遂行するとき、下部構造物から光が反射されることを防止する。
図３８に示すように、前記フォトリソグラフィ工程を遂行して形成されたフォトレジストパターンをエッチングマスクとして用い、前記反射防止膜２７、ダミーゲート膜２５及びエッチング阻止膜２３を順次乾式エッチングする。これによって、前記半導体基板１０上には反射防止膜パターン２８、ダミーゲート膜パターン２６及びエッチング阻止膜パターン２４を含むゲートハードマスク膜２９が形成される。ここで、前記ゲートハードマスク膜２９は、約０．２５μｍの幅を有し、ソース／ドレイン領域とチャンネル領域を自動にセルフアラインさせる役割を果たす。
図３９に示すように、前記ゲートハードマスク膜２９をエッチングマスクとして用い、露出された予備アクティブパターン１８を半導体基板１０の表面が露出するまでエッチングする。これによって、前記半導体基板にはソース／ドレイン領域が定義される。ここで、前記Ｎ−ＭＯＳ領域に定義されたソース／ドレイン領域を第１ソース／ドレイン領域とし、前記Ｐ−ＭＯＳ領域に定義されたソース／ドレイン領域を第２ソース／ドレイン領域として区分することができる。
このように、前記ソース／ドレイン領域の定義によって前記予備アクティブパターン１８はチャンネル領域にのみ形成される。そして、前記高濃度ドーピング領域１２、１２０の投射範囲（ｐｒｏｊｅｃｔｅｄ ｒａｎｇｅ）の下まで露出されるように前記エッチング工程を更に遂行する。このように、前記エッチング工程を遂行した結果、ゲートハードマスク膜２９の下には複数の第２チャンネル層間膜パターン１４ａ”、１４ｂ”、１４ｃ”と複数の第２チャンネル膜パターン１６ａ”、１６ｂ”で構成された予備アクティブチャンネルパターン１８ａが形成される。即ち、前記Ｎ−ＭＯＳ領域とＰ−ＭＯＳ領域のそれぞれに前記予備アクティブチャンネルパターン１８ａが形成される。ここで、前記Ｎ−ＭＯＳ領域に形成された予備アクティブチャンネルパターン１８ａを第１予備アクティブチャンネルパターンとし、前記Ｐ−ＭＯＳ領域に形成された予備アクティブチャンネルパターン１８ａを第２予備アクティブチャンネルパターンとして区分することもできる。以下、前記第２チャンネル層間膜パターン１４ａ”、１４ｂ”、１４ｃ”は、第２チャンネル層間膜パターン１４”とも示し、前記第２チャンネル膜１６ａ”、１６ｂ”は、第２チャンネル膜パターン１６”とも表現する。
ここで、前記アクティブパターンをエッチングせず、そのままソース／ドレイン領域に用いる従来のＧＧＡ構造においては、チャンネル層間膜を等方性エッチングするときにトンネルが水平拡張され、ゲート電極の長さが長くなる問題が発生する。
しかし、本実施例においては、アクティブパターンのうち、ソース／ドレイン領域の定義のためのエッチングを実施した後、定義された領域３０に導電物質を詰めることでソース／ドレイン領域を形成する。従って、前記予備アクティブチャンネルパターン１８ａを構成するチャンネル層間膜１４の水平長さがゲート長さ領域に局限される。従って、前記第２チャンネル層間膜パターン１４”を等方性エッチングしてトンネルを形成するとき、前記トンネルが水平方向に拡張されることを防止することができる。その結果、本実施例では、チャンネルが有する幅より小さいゲート長さを有する高集積相補型ＭＯＳ（ＣＭＯＳ）トランジスタを具現することができる。
図４０に示すように、前記半導体基板１０の前記定義された領域３０の表面と前記予備アクティブチャンネルパターン１８ａの側面とに部分的に選択的エピタキシャル単結晶膜を約３５０Åの厚さを有するよう成長させる。ここで、前記Ｎ−ＭＯＳ領域の予備アクティブチャンネルパターン１８ａには第１選択的エピタキシャル単結晶膜が形成され、前記Ｐ−ＭＯＳ領域の予備アクティブチャンネルパターン１８には第２選択的エピタキシャル単結晶膜が形成される。これによって、前記Ｎ−ＭＯＳ領域での前記定義された領域３０の表面と前記予備アクティブチャンネルパターン１８ａの側面とには第１ソースドレイン拡張膜３２が形成され、前記Ｐ−ＭＯＳ領域での前記定義された領域３０の表面と前記予備アクティブチャンネルパターン１８ａの側面とには第２ソースドレイン拡張膜３２０が形成される。
そして、傾斜イオン注入を実施して前記ソース／ドレイン拡張膜３２、３２０に不純物をドーピングする。また、水素雰囲気で高温熱処理を更に実施して前記ソース／ドレイン拡張膜３２、３２０の表面粗さ（ｒｏｕｇｈｎｅｓｓ）を改善することができる。
図４１に示すように、前記第１ソース／ドレイン拡張膜３２が形成された前記定義された領域３０と前記第２ソース／ドレイン拡張膜３２０が形成された前記定義された領域３０が埋め立てられるよう導電膜を形成した後、前記導電膜を予備アクティブチャンネルパターン１８ａの表面までエッチバックする。これによって、前記Ｎ−ＭＯＳ領域の定義された領域３０には前記導電膜で構成される第１ソース／ドレイン領域３４が形成され、前記Ｐ−ＭＯＳ領域の定義された領域３０には前記導電膜で構成される第２ソース／ドレイン領域３４０が形成される。ここで、前記ソース／ドレイン領域３４、３４０を形成するための導電膜の例としては選択的エピタキシャル単結晶膜、ポリシリコン膜、金属シリサイド膜などを挙げることができる。これらは、単一薄膜として用いることが望ましいが、二つ以上が順次積層された多層薄膜を用いることもできる。また、前記第１ソース／ドレイン領域３４を形成するための導電膜と前記第２ソース／ドレイン領域３４０を形成するための導電膜の場合にはそれらのそれぞれにドーピングされる物質の濃度と種類などを異なるようにして形成することもできる。前記ソース／ドレイン領域３４、３４０を拡張するための導電膜は、主に化学気相蒸着によって形成される。従って、前記ソース／ドレイン領域３４、３４０は、前記予備アクティブチャンネルパターン１８ａに沿って垂直に均一なドーピングプロファイルを有するように形成することができる。ここで、前記ゲートハードマスク２９の側面下部にソース／ドレイン領域３４、３４０を形成するための導電膜のテール３４ａが残る場合もある。特に、前記テール３４ａは、前記ゲートハードマスク膜パターン２９のエッチング阻止膜パターン２４の側面に集中的に残る。
図４２に示すように、前記ソース／ドレイン領域３４、３４０及びフィールド領域２２上に前記反射防止膜パターン２８と同じ物質であるシリコン窒化物を用いてマスク膜３５を形成する。これによって、前記マスク膜３５は、前記ゲートハードマスク膜２９をカバーする。ここで、前記マスク膜３５を形成する前に、熱酸化を進行して前記ソース／ドレイン領域３４、３４０の表面部位と前記予備アクティブチャンネルパターン１８ａの露出された表面部位とを酸化させて酸化膜を形成することもできる。前記酸化膜は、ストレスを緩衝させる役割を果たす。
図４３に示すように、前記ダミーゲート膜パターン２６の表面が露出されるまで前記マスク膜３５をエッチバック、又は化学機械的研磨のような平坦化工程を遂行して除去する。これによって、前記マスク膜３５は前記ダミーゲート膜パターン２６の表面を露出させるマスク膜パターン３６に形成される。即ち、前記Ｎ−ＭＯＳ領域とＰ−ＭＯＳ領域のそれぞれにマスク膜パターン３６が形成される。
図４４に示すように、前記マスク膜パターン３６と前記ダミーゲート膜パターン２６が有する互いに異なるエッチング選択比を用いて前記ダミーゲート膜パターン２６を選択的に除去する。これによって、前記エッチング阻止膜パターン２４の表面を露出させるゲートトレンチ３８を得る。即ち、前記Ｎ−ＭＯＳ領域とＰ−ＭＯＳ領域のそれぞれにゲートトレンチ３８を得ることができる。そして、前記エッチング阻止膜パターン２４は、前記ゲートトレンチ３８を得るためのエッチングにおいて、前記エッチング阻止膜パターン２４の下部に形成されている予備アクティブチャンネルパターン１８ａがエッチングされることを防止する。
図４５に示すように、前記ゲートマスク膜パターン２９のエッチング阻止膜パターン２４の側面にテール３４ａが残っている場合、前記テール３４ａは、後続工程の実施によって形成されるゲート電極と合線される。従って、酸化工程を実施して前記テール３４ａを絶縁膜４０に変換させる。また、湿式エッチング工程を実施して前記テール３４ａを除去することもできる。
図４６に示すように、前記ゲートトレンチ３８を通じて露出されたエッチング阻止膜パターン２４を除去する。そして、イオン注入を実施して前記予備アクティブチャンネルパターン１８ａにドーピングを行うこともできる。ここで、前記ドーピングにおいては、ボロンのような不純物を用いる。その後、前記ソース／ドレイン領域３４をエッチングマスクとして用いたエッチングを実施してフィールド領域２２を選択的に除去する。これによって、前記予備アクティブチャンネルパターン１８ａの側面部分が露出される。
図４７に示すように、前記予備アクティブチャンネルパターン１８ａの第２チャンネル層間膜パターン１４”を選択的に除去する。即ち、前記Ｎ−ＭＯＳ領域とＰ−ＭＯＳ領域のそれぞれに形成されている第２チャンネル層間膜パターン１４”を選択的に除去する。ここで、前記第２チャンネル層間膜パターン１４”の選択的除去は前記第２チャンネル層間膜パターン１４”と第２チャンネル膜パターン１６”が有する互いに異なるエッチング選択比を用いたエッチングによって達成される。
ここで、前記第１導電型チャンネル膜に対して前記第１導電型チャンネル層間膜が有するエッチング選択比を１０〜１５０：１に調整することが望ましい。そして、前記エッチング選択比が３０〜１５０：１に調整されることがより望ましく、前記エッチング選択比が５０〜１５０：１に調整されることがより更に望ましく、前記エッチング選択比が７０〜１５０：１に調整されることがより更に望ましく、前記エッチング選択比が１００〜１５０：１に調整されることが一番望ましい。
具体的に、前記エッチングにおいては、前記第２チャンネル膜パターン１６”に対して前記第２チャンネル層間膜パターン１４”が有するエッチング選択比を約１００〜１５０：１に調整する。これにより、過硝酸、フッ素が含まれた化合物、溶媒などを含み、２０〜７０℃の温度を有するエッチング溶液を用いる。特に、前記エッチングにおいては、ボロン（Ｂ）がドーピングされた第２チャンネル層間膜パターン１４”を除去するため、特別な困難なしにエッチングを進行することができる。
その結果、前記Ｎ−ＭＯＳ領域には、前記予備アクティブチャンネルパターン１８ａを貫通する複数のトンネル４２ａ、４２ｂと最上部に位置するトンネルグルーブ４２ｃとが形成される。また、前記Ｎ−ＭＯＳ領域の予備アクティブチャンネルパターン１８ａの第２チャンネル膜パターン１６”は、複数のチャンネル４４ａ、４４ｂに形成される。従って、前記Ｎ−ＭＯＳ領域の半導体基板上には前記複数のトンネル４２ａ、４２ｂとトンネルグルーブ４２ｃ、及び前記複数のチャンネル４４ａ、４４ｂを含む第１アクティブチャンネルパターン４５が形成される。また、前記Ｐ−ＭＯＳ領域には、前記予備アクティブチャンネルパターン１８ａを貫通する複数のトンネル４２０ａ、４２０ｂと最上部に位置するトンネルグルーブ４２０ｃが形成される。また、前記Ｐ−ＭＯＳ領域の予備アクティブチャンネルパターン１８ａの第２チャンネル膜パターン１６”は複数のチャンネル４４０ａ、４４０ｂに形成される。従って、前記Ｐ−ＭＯＳ領域の半導体基板１０上には前記複数のトンネル４２０ａ、４２０ｂとトンネルグルーブ４２０ｃ、及び前記複数のチャンネル４４０ａ、４４０ｂを含む第２アクティブチャンネルパターン４５０が形成される。
そして、前記Ｎ−ＭＯＳ領域の第１アクティブチャンネルパターン４５の複数のトンネル４２ａ、４２ｂと複数のチャンネル４４ａ、４４ｂ、及び前記Ｐ−ＭＯＳ領域の第２アクティブチャンネルパターン４５０の複数のトンネル４２０ａ、４２０ｂと複数のチャンネル４４０ａ、４４０ｂは、約５０％の誤差範囲内で前記ダミーゲートパターン２６の幅と同じ幅を有するよう形成することができる。以下、前記第１アクティブチャンネルパターン４５のトンネル４２ａ、４２ｂは第１トンネル４２とも示し、前記チャンネル４４ａ、４４ｂは第１チャンネル４４とも示す。これと共に、前記第２アクティブチャンネルパターン４５０のトンネル４２０ａ、４２０ｂは、第２トンネル４２０とも示し、前記チャンネル４４０ａ、４４０ｂは第２チャンネル４４０とも示す。
このように、前記第１アクティブチャンネルパターン４５を形成することで、前記第１ソース／ドレイン拡張膜３２の側面部位が部分的に露出され、前記第２アクティブチャンネルパターン４５０を形成することで、前記第２ソース／ドレイン拡張膜３２０の側面部位が部分的に露出される。
図４８に示すように、前記第２アクティブチャンネルパターン４５０の第２チャンネル４４０にリンをドーピングする。即ち、ホウ素でドーピングされた第２チャンネル４４０は、リンでドーピングされた第２チャンネル４９０に転換される。ここで、前記リンでドーピングされた第２チャンネル４９０は、複数のチャンネル４９０ａ、４９０ｂを含む。このように、前記リンでドーピングされた第２チャンネル４９０を獲得することで、本実施例では容易にＰＭＯＳトランジスタのチャンネルを形成することができる。即ち、前記Ｎ−ＭＯＳ領域にはホウ素でドーピングされた第１チャンネル４４を獲得することで容易にＮＭＯＳトランジスタのチャンネルを形成し、前記Ｐ−ＭＯＳ領域にはリンでドーピングされた第２チャンネル４９０を獲得することで容易にＰＭＯＳトランジスタのチャンネルを形成する。
前記リンのドーピングは、主にプラズマ処理によって達成されるが、イオン注入によって達成することもできる。また、前記リンのドーピングにおいては、Ｎ−ＭＯＳ領域にフォトレジストパターン３７を形成して、前記第１アクティブチャンネルパターン４５にリンがドーピングされることをマスキングする。このように、前記Ｐ−ＭＯＳ領域にリンをドーピングした後、前記フォトレジストパターンを除去する。
図４９に示すように、熱酸化工程を実施して、前記第１アクティブチャンネルパターン４５の第１チャンネル４４の表面部位、及びトンネルグルーブ４２ｃの表面上にシリコン酸化窒化物を用いて約５０Åの厚さを有するゲート絶縁膜４６を形成する。更に、前記第２アクティブチャンネルパターン４５０の第２チャンネル４９０の表面部位、及びトンネルグルーブ４２０ｃの表面上にシリコン酸化窒化物を用いて約５０Åの厚さを有するゲート絶縁膜４６を形成する。ここで、前記第１チャンネル４４によって露出された第１ソース／ドレイン拡張膜３２の表面の一部と、前記第２チャンネル４９０によって露出された第２ソース／ドレイン拡張膜３２０にもゲート絶縁膜４６が連続して形成される。
そして、前記ゲート絶縁膜４６を形成する前に、水素（Ｈ2）又はアルゴン（Ａｒ）雰囲気で高温熱処理を実施することもできる。このように、前記水素（Ｈ2）又はアルゴン（Ａｒ）雰囲気で高温熱処理を実施する場合、前記第１チャンネル４４と第２チャンネル４９０の表面粗さが改善することによって、前記第１チャンネル４４と第２チャンネル４９０のそれぞれと前記ゲート絶縁膜４６との間の粗さが減少する。
図５０に示すように、前記第１アクティブチャンネルパターン４５の前記第１トンネル４２とトンネルグルーブ４２ｃを埋め立てながら、前記第１チャンネル４９を囲むようにゲート電極４８を形成する。これと共に、前記第２アクティブチャンネルパターン４５０の前記第２トンネル４２０とトンネルグルーブ４２０ｃを埋め立てながら前記第１チャンネル４９０を囲むようにゲート電極４８０を形成する。ここで、前記ゲート電極４８、４８０はドープポリシリコンを用いて形成する。これによって、前記Ｎ−ＭＯＳ領域にはＮＭＯＳトランジスタのチャンネルを有するゲート電極４８が形成され、前記Ｐ−ＭＯＳ領域にはＰＭＯＳトランジスタのチャンネルを有するゲート電極４８０が形成される。
図５１に示すように、前記ゲート電極４８、４８０の上面に金属シリサイドを用いてゲート積層膜５０を形成する。そして、前記ゲート積層膜５０は、シリコン酸化物又はシリコン窒化物を用いて形成することもできる。このように、前記ゲート積層膜５０を形成することによってゲート抵抗を減少させることができ、ゲートのキャッピング役割も果たすことができる。
そして、前記マスクパターン３６を除去した後、金属配線の後続工程を進行してマルチ−ブリッジチャンネル型相補型ＭＯＳトランジスタを完成する。場合によっては、前記マスク膜３６を除去せずそのまま層間絶縁膜として用いることもできる。
このように、本実施例では、ＮＭＯＳトランジスタのチャンネルに該当する第１アクティブチャンネルパターンとＰＭＯＳトランジスタのチャンネルに該当する第２アクティブチャンネルパターンとを単一基板上に容易に形成することができる。即ち、前記Ｎ−ＭＯＳ領域にはＮ−ＭＯＳトランジスタが形成され、前記Ｐ−ＭＯＳ領域にはＰ−ＭＯＳトランジスタが形成される。これは、ＰＭＯＳトランジスタのチャンネルに該当する第２アクティブチャンネルパターンを容易に形成することができるためである。従って、単一基板上にＮＭＯＳトランジスタのチャンネルとＰＭＯＳトランジスタのチャンネルを有するマルチブリッジチャンネル型相補型ＭＯＳトランジスタを容易に製造することができる。
（実施例３）
図５２は、図２６のＡ部分の拡大図である。
図５２に示すように、実施例１によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタでは、ゲート電極４８と、ソース／ドレイン領域３４（具体的にはソース／ドレイン拡張膜３２）との間にゲート絶縁膜４６が存在することによってゲート電極４８とソース／ドレイン領域３４との間にオーバーラップキャパシタンスが発生する。従って、本実施例では、前記オーバーラップキャパシタンスの発生を十分減少させるための方法を提案している。
図５３は、本発明の実施例３による製造方法で製造されたマルチ−ブリッジチャンネル型ＭＯＳトランジスタを示す斜視図であり、図５４は、図５３のＣ−Ｃ’線に沿って見た断面図であり、図５５は、図５４のＢ部分の拡大図である。
本実施例では、前記実施例１で、ゲート電極４８とソース／ドレイン領域３４との間でオーバーラップキャパシタンス（図８参照）が増加することを防止するために、ゲート電極４８とソース／ドレイン領域３４との間に絶縁物質からなるゲートスペーサ５４を更に形成する。そして、本実施例では、実施例１と同じ部材に対しては同じ参照符号で示す。
図５３及び図５４に示すように、半導体基板１０の主表面上に垂直方向に形成されたチャンネル４４が形成される。そして、前記チャンネル４４の両側面には前記チャンネル４４と連結されるソース／ドレイン領域３４が形成される。
ここで、チャンネル４４の間には、前記チャンネルの長さより短い長さを有するトンネル４２が形成される。そして、最下部に形成されたトンネル４２ａは、最下部のチャンネル４４ａとその下に位置する半導体基板の表面部位である不純物領域１２との間に形成される。また、最上部のチャンネル４４ｂ上にはトンネル形状のトンネルグルーブ４２ｃが形成される。
図５５に示すように、トンネル４２の両側壁及びトンネルグルーブ４２ｃの両側壁には、前記チャンネル４４の長さとトンネル４２の長さとの差の半分に該当する厚さ（ｄ）で絶縁物質からなるゲートスペーサ５４が形成される。図５５には、前記第１チャンネル４４ａと第２チャンネル４４ｂとの間の第２トンネル４２ａに形成されたゲートスペーサ５４を示す。また、前記トンネル４２の側壁及びトンネルグルーブ４２ｃの側壁を除いたトンネル４２の上部面と下部面、及びトンネルグルーブ４２ｃの下部面にはゲート絶縁膜４６が形成される。
そして、後続工程の遂行によって前記トンネル４２とトンネルグルーブ４２ｃを埋め立てながら前記チャンネル４４を囲むようにゲート電極４８を形成する。ここで、前記ゲート電極４８はポリシリコンを用いて形成する。また、前記ゲート電極４８を形成した後、前記ゲート電極４８の上面に金属シリサイドを用いてゲート積層膜５０を更に形成する。ここで、前記ゲート積層膜５０をゲート電極４８の側壁上部を囲むように形成することによって、歯車型（ｎｏｔｃｈｅｄ）ゲート電極を得ることができる。また、前記ソース／ドレイン領域３４を囲むようにフィールド領域２２が形成される。また、前記半導体基板１０の主な表面には、基底トランジスタの動作を防止するための高濃度のドーピング領域１２が形成される。
このように、本実施例では、オーバーラップキャパシタンスが増加することを防止するために、ゲート電極４８とソース／ドレイン領域３４との間に絶縁物質からなるゲートスペーサ５４を更に形成することで、より電気的特性が優れたマルチ−ブリッジチャンネル型ＭＯＳトランジスタを得ることができる。
図５６から図６９は、本発明の実施例３によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。
図５６に示すように、実施例１の図８から図１３で説明したものと同じ工程を実施する。これによって、半導体基板上に第２チャンネル層間膜パターン１４”と第２チャンネル膜パターン１６”を含む予備アクティブチャンネルパターン１８ａが形成され、ソース／ドレイン領域が定義される。また、反射防止膜パターン２８、ダミーゲート膜パターン２６及びエッチング阻止膜パターン２４を含むゲートハードマスク膜２９が前記予備アクティブチャンネルパターン１８ａの上面に形成される。また、前記予備アクティブチャンネルパターン１８ａが形成された外郭にフィールド領域２２が形成される。
図５７に示すように、前記予備アクティブチャンネルパターン１８ａの露出された側面に形成された第２チャンネル層間膜パターン１４”を選択的に水平エッチングする。これによって、前記第２チャンネル層間膜パターン１４”が形成された領域にはアンダーカット領域３１が形成される。前記アンダーカット領域は前記第２チャンネル層間膜パターン１４”の両側面を約６００Åで除去することによって得ることができる。即ち、前記アンダーカット領域３１は、前記第２チャンネル層間膜パターン１４”が減少した領域に形成される。これによって、前記第２チャンネル層間膜パターン１４”は第２チャンネル膜パターン１６”より狭い幅を有する第３チャンネル層間膜パターン１５に形成される。ここで、前記第３チャンネル層間膜パターン１５は複数の第３チャンネル層間膜パターン１５ａ、１５ｂ、１５ｃを含む。以下、前記複数の第３チャンネル層間膜パターン１５ａ、１５ｂ、１５ｃは、第３チャンネル層間膜１５とも示す。
図５８に示すように、前記第３チャンネル層間膜パターン１５を有する結果物上に絶縁膜を連続に形成する。即ち、前記予備アクティブチャンネルパターン１８ａの側壁と表面、及び前記定義された領域３０の表面上に連続に絶縁膜５２を形成する。これによって、前記アンダーカット領域３１は、前記絶縁膜で埋め立てられる。また、前記絶縁膜は酸化シリコン物を用いて形成する。
図５９に示すように、前記絶縁膜５２をエッチバックする。これによって、前記アンダーカット領域にはゲートスペーサ５４が形成される。
図６０に示すように、実施例１の図１４及び図１５と同じ方法で、前記定義された領域３０の表面、及び前記予備アクティブチャンネルパターン１８ａの両側面上に部分的に選択的エピタキシャル単結晶膜を成長させる。その結果、前記半導体基板上にはソース／ドレイン拡張膜３２が形成される。そして、前記ソース／ドレイン拡張膜３２が形成された前記定義された領域３０を埋め立てる導電膜を形成した後、前記導電膜を予備アクティブチャンネルパターン１８ａの表面までエッチバックする。これによって、前記定義された領域３０には前記導電膜で構成されるソース／ドレイン領域が形成される。ここで、前記ゲートハードマスク２９の側面下部にソースドレイン領域３４を形成するための導電膜のテール３４ａが残る場合もある。特に、前記テール３４ａは前記ゲートハードマスク膜パターン２９のエッチング阻止膜パターン２４の側面に集中的に残る。
図６１に示すように、実施例１の図１６及び図１７と同じ方法で、前記ソース／ドレイン領域３４、前記予備アクティブチャンネルパターン１８ａ及び基板１０上にマスク膜を形成した後、前記ダミーゲートパターン２６の表面が露出されるまで前記マスク膜を平坦化する。その結果、前記マスク膜はダミーゲート膜パターン２６を露出させるマスク膜パターン３６を形成する。
図６２に示すように、実施例１の図１８及び図１９と同じ方法で、前記マスク膜パターン３６を用いて前記ダミーゲート膜パターンを選択的に除去する。これによって、前記エッチング阻止膜パターン２４の表面が露出されるゲートトレンチ３８が形成される。ここで、前記エッチング阻止膜パターン２４は前記ダミーゲート膜パターン２６を除去するとき、前記エッチング阻止膜パターンの下部に位置した予備アクティブチャンネルパターン１８ａの損傷を防止する。そして、前記エッチング阻止膜パターン２４の側面にテール３４ａが残っている場合、酸化工程を実施して前記テール３４ａを絶縁膜４０に形成する。
図６３に示すように、実施例１の図２０と同じ方法で、前記露出されたエッチング阻止膜パターン２４を除去する。その後、前記マスク膜パターン３６を有する結果物上に酸化シリコンを用いて薄膜を形成した後、前記薄膜をエッチバックする。その結果、前記ゲートトレンチ３８の側壁に絶縁膜スペーサ５６が形成される。ここで、前記絶縁膜スペーサ５６は前記ゲートスペーサ５４の幅より少し大きい幅を有するよう形成する。
図６４に示すように、実施例１の図２１と同じ方法で、前記ソース／ドレイン領域３４をエッチングマスクとして用い、フィールド領域２２を選択的にエッチングして前記予備アクティブチャンネルパターン１８ａの両側面を露出させた後、前記予備アクティブチャンネルパターン１８ａの第３チャンネル層間膜パターン１５を選択的に除去する。前記第３チャンネル層間膜パターン１５の選択的除去は前記第３チャンネル層間膜パターン１５と第２チャンネル膜パターン１６”が有する互いに異なるエッチング選択比を用いたエッチングによって達成される。特に、前記エッチングにおいては、ボロン（Ｂ）でドーピングされた第３チャンネル層間膜パターン１５を除去するため、特別の困難なしに進行することができる。
その結果、前記予備アクティブチャンネルパターン１８ａを貫通する複数のトンネル４２ａ、４２ｂと最上部に位置するトンネルグルーブ４２ｃとが形成される。また、前記予備アクティブチャンネルパターン１８ａの第２チャンネル膜パターン１６”は、複数のチャンネル４４ａ、４４ｂに形成される。従って、前記半導体基板上には前記複数のトンネル４２ａ、４２ｂとトンネルグルーブ４２ｃ、及び前記複数のチャンネル４４ａ、４４ｂを含むアクティブチャンネルパターン４５が形成される。そして、前記トンネル４２は両側壁に形成されたゲートスペーサ５４によって前記チャンネル４４の水平長さより短い長さで形成される。以下、前記トンネル４２ａ、４２ｂはトンネル４２とも示し、前記チャンネル４４ａ、４４ｂは、チャンネル４４とも示す。
特に、前記チャンネル４４の場合には、ホウ素（Ｂ）でドーピングされた単結晶半導体物質で形成されたチャンネル膜１６で構成されるので、前記チャンネル４４はＮＭＯＳトランジスタのチャンネルとして把握することができる。従って、前記チャンネル４４を対象として後続工程を進行してゲート電極を形成する場合には、最終的にＮ−ＭＯＳトランジスタが具現される。以下、前記チャンネル４４はホウ素でドーピングされたチャンネルとも示す。
従って、本実施例では、前記ＮＭＯＳトランジスタのチャンネルをＰＭＯＳトランジスタのチャンネルに形成するための工程を更に進行する。ここで、前記ＰＭＯＳトランジスタのチャンネルは前記ＮＭＯＳトランジスタのチャンネルで形成された領域のうちに部分的に形成する。
図６５に示すように、実施例１の図２２と同じ方法で、前記ホウ素でドーピングされたチャンネル４４にリン（Ｐ）をドーピングする。その結果、前記ホウ素でドーピングされたチャンネル４４はリンでドーピングされたチャンネル４９に変換される。ここで、前記リンでドーピングされたチャンネル４９は、複数のチャンネル４９ａ、４９ｂを含む。このように、前記リンでドーピングされたチャンネル４９を獲得することによって、本実施例では容易にＰＭＯＳトランジスタのチャンネルを形成することができる。前記リンのドーピングは主にプラズマ処理によって達成されるが、イオン注入によって達成することもできる。以下、前記ホウ素でドーピングされたチャンネル４４を含むアクティブチャンネルパターン４５を第１アクティブチャンネルパターンとも示し、前記リンでドーピングされたチャンネル４９を含むアクティブチャンネルパターン４７を第２アクティブチャンネルパターンとも示す。
図６６に示すように、実施例１の図２３と同じ方法で、熱酸化工程を実施する。これによって、前記トンネル４２の上部表面と下部表面、及びトンネルグルーブ４２ｃの底面上にシリコン酸化窒化物からなり約５０Åの厚さを有するゲート絶縁膜４６を形成する。
そして、前記ゲート絶縁膜４６を形成する前に、水素（Ｈ2）又はアルゴン（Ａｒ）雰囲気で高温熱処理を実施することもできる。このように、前記水素（Ｈ2）又はアルゴン（Ａｒ）雰囲気で高温熱処理を実施する場合、前記リンでドーピングされたチャンネル４９の表面粗さが改善することによって、前記ゲート絶縁膜４６と前記リンでドーピングされたチャンネル４９との間の粗さが減少される。
図６７に示すように、実施例１の図２４と同じ方法で、前記トンネル４２とトンネルグルーブ４２ｃを埋め立てながら、前記リンでドーピングされたチャンネル４９を囲むようにゲート電極４８を形成する。ここで、前記ゲート電極４８は、ドープポリシリコンを用いて形成する。
図６８に示すように、前記絶縁膜スペーサ５６を選択的に除去して前記ゲート電極４８の上面及び側壁の一部を露出させる。その結果、ゲート電極４８の側壁下部上にはスペーサ残留物５６ａが残る。
図６９に示すように、前記露出されたゲート電極４８の上面に金属シリサイドを用いてゲート積層膜５０を形成する。そして、前記ゲート積層膜５０はシリコン酸化物又はシリコン窒化物を用いて形成することもできる。このように、前記ゲート積層膜５０を形成することでゲート抵抗を減らすことができ、ゲートのキャッピング役割を果たすことができる。ここで、前記ゲート電極４８が有する幅は、前記トンネル４２の長さと同じである。そして、前記ゲート積層膜５０が有する幅は前記チャンネル４４の長さと同じである。従って、前記ゲート積層膜５０がゲート電極４８に比べて突出した歯車型プロファイルが形成される。前記歯車型プロファイルの場合には前記ゲート電極４８とゲート積層膜５０との間の接触抵抗を減少させることができる。また、前記ゲート電極４８とソース／ドレイン領域３４との間にゲートスペーサ５４を形成することで、前記ゲート電極４８とソース／ドレイン領域３４との間のオーバーラップキャパシタンスを減らすことができる。
その後、前記絶縁膜スペーサ５６及びマスク膜パターン３６を除去した後、金属配線などの後続工程を進行してマルチ−ブリッジチャンネル型ＭＯＳトランジスタを完成する。場合によっては、前記マスク膜３６を除去せず、そのまま層間絶縁膜として用いることもできる。
このように、本実施例では、ＮＭＯＳトランジスタのチャンネルに該当する第１アクティブチャンネルを前に形成した後、前記第１アクティブチャンネルパターンのホウ素でドーピングされたチャンネルをリンでドーピングされたチャンネル膜に形成する。従って、ＰＭＯＳトランジスタのチャンネルを有するマルチ−ブリッジチャンネル型トランジスタを容易に製造することができる。
（実施例４）
図７０は、本発明の実施例４による製造方法で製造されたマルチブリッジチャンネル型ＭＯＳトランジスタを示す断面図である。本実施例は、実施例２で説明したマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法に基づいて具体的に説明する。
図７０に示すように、前記第１アクティブチャンネルパターン４５の前記第１トンネル４２とトンネルグルーブ４２ｃを埋め立てながら前記第１チャンネル４４を囲むようにゲート電極４８を形成する。これと共に、前記第２アクティブチャンネルパターン４５０の前記第２トンネル４２０とトンネルグルーブ４２０ｃを埋め立てながら前記第１チャンネル４９０を囲むようにゲート電極４８０を形成する。これによって、前記Ｎ−ＭＯＳ領域にはＮＭＯＳトランジスタのチャンネルを有するゲート電極４８が形成され、前記Ｐ−ＭＯＳ領域にはＰＭＯＳトランジスタのチャンネルを有するゲート電極４８０が形成される。
そして、絶縁膜スペーサを選択的に除去して前記ゲート電極４８、４８０の上面及び側壁の一部を露出させる。その結果、前記ゲート電極４８、４８０それぞれの側壁下部にはスペーサ残留物５６ａが残る。その後、前記露出されたゲート電極４８、４８０の上面に金属シリサイドを用いてゲート積層膜５０を形成する。このように、前記ゲート積層膜５０を形成することでゲート抵抗を減少させることができ、ゲートのキャッピング役割も果たすことができる。ここで、前記ゲート電極４８、４８０が有する幅はトンネルの長さと同じである。そして、前記ゲート積層膜５０が有する幅は前記チャンネル４４、４９０の長さと同じである。従って、前記ゲート積層膜５０がゲート電極４８、４８０に比べて突出した歯車型プロファイルが形成される。前記歯車型プロファイルの場合には前記ゲート電極４８、４８０とゲート積層膜５０との間の接触抵抗を減少させることができる。また、前記ゲート電極４８、４８０とソース／ドレイン領域３４との間にゲートスペーサ５４を形成することで、前記ゲート電極４８、４８０とソース／ドレイン領域３４との間のオーバーラップキャパシタンスを減少させることができる。
その後、前記絶縁膜スペーサ５６及びマスク膜パターン３６を除去した後、金属配線などの後続工程を進行してマルチ−ブリッジチャンネル型相補型（ＣＭＯＳ）トランジスタを完成する。場合によっては、前記マスク膜３６を除去せず、そのまま層間絶縁膜として用いることもできる。
このように、本実施例では、ＮＭＯＳトランジスタのチャンネルに該当する第１アクティブチャンネルパターンと、ＰＭＯＳトランジスタのチャンネルに該当する第２アクティブチャンネルパターンを単一基板上に容易に形成することができる。即ち、前記Ｎ−ＭＯＳ領域には、Ｎ−ＭＯＳトランジスタが形成され、前記Ｐ−ＭＯＳ領域にはＰ−ＭＯＳトランジスタが形成される。これは、ＰＭＯＳトランジスタのチャンネルに該当する第２アクティブチャンネルパターンを容易に形成することができるためである。従って、単一基板上にＮＭＯＳトランジスタのチャンネルとＰＭＯＳトランジスタのチャンネルとを有するマルチ−ブリッジチャンネル型相補型ＭＯＳトランジスタを容易に製造することができる。特に、前記ゲート電極とゲート積層膜との間の接触抵抗が十分低く、前記ゲート電極とソース／ドレイン領域との間のオーバーラップキャパシタンスが十分減少したマルチ−ブリッジチャンネル型相補型ＭＯＳトランジスタを容易に製造することができる。
（実施例５）
図７１は、本発明の実施例５による製造方法で製造されたマルチ−ブリッジチャンネル型ＭＯＳトランジスタを示す断面図である。本実施例は、実施例３で説明したマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法に基づいて具体的に説明する。
図７１に示すように、ゲート電極４８と金属シリサイドからなるゲート積層膜５０ａとが同じ幅を有することを除いては、実施例３の方法によって製造されたマルチ−ブリッジチャンネル型ＭＯＳトランジスタと同じである。
実施例３の方法によってゲート絶縁膜４６を形成する。その後、前記トンネルとトンネルグルーブを埋め立てながら、前記チャンネル４４を取り囲むようにゲート電極４８を形成する。従って、前記ゲート電極４８は、前記トンネルの幅と同じ幅を有するように形成される。その後、前記ゲート電極４８上にゲート積層膜５０を形成した後、ゲートトレンチ３８の側壁に形成された絶縁膜スペーサを除去する。その結果、前記ゲート積層膜５０もゲート電極４８と同じ幅を有するように形成される。
本実施例の場合にも、まず、ＮＭＯＳトランジスタのチャンネルに該当する第１アクティブチャンネルパターンを形成した後、前記第１アクティブチャンネルパターンのホウ素でドーピングされたチャンネルをリンでドーピングされたチャンネル膜に形成する。従って、ＰＭＯＳトランジスタのチャンネルを有するマルチ−ブリッジチャンネル型トランジスタを容易に製造することができる。
（実施例６）
図７２は、本発明の実施例６による製造方法で製造されたマルチ−ブリッジチャンネル型ＭＯＳトランジスタを示す断面図である。本実施例は、実施例３と実施例５で説明したマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法に基づいて具体的に説明する。
図７２に示すように、実施例２の方法によってＮＭＯＳトランジスタのチャンネルに該当する第１アクティブチャンネルパターンとＰＭＯＳトランジスタのチャンネルに該当する第２アクティブチャンネルパターンとを単一基板上に形成する。そして、実施例５の方法によって前記ゲート電極４８とゲート積層膜を前記トンネルの幅と同じ幅を有するように形成する。
従って、単一基板上にＮＭＯＳトランジスタのチャンネルとＰＭＯＳトランジスタのチャンネルを有し、電気的特性に優れたマルチ−ブリッジチャンネル型相補型ＭＯＳトランジスタを容易に製造することができる。
（実施例７）
図７３から図８３は、本発明の実施例７によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。本実施例は、実施例１で説明したマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法に基づいて具体的に説明する。
図７３に示すように、実施例１と同じ方法で、半導体基板上に第２チャンネル層間膜パターン１４”と第２チャンネル膜パターン１６”を含む予備アクティブチャンネルパターン１８ａが形成され、ソース／ドレイン領域が定義される。又、反射防止膜パターン２８、ダミーゲート膜パターン２６及びエッチング阻止膜パターン２４を含むゲートハードマスク膜２９が前記予備アクティブチャンネルパターン１８ａの上面に形成される。又、前記予備アクティブチャンネルパターン１８ａが形成された外郭にフィールド領域２２が形成される。
そして、前記予備アクティブチャンネルパターン１８ａの側壁と表面、前記定義された領域３０の表面、及びフィールド領域２２の表面上に酸化抑制膜５８を連続的に形成する。ここで、前記酸化抑制膜５８は、前記フィールド領域に対してエッチング選択比を有する物質であって、シリコン酸化物で形成される。
図７４に示すように、前記酸化抑制膜５８を異方性エッチングする。その結果、前記予備アクティブチャンネルパターン１８ａの側壁と前記定義された領域３０の内側面とに酸化防止スペーサ５８ａが形成される。又、前記半導体基板の表面５９は露出される。
図７５に示すように、熱酸化工程を実施して、前記露出された半導体基板の表面５９を酸化させる。その結果、前記露出された半導体基板の表面５９上には、酸化シリコンからなる絶縁膜パターン６０が形成される。
図７６に示すように、リン酸等を用いたウェットエッチングを実施して、前記酸化防止スペーサ５８ａを選択的に除去する。その結果、前記露出された半導体基板の表面５９上にのみ絶縁膜パターン６０が残留する。
図７７に示すように、前記定義された部分３０の表面、及び前記予備アクティブチャンネルパターン１８ａの両方側面上に部分的に選択的エピタキシャル単結晶膜を成長させる。その結果、前記半導体基板上には、ソース／ドレイン拡張膜３２ａが形成される。この際、前記ソース／ドレイン拡張膜３２ａは、前記絶縁膜パターン６０を除いた領域でのみ成長する。即ち、前記シリコン物質からなる部分でのみ成長する。その結果、前記ソース／ドレイン拡張膜３２ａは、前記予備アクティブチャンネルパターン１８ａの側面より厚く成長する。又、本実施例では、前記ダミーゲートパターン２６の側壁にテール３４ａが残留しない。
そして、前記ソース／ドレイン拡張膜３２ａが形成された前記定義された領域３０を埋め立てるように導電膜を形成した後、前記導電膜を予備アクティブチャンネルパターン１８ａの表面までエッチバックする。その結果、前記定義された領域３０には、前記導電膜からなるソース／ドレイン領域３４０ａが形成される。
図７８に示すように、前記ソース／ドレイン領域３４０ａと予備アクティブチャンネルパターン１８ａ、及び基板１０上にシリコン窒化物を用いてマスク膜を形成した後、前記ダミーゲート膜パターン２６の表面が露出されるまで、前記マスク膜を平坦化させる。その結果、前記半導体基板１０上にはマスク膜パターン３６が形成される。
図７９に示すように、前記ダミーゲート膜パターン２６を選択的に除去してゲートトレンチ３８を形成する。その後、前記ゲートトレンチ３８を通じて露出されたエッチング阻止膜パターン２４を除去する。
図８０に示すように、実施例１の図２１と同じ方法で前記ソース／ドレイン領域３４をエッチングマスクとして用いて、フィールド領域２２を選択的にエッチングし、前記予備アクティブチャンネルパターン１８ａの両方側面を露出させた後、前記予備アクティブチャンネルパターン１８ａの第２チャンネル層間膜パターン１４”を選択的に除去する。前記第２チャンネル層間膜パターン１４”の選択的除去は、前記第２チャンネル層間膜パターン１４”と第２チャンネル膜パターン１６”が有する互いに異なるエッチング選択比を用いたエッチングによって達成される。特に、前記エッチングではボロンＢでドーピングされた第２チャンネル層間膜パターン１４”を除去するので、エッチングを容易に進行することができる。
その結果、前記予備アクティブチャンネルパターン１８ａを貫通する複数個のトンネル４２ａ、４２ｂと最上部に位置するトンネルグルーブ４２ｃとが形成される。又、前記予備アクティブチャンネルパターン１８ａの第２チャンネルパターン１６”は、複数個のチャンネル４４ａ、４４ｂに形成される。従って、前記半導体基板上には、前記複数個のトンネル４２ａ、４２ｂとトンネルグルーブ４２ｃ、及び前記複数個のチャンネル４４ａ、４４ｂを含むアクティブチャンネルパターン４５が形成される。以下、前記トンネル４２ａ、４２ｂはトンネル４２とも表現し、前記チャンネル４４ａ、４４ｂはチャンネル４４とも表現する。
特に、前記チャンネル４４の場合には、ホウ素（Ｂ）でドーピングされた単結晶半導体物質で形成されたチャンネル膜で構成されるので、前記チャンネル４４はＮＭＯＳトランジスタのチャンネルとして把握することができる。従って、前記チャンネル４４を対象として後続工程を進行してゲート電極を形成する場合には、最終的にＮ−ＭＯＳトランジスタが具現される。以下、前記チャンネル４４はホウ素でドーピングされたチャンネルとも表現する。
従って、本実施例では前記ＮＭＯＳトランジスタのチャンネルをＰＭＯＳトランジスタのチャンネルに形成するための工程を更に進行する。この際、前記ＰＭＯＳトランジスタのチャンネルは前記ＮＭＯＳトランジスタのチャンネルに形成された領域のうちで部分的に形成する。
図８１に示すように、実施例１の図２２と同じ方法で前記ホウ素でドーピングされたチャンネル４４にリン（Ｐ）をドーピングする。その結果、前記ホウ素でドーピングされたチャンネル４４は、リンでドーピングされたチャンネル４９に変換される。ここで、前記リンでドーピングされたチャンネル４９は、複数個のチャンネル４９ａ、４９ｂを含む。このように、前記リンでドーピングされたチャンネル４９を得ることにより、本実施例では容易にＰＭＯＳトランジスタのチャンネルを形成することができる。前記リンのドーピングは主にプラズマ処理によって達成されるが、イオン注入によって達成することもできる。以下、前記ホウ素でドーピングされたチャンネル４４を含むアクティブチャンネルパターン４５を第１アクティブチャンネルパターンとも表現し、前記リンでドーピングされたチャンネル４９を含むアクティブチャンネルパターン４７を第２アクティブチャンネルパターンでとも表現する。
図８２に示すように、実施例１の図２３と同じ方法で熱酸化工程を実施する。これによって、前記トンネル４２の上部表面と下部表面、及びトンネルグルーブ４２ｃの底面上にシリコン酸化窒化物（ｓｉｌｉｃｏｎ ｏｘｉｄｅ ｎｉｔｒｉｄｅ）からなり約５０Åの厚さを有するゲート絶縁膜４６を形成する。そして、前記ゲート絶縁膜４６を形成する前に、水素（Ｈ2）又はアルゴン（Ａｒ）雰囲気で高温熱処理を実施することもできる。このように、前記水素（Ｈ2）又はアルゴン（Ａｒ）雰囲気で高温熱処理を実施する場合、前記リンでドーピングされたチャンネル４９の表面粗さが改善されるので、前記ゲート絶縁膜４６と前記リンでドーピングされたチャンネル４９との間の粗さが減少される。
その後、実施例１の図２４と同じ方法で前記トンネル４２とトンネルグルーブ４２ｃを埋め立てながら、前記リンでドーピングされたチャンネル４９を取り囲むようにゲート電極４８を形成する。この際、前記ゲート電極４８は、ドープポリシリコンを用いて形成する。そして、前記ゲート電極４８の上面に金属シリサイドを用いてゲート積層膜５０を形成する。
図８３に示すように、前記マスクパターン３６を除去した後、金属配線等の後続工程を進行して、マルチ−ブリッジチャンネル型ＭＯＳトランジスタを完成する。
特に、本実施例では、半導体基板の表面に絶縁膜パターン６０を形成して、ソース／ドレイン接合キャパシタンスを減少させることができる。従って、接合キャパシタンスを充分に減少させたマルチ−ブリッジチャンネル型トランジスタを容易に製造することができる。
（実施例８）
図８４は、本発明の実施例８による製造方法で製造されたマルチ−ブリッジチャンネル型ＭＯＳトランジスタを示す断面図である。本実施例は、実施例２と実施例７で説明したマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法に基づいて具体的に説明する。
図８４に示すように、実施例２の方法によって、ＮＭＯＳトランジスタのチャンネルに該当する第１アクティブチャンネルパターンとＰＭＯＳトランジスタのチャンネルに該当する第２アクティブチャンネルパターンを単一基板上に形成する。そして、実施例７の方法によって、半導体基板１０の露出された表面上に絶縁膜パターン６０を形成する。
従って、単一基板上にＮＭＯＳトランジスタのチャンネルとＰＭＯＳトランジスタのチャンネルを有し、接合キャパシタンスを充分に減少させたマルチ−ブリッジチャンネル型相補型ＭＯＳトランジスタを容易に製造することができる。
（実施例９）
図８５は、本発明の実施例９による製造方法で製造されたマルチ−ブリッジチャンネル型ＭＯＳトランジスタを示す断面図である。本実施例は、実施例１、実施例３及び実施例７で説明したマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法に基づいて説明する。
図８５に示すように、本実施例は前記定義された領域３０をエピタキシャル方法で完全に埋め立ててソース／ドレイン領域３４を形成することを除いては、実施例１と同じである。従って、別のソース／ドレイン拡張膜を形成する必要がない。又、実施例３の方法を適用して、ゲート電極４８とソース／ドレイン領域３４との間に絶縁物質からなるゲートスペーサ５４を形成することもでき、実施例７の方法を適用して半導体基板の表面に絶縁膜パターン６０を形成することもできる。
これによって、ＮＭＯＳトランジスタのチャンネルのみならずＰＭＯＳトランジスタのチャンネルを有し、電気的特性に優れたチャンネル型ＭＯＳトランジスタを容易に製造することができる。
又、本実施例は実施例２の方法も適用が可能である。これにより、単一基板上にＮＭＯＳトランジスタのチャンネルとＰＭＯＳトランジスタのチャンネルを有し、電気的特性に優れたマルチ−ブリッジチャンネル型相補型ＭＯＳトランジスタを容易に製造することができる。
（実施例１０）
図８６は、本発明の実施例１０による製造方法で製造されたマルチ−ブリッジチャンネル型ＭＯＳトランジスタを示す断面図である。本実施例は、実施例１、実施例３及び実施例７のマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法に基づいて具体的に説明する。
図８６に示すように、本実施例は前記定義された領域３０を導電膜で埋め立ててソース／ドレイン領域３４を形成することを除いては、実施例１と同じである。ここで、前記導電膜は、ポリシリコン、金属、金属シリサイド等のような物質を用いて形成する。従って、本実施例の場合にも別のソース／ドレイン拡張膜を形成する必要がない。又、実施例３の方法を適用して、ゲート電極４８とソース／ドレイン領域３４との間に絶縁物質からなるゲートスペーサ５４を形成することもでき、実施例７の方法を適用して半導体基板の表面に絶縁膜パターン６０を形成することもできる。
これによって、ＮＭＯＳトランジスタのチャンネルのみならずＰＭＯＳトランジスタのチャンネルを有し、電気的特性に優れたチャンネル型ＭＯＳトランジスタを容易に製造することができる。
又、本実施例は実施例２の方法も適用が可能である。これにより、単一基板上にＮＭＯＳトランジスタのチャンネルとＰＭＯＳトランジスタのチャンネルを有し、電気的特性に優れたマルチ−ブリッジチャンネル型相補型ＭＯＳトランジスタを容易に製造することができる。
（実施例１１）
図８７は、本発明の実施例１１による製造方法で製造されたマルチ−ブリッジチャンネル型ＭＯＳトランジスタを示す断面図である。本実施例は、実施例１、実施例３及び実施例７で説明したマルチブリッジチャンネル型ＭＯＳトランジスタの製造方法に基づいて説明する。
図８７に示すように、本実施例はチャンネル層間膜とチャンネル膜の厚さ及び反復回数の調節により、チャンネルの個数とトンネルの厚さとが異なることを除いては、実施例１と同じである。又、実施例３の方法を適用して、ゲート電極４８とソース／ドレイン領域３４との間に絶縁物質からなるゲートスペーサ５４を形成することもでき、実施例７の方法を適用して半導体基板の表面に絶縁膜パターン６０を形成することもできる。
これによって、ＮＭＯＳトランジスタのチャンネルのみならずＰＭＯＳトランジスタのチャンネルを有し、電気的特性に優れたチャンネル型ＭＯＳトランジスタを容易に製造することができる。
又、本実施例は実施例２の方法も適用が可能である。これにより、単一基板上にＮＭＯＳトランジスタのチャンネルとＰＭＯＳトランジスタのチャンネルを有し、電気的特性に優れたマルチ−ブリッジチャンネル型相補型ＭＯＳトランジスタを容易に製造することができる。
（実施例１２）
図８８は、本発明の実施例１２による製造方法で製造されたマルチ−ブリッジチャンネル型ＭＯＳトランジスタを示す断面図である。本実施例は、実施例２で説明したマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法に基づいて具体的に説明する。
図８８に示すように、本実施例はシリコン−オン−インシュレータ基板の酸化膜７０を用いることを除いては、実施例１と同じである。これによって、ＮＭＯＳトランジスタのチャンネルのみならずＰＭＯＳトランジスタのチャンネルを有し、電気的特性に優れたチャンネル型ＭＯＳトランジスタを容易に製造することができる。
又、本実施例は実施例２の方法も適用が可能である。これにより、単一基板上にＮＭＯＳトランジスタのチャンネルとＰＭＯＳトランジスタのチャンネルを有し、電気的特性に優れたマルチ−ブリッジチャンネル型相補型ＭＯＳトランジスタを容易に製造することができる。
（実施例１３）
図８９は、本発明の実施例１３による製造方法で製造されたマルチ−ブリッジチャンネル型ＭＯＳトランジスタを示す断面図である。本実施例は、実施例１で説明したマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法に基づいて具体的に説明する。
図８９に示すように、本実施例は最下に位置するトンネルが有する高さｔを残りのトンネルが有する高さより高くして、ゲート電極４８を形成することを除いては、実施例１と類似である。即ち、本実施例は半導体基板１０上に複数個のチャンネル層間膜１４及び複数個のチャンネル膜１６を反復して積層する時、最下に積層するチャンネル層間膜の厚さｔを残りのチャンネル層間膜の厚さより厚く形成することにより得られる。実施例９のように前記定義された領域３０をエピタキシャル方法で完全に埋め立ててソース／ドレイン領域３４を形成することもできる。
これによって、ＮＭＯＳトランジスタのチャンネルのみならずＰＭＯＳトランジスタのチャンネルを有し、電気的特性に優れたチャンネル型ＭＯＳトランジスタを容易に製造することができる。
又、本実施例は実施例２の方法も適用が可能である。これにより、単一基板上にＮＭＯＳトランジスタのチャンネルとＰＭＯＳトランジスタのチャンネルを有し、電気的特性に優れたマルチ−ブリッジチャンネル型相補型ＭＯＳトランジスタを容易に製造することができる。
（実施例１４）
図９０から図９７は、本発明の実施例１４によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。本実施例は、実施例１で説明したマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法に基づいて具体的に説明する。
図９０から図９４に示すように、本実施例はソース／ドレイン拡張膜３２を形成する工程まで実施例１と同様に進行する。その後、前記フィールド領域２２、ソース／ドレイン拡張膜３２及びゲートハードマスク膜２９の表面上に第１絶縁膜６２を連続的に形成する。この際、前記第１絶縁膜６２は、前記フィールド領域２２に対してエッチング選択比を有するシリコン窒化物を用いて形成する。
前記ソース／ドレイン領域を形成するための定義された領域３０を充分に埋め立てるように第２絶縁膜６４を形成する。前記第２絶縁膜６４は、前記第１絶縁膜６２に対してエッチング選択比を有するシリコン酸化物を用いて形成する。そして、前記第２絶縁膜６４を最下に位置した第２チャンネル層間膜パターン１４ａ”までエッチバックする。これによって、前記定義された領域３０の底面に第２絶縁膜パターン６４ａが形成される。その後、前記第２絶縁膜パターン６４ａをエッチングマスクとして用いて、前記第１絶縁膜６２をエッチバックする。その結果、前記第２絶縁膜パターン６４ａの下部に第１絶縁膜パターン６２ａが形成される。そして、前記定義された領域３０を導電膜で埋め立てることにより、ソース／ドレイン領域３４を形成する。
図９５に示すように、マスク膜パターン３６を用いてゲートハードマスク膜パターン２９を選択的に除去して、ゲートトレンチを形成する。その後、前記ソース／ドレイン領域３４をエッチングマスクとして用いて、フィールド領域２２を選択的にエッチングして、前記予備アクティブチャンネルパターン１８ａの両方側面を露出させた後、前記予備アクティブチャンネルパターン１８ａの第２チャンネル層間膜パターン１４”を選択的に除去する。前記第２チャンネル層間膜パターン１４”の選択的除去は、前記第２チャンネル層間膜パターン１４”と第２チャンネル膜パターン１６”が有する互いに異なるエッチング選択比を用いたエッチングによって達成される。特に、前記エッチングではボロン（Ｂ）でドーピングされた第２チャンネル層間膜パターン１４”を除去するので、エッチングを容易に進行することができる。
その結果、前記予備アクティブチャンネルパターン１８ａを貫通する複数個のトンネル４２ａ、４２ｂと最上部に位置するトンネルグルーブ４２ｃとが形成される。又、前記予備アクティブチャンネルパターン１８ａの第２チャンネル膜パターン１６”は、複数個のチャンネル４４ａ、４４ｂに形成される。従って、前記半導体基板１０上には、前記複数個のトンネル４２ａ、４２ｂとトンネルグルーブ４２ｃ、及び前記複数個のチャンネル４４ａ、４４ｂを含むアクティブチャンネルパターン４５が形成される。以下、前記トンネル４２ａ、４２ｂはトンネル４２とも表現し、前記チャンネル４４ａ、４４ｂはチャンネル４４とも表現する。
特に、前記チャンネル４４の場合には、ホウ素（Ｂ）でドーピングされた単結晶半導体物質で形成されたチャンネル膜１６で構成されるので、前記チャンネル４４はＮＭＯＳトランジスタのチャンネルとして把握することができる。従って、前記チャンネル４４を対象として後続工程を進行して、ゲート電極を形成する場合には、最終的にＮ−ＭＯＳトランジスタが具現される。以下、前記チャンネル４４はホウ素でドーピングされたチャンネルとも表現する。
従って、本実施例では、前記ＮＭＯＳトランジスタのチャンネルをＰＭＯＳトランジスタのチャンネルに形成するための工程を更に進行する。この際、前記ＰＭＯＳトランジスタのチャンネルは、前記ＮＭＯＳトランジスタのチャンネルで形成された領域のうちで部分的に形成する。
図９６に示すように、実施例１の図２２と同じ方法で、前記ホウ素でドーピングされたチャンネル４４にリン（Ｐ）をドーピングする。その結果、前記ホウ素でドーピングされたチャンネル４４は、リンでドーピングされたチャンネル４９に変換される。ここで、前記リンでドーピングされたチャンネル４９は、複数個のチャンネル４９ａ、４９ｂを含む。このように、前記リンでドーピングされたチャンネル４９を得ることにより、実施例３では容易にＰＭＯＳトランジスタのチャンネルを形成することができる。前記リンのドーピングは主にプラズマ処理によって達成されるが、イオン注入によって達成することもできる。以下、前記ホウ素でドーピングされたチャンネル４４を含むアクティブチャンネルパターン４５を第１アクティブチャンネルパターンとも表現し、前記リンでドーピングされたチャンネル４９を含むアクティブチャンネルパターン４７を第２アクティブチャンネルパターンとも表現する。
図９７に示すように、熱酸化工程を実施する。これによって、前記トンネル４２の上部表面と下部表面、及びトンネルグルーブ４２ｃの底面上にシリコン酸化窒化物からなり約５０Åの厚さを有するゲート絶縁膜４６を形成する。その後、前記トンネル４２とトンネルグルーブ４２ｃを埋め立てながら、前記リンでドーピングされたチャンネル４９を取り囲むようにゲート電極４８を形成する。この際、前記ゲート電極４８は、ドープポリシリコンを用いて形成する。そして、前記露出されたゲート電極４８の上面に金属シリサイドを用いてゲート積層膜５０を形成する。そして、前記ゲート積層膜５０は、シリコン酸化物又はシリコン窒化物を用いて形成することもできる。その後、前記絶縁膜スペーサ５６及びマスク膜パターン３６を除去した後、金属配線等の後続工程を進行して、マルチ−ブリッジチャンネル型ＭＯＳトランジスタを完成する。場合によっては、前記マスク膜３６を除去せず、そのまま層間絶縁膜として用いることもできる。
このように、本実施例ではＮＭＯＳトランジスタのチャンネルに該当する第１アクティブチャンネルパターンをまず形成した後、前記第１アクティブチャンネルパターンのホウ素でドーピングされたチャンネルをリンでドーピングされたチャンネル膜に形成する。従って、ＰＭＯＳトランジスタのチャンネルを有するマルチ−ブリッジチャンネル型トランジスタを容易に製造することができる。又、半導体基板の表面に第１絶縁膜パターン６２ａと第２絶縁膜パターン６４ａを形成することにより、ソース／ドレイン領域の接合キャパシタンスを充分に減少させることもできる。
（実施例１５）
図９８は、本発明の実施例１５による製造方法で製造されたマルチ−ブリッジチャンネル型ＭＯＳトランジスタを示す断面図である。本実施例は、実施例２と実施例１４で説明したマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法に基づいて具体的に説明する。
図９８に示すように、実施例２の方法によって、ＮＭＯＳトランジスタのチャンネルに該当する第１アクティブチャンネルパターンとＰＭＯＳトランジスタのチャンネルに該当する第２アクティブチャンネルパターンを単一基板上に形成する。そして、実施例１４の方法によって前記半導体基板の表面に第１絶縁膜パターン６２ａと第２絶縁膜パターン６４ａを形成する
従って、単一基板上にＮＭＯＳトランジスタのチャンネルとＰＭＯＳトランジスタのチャンネルを有し、ソース／ドレイン領域の接合キャパシタンスに優れたマルチ−ブリッジチャンネル型相補型ＭＯＳトランジスタを容易に製造することができる。
（実施例１６）
図９９から図１０３は、本発明の実施例１６によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。
図９９及び図１００に示すように、半導体基板１０上に酸化膜８０を形成する。そして、前記酸化膜８０上にフォトレジストパターン８２を形成する。この際、フォトレジストパターンは、マルチ−ブリッジチャンネル領域Ｍを露出させる。その後、前記フォトレジストパターン８２をエッチングマスクとして用いて前記酸化膜８０をエッチングする。これによって、マルチ−ブリッジチャンネル領域Ｍと単一チャンネル領域Ｓを限定する酸化膜パターン８０ａが形成される。この際、前記酸化膜パターン８０ａは、単一チャンネル領域Ｓ上にのみ残る。その後、マルチ−ブリッジチャンネル領域Ｍの露出された基板表面に高濃度ドーピング領域１２を形成する。
図１０１に示すように、前記フォトレジストパターン８２を除去した後、選択的エピタキシャル成長法を用いて、前記マルチ−ブリッジチャンネル領域Ｍの基板上に複数個のチャンネル層間膜１４ａ、１４ｂ、１４ｃ及び複数個のチャンネル膜１６ａ、１６ｂを交互に積層する。この際、複数個のチャンネル層間膜１４ａ、１４ｂ、１４ｃ及び複数個のチャンネル膜１６ａ、１６ｂにはボロンがドーピングされる。以下、前記複数個のチャンネル層間膜１４ａ、１４ｂ、１４ｃは、チャンネル層間膜１４とも表現し、複数個のチャンネル膜１６ａ、１６ｂはチャンネル膜１６とも表現する。
このように、前記チャンネル層間膜１４とチャンネル膜１６を形成した結果、単一チャンネル領域Ｓ上にはエピタキシャル膜が成長しない。反面、前記マルチ−ブリッジチャンネル領域Ｍにのみ前記チャンネル層間膜１４とチャンネル膜１６を含む予備アクティブチャンネルパターン１８が形成される。
図１０２に示すように、前記予備アクティブチャンネルパターン１８ａのチャンネル層間膜１４を選択的に除去する。前記チャンネル層間膜１４の選択的除去は、前記チャンネル層間膜１４とチャンネル膜１６が有する互いに異なるエッチング選択比を用いたエッチングによって達成される。特に、前記エッチングではボロン（Ｂ）でドーピングされたチャンネル層間膜１４を除去するので、エッチングを容易に進行することができる。
その結果、前記予備アクティブチャンネルパターン１８ａを貫通する複数個のトンネル４２ａ、４２ｂ、４２ｃが形成される。又、前記予備アクティブチャンネルパターン１８ａのチャンネル膜１６は、複数個のチャンネル４４ａ、４４ｂに形成される。従って、前記半導体基板１０上には、前記複数個のトンネル４２ａ、４２ｂ、４２ｃと前記複数個のチャンネル４４ａ、４４ｂを含むアクティブチャンネルパターン４５が形成される。以下、前記トンネル４２ａ、４２ｂはトンネル４２とも表現し、前記トンネル４４ａ、４４ｂはチャンネル４４とも表現する。
特に、前記チャンネル４４の場合には、ホウ素（Ｂ）でドーピングされた単結晶半導体物質で形成されたチャンネル膜１６で構成されるので、前記チャンネル４４はＮＭＯＳトランジスタのチャンネルとして把握することができる。従って、前記チャンネル４４を対象として後続工程を進行して、ゲート電極を形成する場合には、最終的にＮ−ＭＯＳトランジスタが具現される。以下、前記チャンネル４４は、ホウ素でドーピングされたチャンネルとも表現する。
従って、本実施例では前記ＮＭＯＳトランジスタのチャンネルをＰＭＯＳトランジスタのチャンネルに形成するための工程を更に進行する。この際、前記ＰＭＯＳトランジスタのチャンネルは前記ＮＭＯＳトランジスタのチャンネルで形成された領域のうちで部分的に形成する。
図１０３に示すように、実施例１の図２２と同じ方法で、前記ホウ素でドーピングされたチャンネル４４にリン（Ｐ）をドーピングする。その結果、前記ホウ素でドーピングされたチャンネル４４は、リンでドーピングされたチャンネル４９に変換される。ここで、前記リンでドーピングされたチャンネル４９は、複数個のチャンネル４９ａ、４９ｂを含む。このように、前記リンでドーピングされたチャンネル４９を得ることにより、本実施例では容易にＰＭＯＳトランジスタのチャンネルを形成することができる。前記リンのドーピングは主にプラズマ処理によって達成されるが、イオン注入によって達成することもできる。以下、前記ホウ素でドーピングされたチャンネル４４を含むアクティブチャンネルパターン４５を第１アクティブチャンネルパターンとも表現し、前記リンでドーピングされたチャンネル４９を含むアクティブチャンネルパターン４７を第２アクティブチャンネルパターンとも表現する。
その後、前記トンネル４２とトンネルグルーブ４２ｃを埋め立てながら、前記リンでドーピングされたチャンネル４９を取り囲むようにゲート電極を形成する。
従って、本実施例では、ＮＭＯＳトランジスタのチャンネルに該当する第１アクティブチャンネルパターンをまず形成した後、前記第１アクティブチャンネルパターンのホウ素でドーピングされたチャンネルをリンでドーピングされたチャンネル膜に形成する。そのため、ＰＭＯＳトランジスタのチャンネルを有するマルチ−ブリッジチャンネル型トランジスタを容易に製造することができる。又、実施例２に本実施例の方法を適用することにより、マルチ−ブリッジチャンネル型相補型ＭＯＳトランジスタの製造も可能である。
（実施例１７）
図１０４から図１０６は、本発明の実施例１７によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。本実施例は、実施例１で説明したマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法に基づいて具体的に説明する。
図１０４に示すように、不純物がドーピングされないチャンネル膜とチャンネル層間膜を交互に積層することを除いては、実施例１の図８から図２１で説明した工程と同様な工程を進行する。これによって、基板１０上には不純物がドーピングされないチャンネル膜によって形成されるチャンネル５４４ａ、５４４ｂと、不純物がドーピングされないチャンネル層間膜の選択的除去によって形成されるトンネル５４２ａ、５４２ｂ及びトンネルグルーブ５４２ｃとを含むアクティブチャンネルパターン５４５が形成される。以下、前記トンネル５４２ａ、５４２ｂはトンネル５４２とも表現し、前記チャンネル５４４ａ、５４４ｂはチャンネル５４４とも表現する。
図１０５に示すように、前記アクティブチャンネルパターン５４５に導電型不純物のドーピングを実施する。この際、前記導電型不純物としてはボロンを選択するか、リンを選択することができる。ここで、前記ボロンのドーピングをまず実施する場合には、リンのドーピングを以後に実施する。そして、前記リンのドーピングをまず実施する場合には、ボロンのドーピングを以後に実施する。
本実施例では、ボロンをまずドーピングする。前記ボロンのドーピングは、プラズマ処理によって達成されるが、イオン注入によって達成することもできる。又、前記アクティブチャンネルパターン５４５に前記ボロンのドーピングを実施するか、又は前記アクティブチャンネルパターン５４５の一部に前記ボロンのドーピングを実施することができる。
仮に、前記アクティブチャンネルパターンの一部に前記ボロンのドーピングを実施する場合には、残りの他のアクティブチャンネルパターンに前記ボロンのドーピングを遮断するためのフォトレジストパターンのようなマスクを形成する。
このように、前記ボロンのドーピングを実施することにより、前記アクティブチャンネルパターン５４５は、ボロンがドーピングされたアクティブチャンネルパターン５４５’に転換される。即ち、前記チャンネル５４５がボロンがドーピングされたチャンネル５４４’に転換される。
図１０６に示すように、前記ボロンのドーピングを実施した後、前記アクティブチャンネルパターン５４５’にリンをドーピングする。この際、前記リンのドーピングはプラズマ処理によって達成されるが、イオン注入によって達成することもできる。
そして、前記ボロンがドーピングされたアクティブチャンネルパターン５４５’に前記リンのドーピングを実施するか、又は前記ボロンがドーピングされたアクティブチャンネルパターン５４５’の一部に前記リンのドーピングを実施することができる。
仮に、前記ボロンがドーピングされたアクティブチャンネルパターンの一部に前記リンのドーピングを実施する場合には、残りの他のボロンがドーピングされたアクティブチャンネルパターンに前記リンのドーピングを遮断するためのフォトレジストパターンのようなマスクを形成する。
このように、前記リンのドーピングを実施することにより、前記ボロンがドーピングされたアクティブチャンネルパターン５４５’は、リンがドーピングされたアクティブチャンネルパターン５４５”に転換される。即ち、前記ボロンがドーピングされたチャンネル５４５’がリンがドーピングされたチャンネル５４４”に転換される。
その後、図２４から図２６で説明した工程を進行して、ゲート電極を形成することにより、マルチ−ブリッジチャンネル型ＭＯＳトランジスタを形成する。
本実施例では、不純物がドーピングされないチャンネル膜によって形成されるチャンネルと、不純物がドーピングされないチャンネル層間膜の選択的除去によって形成されるトンネルとを含むアクティブチャンネルパターンを形成した後、ボロン又はリンのドーピングを実施する。特に、前記不純物がドーピングされないチャンネル層間膜を選択的に除去するので、選択的除去を容易に進行することができる。又、アクティブチャンネルパターンの一部にボロンをドーピングし、残りのアクティブチャンネルパターンにリンをドーピングする場合、Ｎ−ＭＯＳとＰ−ＭＯＳを有するマルチ−ブリッジチャンネル型相補型ＭＯＳトランジスタを容易に形成することができる。
（産業上の利用可能性）
本発明は、マルチ−ブリッジチャンネル型ＭＯＳトランジスタを製造する時、ＰＭＯＳトランジスタのチャンネルの容易な形成を図ることができる。従って、マルチ−ブリッジチャンネル型相補型ＭＯＳトランジスタの製造も容易な効果がある。
以上、本発明の実施例を詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明の実施例を修正または変更できる。
従来の方法によって製造されたマルチ−ブリッジチャンネル型ＭＯＳトランジスタのアクティブチャンネルパターンを示す写真である。 従来の方法によって製造されたマルチ−ブリッジチャンネル型ＭＯＳトランジスタのアクティブチャンネルパターンを示す写真である。 本発明の製造方法によって製造されたマルチ−ブリッジチャンネル型ＭＯＳトランジスタを示す平面図である。 図３のＡ−Ａ’線に沿って切断した断面図である。 図３のＢ−Ｂ’線に沿って切断した断面図である。 本発明の製造方法によって製造されたマルチ−ブリッジチャンネル型ＭＯＳトランジスタのアクティブチャンネル型パターンを示す斜視図である。 本発明の製造方法によって製造されたマルチ−ブリッジチャンネル型ＭＯＳトランジスタのゲート電極を示す斜視図である。 本発明の実施例１によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す斜視図である。 本発明の実施例１によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す斜視図である。 本発明の実施例１によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す斜視図である。 本発明の実施例１によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す斜視図である。 本発明の実施例１によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す斜視図である。 本発明の実施例１によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す斜視図である。 本発明の実施例１によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す斜視図である。 本発明の実施例２によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例２によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例２によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例２によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例２によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例２によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例２によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例２によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例２によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例２によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例２によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例２によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例２によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例２によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例２によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例２によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例２によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例２によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 図２６のＡ部分の拡大図である。 本発明の実施例３による製造方法で製造されたマルチ−ブリッジチャンネル型ＭＯＳトランジスタを示す斜視図である。 図５３のＣ−Ｃ’線によって切断した断面図である。 図５４のＢ部分の拡大図である。 本発明の実施例３によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例３によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例３によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例３によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例３によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例３によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例３によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例３によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例３によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例３によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例３によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例３によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例３によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例３によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例４の製造方法で製造されたマルチ−ブリッジチャンネル型ＭＯＳトランジスタを示す断面図である。 本発明の実施例５の製造方法で製造されたマルチ−ブリッジチャンネル型ＭＯＳトランジスタを示す断面図である。 本発明の実施例６の製造方法で製造されたマルチ−ブリッジチャンネル型ＭＯＳトランジスタを示す断面図である。 本発明の実施例７によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例７によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例７によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例７によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例７によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例７によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例７によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例７によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例７によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例７によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例７によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例８の製造方法で製造されたマルチ−ブリッジチャンネル型ＭＯＳトランジスタを示す断面図である。 本発明の実施例９の製造方法で製造されたマルチ−ブリッジチャンネル型ＭＯＳトランジスタを示す断面図である。 本発明の実施例１０の製造方法で製造されたマルチ−ブリッジチャンネル型ＭＯＳトランジスタを示す断面図である。 本発明の実施例１１の製造方法で製造されたマルチ−ブリッジチャンネル型ＭＯＳトランジスタを示す断面図である。 本発明の実施例１２の製造方法で製造されたマルチ−ブリッジチャンネル型ＭＯＳトランジスタを示す断面図である。 本発明の実施例１３の製造方法で製造されたマルチ−ブリッジチャンネル型ＭＯＳトランジスタを示す断面図である。 本発明の実施例１４によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１４によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１４によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１４によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１４によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１４によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１４によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１４によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１５の製造方法で製造されたマルチ−ブリッジチャンネル型ＭＯＳトランジスタを示す断面図である。 本発明の実施例１６によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１６によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１６によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１６によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１６によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１７によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１７によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１７によるマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法を示す断面図である。
符号の説明
１０ 半導体基板、１２ 高濃度ドーピング領域、１４ａ、１４ｂ、１４ｃ チャンネル層間膜、１６ａ、１６ｂ チャンネル膜、１８ 予備アクティブパターン、２０ 素子分離トレンチ、２２ フィールド領域、２３ エッチング阻止膜、２５ ダミーゲート膜、２６ ダミーゲート膜パターン、２７ 反射防止膜、２８ 反射防止膜パターン、２９ ゲートハードマスク膜、３２ ソース／ドレイン拡張膜、３４ ソース／ドレイン領域、３４ａ テール、３５ マスク膜、３６ マスク膜パターン、３８ ゲートトレンチ、４０ 絶縁膜、４２ａ、４２ｂ トンネル、４４ａ、４４ｂ チャンネル、４８ ゲート電極

Claims (12)

  1. ホウ素がドーピングされたシリコン−ゲルマニウムからなるチャンネル層間膜及びシリコンからなるチャンネル膜が交互に積層された予備アクティブパターンを基板の表面上に形成する段階と、
    前記予備アクティブパターンを取り囲む領域を形成する段階と、
    前記領域を形成する段階の後に、前記予備アクティブパターンをエッチングし、前記基板を露出させる段階と、
    前記エッチングにより露出した前記基板の上面および前記エッチングにより露出した前記予備アクティブパターンの側面上にソース／ドレイン領域を形成する段階と、
    前記ソース／ドレイン領域を形成する段階の後に、前記領域を選択的にエッチングして、前記予備アクティブパターンの側面を露出させる段階と、
    前記予備アクティブパターンの側面を露出させる段階の後に、前記予備アクティブパターンにおける前記チャンネル層間膜を前記チャンネル膜に対して選択的に除去し、前記予備アクティブパターンを貫通する複数のトンネルを形成することにより、前記トンネルと前記チャンネル膜で構成された複数のチャンネルとを有するアクティブチャンネルパターンを形成する段階と、
    前記アクティブチャンネルパターンを形成する段階の後に、前記チャンネル膜にのみリンをドーピングして、該チャンネルをＮ型に転換する段階と、
    前記チャンネルにドーピングする段階の後に、前記トンネルを埋めることにより、前記複数のチャンネルを囲む複数のゲート電極を形成する段階と、
    を含むことを特徴とするマルチ−ブリッジチャンネル型ＰＭＯＳトランジスタの製造方法。
  2. 前記チャンネル層間膜の選択的除去は、単結晶シリコンと単結晶シリコンゲルマニウムとの間にエッチング選択比を有するエッチング液を用いて行われることを特徴とする請求項１記載のマルチ−ブリッジチャンネル型ＰＭＯＳトランジスタの製造方法。
  3. 前記チャンネルのドーピングでは、イオン注入を行うことを特徴とする請求項１記載のマルチ−ブリッジチャンネル型ＰＭＯＳトランジスタの製造方法。
  4. 前記チャンネルのドーピングでは、プラズマドーピングを行うことを特徴とする請求項１記載のマルチ−ブリッジチャンネル型ＰＭＯＳトランジスタの製造方法。
  5. 前記基板は、シリコン、シリコン−ゲルマニウム、シリコン−オン−インシュレータまたはシリコン−ゲルマニウム−オン−インシュレータのうちのいずれか一つを含むことを特徴とする請求項１記載のマルチ−ブリッジチャンネル型ＰＭＯＳトランジスタの製造方法。
  6. 前記チャンネル層間膜の選択的除去では、異方性エッチング工程を行うことを特徴とする請求項１記載のマルチ−ブリッジチャンネル型ＰＭＯＳトランジスタの製造方法。
  7. ホウ素がドーピングされたシリコン−ゲルマニウムからなるチャンネル層間膜及びシリコンからなるチャンネル膜が交互に積層された予備アクティブパターンを基板の表面上に形成する段階と、
    前記予備アクティブパターンを取り囲む領域を複数形成する段階と、
    前記領域を形成する段階の後に、前記予備アクティブパターンをエッチングし、前記基板を露出させる段階と、
    前記エッチングにより露出した前記基板の上面および前記エッチングにより露出した複数の前記予備アクティブパターンの側面上にソース／ドレイン領域を形成する段階と、
    前記ソース／ドレイン領域を形成する段階の後に、前記領域を選択的にエッチングして、複数の前記予備アクティブパターンの側面を露出させる段階と、
    複数の前記予備アクティブパターンの側面を露出させる段階の後に、複数の前記予備アクティブパターンにおける前記チャンネル層間膜を前記チャンネル膜に対して選択的に除去し、前記予備アクティブパターンを貫通する複数のトンネルを形成することにより、前記トンネルと前記チャンネル膜で構成された複数のチャンネルとを有する複数のアクティブチャンネルパターンを形成する段階と、
    複数の前記アクティブチャンネルパターンを形成する段階の後に、奇数番目、または偶数番目の前記アクティブパターンの前記チャンネル膜にのみリンをドーピングして、該チャンネル膜をＮ型に転換してＰＭＯＳトランジスタのチャンネルを形成する段階と、
    前記ＰＭＯＳトランジスタのチャンネルを形成する段階の後に、前記トンネルを埋めることにより前記ＰＭＯＳトランジスタのチャンネルおよびホウ素がドーピングされているＮＭＯＳトランジスタのチャンネルを囲む複数のゲート電極を形成する段階と、
    を含むことを特徴とするマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法。
  8. 前記チャンネル層間膜の選択的除去は、単結晶シリコンと単結晶シリコンゲルマニウムとの間にエッチング選択比を有するエッチング液を用いて行われることを特徴とする請求項７記載のマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法。
  9. 前記ＰＭＯＳトランジスタのチャンネルを形成する段階のドーピングでは、イオン注入を行うことを特徴とする請求項７記載のマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法。
  10. 前記ＰＭＯＳトランジスタのチャンネルを形成する段階のドーピングでは、プラズマドーピングを行うことを特徴とする請求項７記載のマルチ−ブリッジＭＯＳトランジスタの製造方法。
  11. 前記基板は、シリコン、シリコン−ゲルマニウム、シリコン−オン−インシュレータまたはシリコン−ゲルマニウム−オン−インシュレータのうちのいずれか一つを含むことを特徴とする請求項７記載のマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法。
  12. 前記チャンネル層間膜の選択的除去では、異方性エッチング工程を行うことを特徴とする請求項７記載のマルチ−ブリッジチャンネル型ＭＯＳトランジスタの製造方法。
JP2005145097A 2004-05-25 2005-05-18 マルチ−ブリッジチャンネル型ｍｏｓトランジスタの製造方法 Active JP4796329B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2004-0037517 2004-05-25
KR1020040037517A KR100625177B1 (ko) 2004-05-25 2004-05-25 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법
US10/998,472 2004-11-29
US10/998,472 US7229884B2 (en) 2004-05-25 2004-11-29 Phosphorous doping methods of manufacturing field effect transistors having multiple stacked channels

Publications (2)

Publication Number Publication Date
JP2005340810A JP2005340810A (ja) 2005-12-08
JP4796329B2 true JP4796329B2 (ja) 2011-10-19

Family

ID=35493957

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005145097A Active JP4796329B2 (ja) 2004-05-25 2005-05-18 マルチ−ブリッジチャンネル型ｍｏｓトランジスタの製造方法

Country Status (2)

Country Link
US (2) US7309635B2 (ja)
JP (1) JP4796329B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230078925A (ko) * 2021-11-26 2023-06-05 연세대학교 산학협력단 에피택셜 웨이퍼 및 에피택셜 웨이퍼의 제조 방법

Families Citing this family (95)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US7858458B2 (en) 2005-06-14 2010-12-28 Micron Technology, Inc. CMOS fabrication
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7442590B2 (en) * 2006-04-27 2008-10-28 Freescale Semiconductor, Inc Method for forming a semiconductor device having a fin and structure thereof
KR100763542B1 (ko) * 2006-10-30 2007-10-05 삼성전자주식회사 다중 채널 모오스 트랜지스터를 포함하는 반도체 장치의제조 방법
KR100827529B1 (ko) * 2007-04-17 2008-05-06 주식회사 하이닉스반도체 다중채널을 갖는 반도체 소자 및 그의 제조 방법
US7585738B2 (en) * 2007-04-27 2009-09-08 Texas Instruments Incorporated Method of forming a fully silicided semiconductor device with independent gate and source/drain doping and related device
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
FR2923646A1 (fr) * 2007-11-09 2009-05-15 Commissariat Energie Atomique Cellule memoire sram dotee de transistors a structure multi-canaux verticale
JP5236370B2 (ja) * 2008-07-10 2013-07-17 三菱電機株式会社 Ｔｆｔ基板の製造方法及びｔｆｔ基板
US7893492B2 (en) * 2009-02-17 2011-02-22 International Business Machines Corporation Nanowire mesh device and method of fabricating same
US8305829B2 (en) 2009-02-23 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory power gating circuit for controlling internal voltage of a memory array, system and method for controlling the same
US8305790B2 (en) 2009-03-16 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical anti-fuse and related applications
US8957482B2 (en) 2009-03-31 2015-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse and related applications
US8912602B2 (en) 2009-04-14 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US8084308B2 (en) * 2009-05-21 2011-12-27 International Business Machines Corporation Single gate inverter nanowire mesh
WO2010150442A1 (ja) * 2009-06-24 2010-12-29 パナソニック株式会社 半導体装置及びその製造方法
US8461015B2 (en) 2009-07-08 2013-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. STI structure and method of forming bottom void in same
US8264021B2 (en) 2009-10-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Finfets and methods for forming the same
US8629478B2 (en) 2009-07-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure for high mobility multiple-gate transistor
US8623728B2 (en) 2009-07-28 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming high germanium concentration SiGe stressor
US8264032B2 (en) 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
US8472227B2 (en) 2010-01-27 2013-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and methods for forming the same
US8980719B2 (en) 2010-04-28 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for doping fin field-effect transistors
US8497528B2 (en) 2010-05-06 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a strained structure
US8440517B2 (en) 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US8298925B2 (en) 2010-11-08 2012-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming ultra shallow junction
US9484462B2 (en) 2009-09-24 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of fin field effect transistor
US8482073B2 (en) 2010-03-25 2013-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including FINFETs and methods for forming the same
US8759943B2 (en) 2010-10-08 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having notched fin structure and method of making the same
US9040393B2 (en) 2010-01-14 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor structure
US9029834B2 (en) * 2010-07-06 2015-05-12 International Business Machines Corporation Process for forming a surrounding gate for a nanowire using a sacrificial patternable dielectric
US8603924B2 (en) 2010-10-19 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming gate dielectric material
KR101762823B1 (ko) * 2010-10-29 2017-07-31 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 제조 방법
US9048181B2 (en) 2010-11-08 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming ultra shallow junction
US8769446B2 (en) 2010-11-12 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method and device for increasing fin device density for unaligned fins
US8753942B2 (en) 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
US8592915B2 (en) 2011-01-25 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Doped oxide for shallow trench isolation (STI)
US8877602B2 (en) 2011-01-25 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms of doping oxide for forming shallow trench isolation
US8431453B2 (en) 2011-03-31 2013-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma doping to reduce dielectric loss during removal of dummy layers in a gate structure
JP5325932B2 (ja) 2011-05-27 2013-10-23 株式会社東芝 半導体装置およびその製造方法
US9087863B2 (en) 2011-12-23 2015-07-21 Intel Corporation Nanowire structures having non-discrete source and drain regions
WO2013095651A1 (en) 2011-12-23 2013-06-27 Intel Corporation Non-planar gate all-around device and method of fabrication thereof
US8928086B2 (en) 2013-01-09 2015-01-06 International Business Machines Corporation Strained finFET with an electrically isolated channel
US8587068B2 (en) * 2012-01-26 2013-11-19 International Business Machines Corporation SRAM with hybrid FinFET and planar transistors
KR20130128503A (ko) * 2012-05-17 2013-11-27 에스케이하이닉스 주식회사 다중 채널을 갖는 반도체 장치의 제조 방법
US9947773B2 (en) * 2012-08-24 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor arrangement with substrate isolation
US8679902B1 (en) * 2012-09-27 2014-03-25 International Business Machines Corporation Stacked nanowire field effect transistor
JP6312789B2 (ja) * 2013-03-14 2018-04-18 インテル・コーポレーション ナノワイヤトランジスタのリーク低減構造
KR102083494B1 (ko) * 2013-10-02 2020-03-02 삼성전자 주식회사 나노와이어 트랜지스터를 포함하는 반도체 소자
US9508796B2 (en) * 2013-10-03 2016-11-29 Intel Corporation Internal spacers for nanowire transistors and method of fabrication thereof
EP2887399B1 (en) * 2013-12-20 2017-08-30 Imec A method for manufacturing a transistor device and associated device
US9660035B2 (en) * 2014-01-29 2017-05-23 International Business Machines Corporation Semiconductor device including superlattice SiGe/Si fin structure
CN105097535B (zh) * 2014-05-12 2018-03-13 中国科学院微电子研究所 FinFet器件的制造方法
KR102158963B1 (ko) 2014-05-23 2020-09-24 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9431512B2 (en) * 2014-06-18 2016-08-30 Globalfoundries Inc. Methods of forming nanowire devices with spacers and the resulting devices
US9490340B2 (en) 2014-06-18 2016-11-08 Globalfoundries Inc. Methods of forming nanowire devices with doped extension regions and the resulting devices
US9306019B2 (en) * 2014-08-12 2016-04-05 GlobalFoundries, Inc. Integrated circuits with nanowires and methods of manufacturing the same
US10854735B2 (en) 2014-09-03 2020-12-01 Taiwan Semiconductor Manufacturing Company Limited Method of forming transistor
US10246325B2 (en) * 2014-09-03 2019-04-02 Infineon Technologies Ag MEMS device and method for manufacturing a MEMS device
US9318553B1 (en) 2014-10-16 2016-04-19 International Business Machines Corporation Nanowire device with improved epitaxy
KR102293129B1 (ko) * 2015-02-12 2021-08-25 삼성전자주식회사 매립형 게이트 구조체를 갖는 반도체 소자 및 그 제조 방법
US20160372600A1 (en) * 2015-06-19 2016-12-22 International Business Machines Corporation Contact-first field-effect transistors
US10276572B2 (en) * 2015-11-05 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102434993B1 (ko) * 2015-12-09 2022-08-24 삼성전자주식회사 반도체 소자
US9899269B2 (en) 2015-12-30 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd Multi-gate device and method of fabrication thereof
KR102506426B1 (ko) * 2016-06-07 2023-03-08 삼성전자주식회사 반도체 소자
KR102429611B1 (ko) 2016-06-10 2022-08-04 삼성전자주식회사 반도체 장치 제조 방법
JP6763703B2 (ja) * 2016-06-17 2020-09-30 ラピスセミコンダクタ株式会社 半導体装置および半導体装置の製造方法
US20180061944A1 (en) * 2016-08-31 2018-03-01 International Business Machines Corporation Forming nanosheet transistors with differing characteristics
US10069015B2 (en) 2016-09-26 2018-09-04 International Business Machines Corporation Width adjustment of stacked nanowires
US10833193B2 (en) 2016-09-30 2020-11-10 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device, method of manufacturing the same and electronic device including the device
CN106298778A (zh) * 2016-09-30 2017-01-04 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备
US10340340B2 (en) * 2016-10-20 2019-07-02 International Business Machines Corporation Multiple-threshold nanosheet transistors
CN111370489A (zh) 2016-11-21 2020-07-03 华为技术有限公司 一种场效应晶体管及其制作方法
US10414978B2 (en) 2016-12-14 2019-09-17 Samsung Electronics Co., Ltd. Etching composition and method for fabricating semiconductor device by using the same
KR102574454B1 (ko) 2016-12-16 2023-09-04 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9972542B1 (en) 2017-01-04 2018-05-15 International Business Machines Corporation Hybrid-channel nano-sheet FETs
US11245020B2 (en) * 2017-01-04 2022-02-08 International Business Machines Corporation Gate-all-around field effect transistor having multiple threshold voltages
US10128347B2 (en) * 2017-01-04 2018-11-13 International Business Machines Corporation Gate-all-around field effect transistor having multiple threshold voltages
KR102285641B1 (ko) 2017-03-10 2021-08-03 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
JP7205912B2 (ja) * 2017-04-27 2023-01-17 東京エレクトロン株式会社 Ｎｆｅｔ及びｐｆｅｔナノワイヤデバイスを製造する方法
KR102385567B1 (ko) 2017-08-29 2022-04-12 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR102353931B1 (ko) * 2017-09-13 2022-01-21 삼성전자주식회사 반도체 소자 및 그 제조 방법
US10236217B1 (en) 2017-11-02 2019-03-19 International Business Machines Corporation Stacked field-effect transistors (FETs) with shared and non-shared gates
US10833078B2 (en) * 2017-12-04 2020-11-10 Tokyo Electron Limited Semiconductor apparatus having stacked gates and method of manufacture thereof
CN110581133B (zh) * 2018-06-08 2022-09-13 中芯国际集成电路制造(上海)有限公司 一种半导体结构及其形成方法、以及sram
KR102515393B1 (ko) 2018-06-29 2023-03-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11158727B2 (en) * 2018-07-31 2021-10-26 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for gate-all-around device with extended channel
KR102534246B1 (ko) 2018-08-30 2023-05-18 삼성전자주식회사 반도체 장치
KR102509307B1 (ko) * 2018-09-19 2023-03-10 삼성전자주식회사 반도체 장치
CN111243955B (zh) * 2020-02-05 2023-05-12 中国科学院微电子研究所 一种半导体器件及其制作方法、集成电路和电子设备
KR20210117004A (ko) 2020-03-18 2021-09-28 삼성전자주식회사 2d 물질로 이루어진 채널을 구비하는 전계 효과 트랜지스터
KR20220031366A (ko) 2020-09-04 2022-03-11 삼성전자주식회사 전계 효과 트랜지스터 및 전계 효과 트랜지스터의 제조 방법

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0214578A (ja) * 1988-07-01 1990-01-18 Fujitsu Ltd 半導体装置
KR940003076B1 (ko) 1990-12-22 1994-04-13 정찬용 보안 경보시스템
US5412224A (en) * 1992-06-08 1995-05-02 Motorola, Inc. Field effect transistor with non-linear transfer characteristic
US5221849A (en) * 1992-06-16 1993-06-22 Motorola, Inc. Semiconductor device with active quantum well gate
JP3460863B2 (ja) * 1993-09-17 2003-10-27 三菱電機株式会社 半導体装置の製造方法
JPH098291A (ja) * 1995-06-20 1997-01-10 Fujitsu Ltd 半導体装置
US5906951A (en) * 1997-04-30 1999-05-25 International Business Machines Corporation Strained Si/SiGe layers on insulator
JPH118390A (ja) * 1997-06-18 1999-01-12 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP3324518B2 (ja) * 1998-08-24 2002-09-17 日本電気株式会社 半導体装置の製造方法
US6190234B1 (en) * 1999-01-25 2001-02-20 Applied Materials, Inc. Endpoint detection with light beams of different wavelengths
JP3086906B1 (ja) 1999-05-28 2000-09-11 工業技術院長 電界効果トランジスタ及びその製造方法
DE19928564A1 (de) 1999-06-22 2001-01-04 Infineon Technologies Ag Mehrkanal-MOSFET und Verfahren zu seiner Herstellung
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
KR100414217B1 (ko) * 2001-04-12 2004-01-07 삼성전자주식회사 게이트 올 어라운드형 트랜지스터를 가진 반도체 장치 및그 형성 방법
US6440806B1 (en) * 2001-04-30 2002-08-27 Advanced Micro Devices, Inc. Method for producing metal-semiconductor compound regions on semiconductor devices
JP3793808B2 (ja) * 2002-05-02 2006-07-05 国立大学法人東京工業大学 電界効果トランジスタの製造方法
US6909145B2 (en) * 2002-09-23 2005-06-21 International Business Machines Corporation Metal spacer gate for CMOS FET
KR100481209B1 (ko) 2002-10-01 2005-04-08 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법
FR2853454B1 (fr) * 2003-04-03 2005-07-15 St Microelectronics Sa Transistor mos haute densite
US7028688B1 (en) * 2005-04-05 2006-04-18 The United States Of America As Represented By The Secretary Of The Army Operationally adaptable chemical-biological mask

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230078925A (ko) * 2021-11-26 2023-06-05 연세대학교 산학협력단 에피택셜 웨이퍼 및 에피택셜 웨이퍼의 제조 방법
KR102697844B1 (ko) 2021-11-26 2024-08-23 연세대학교 산학협력단 에피택셜 웨이퍼 및 에피택셜 웨이퍼의 제조 방법

Also Published As

Publication number Publication date
US20070196973A1 (en) 2007-08-23
JP2005340810A (ja) 2005-12-08
US7309635B2 (en) 2007-12-18
US20080102586A1 (en) 2008-05-01
US7648883B2 (en) 2010-01-19

Similar Documents

Publication Publication Date Title
JP4796329B2 (ja) マルチ−ブリッジチャンネル型ｍｏｓトランジスタの製造方法
JP4667736B2 (ja) 多重チャンネルを有するモストランジスターの製造方法
KR100625177B1 (ko) 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법
US10978355B2 (en) Multi-gate devices with replaced-channels and methods for forming the same
KR100499159B1 (ko) 리세스 채널을 갖는 반도체장치 및 그 제조방법
KR102331059B1 (ko) 반도체 디바이스 및 방법
US11682711B2 (en) Semiconductor device having multi-layered gate spacers
US20220352371A1 (en) Semiconductor Device and Method
TW201729419A (zh) 半導體裝置
US11942523B2 (en) Semiconductor devices and methods of forming the same
TW202139272A (zh) 半導體裝置的形成方法
US20230378001A1 (en) Semiconductor device and method
US20230253479A1 (en) Air Spacer and Method of Forming Same
US20230005910A1 (en) Semiconductor device
US20230261045A1 (en) Semiconductor Device Including Air Spacer and Method of Manufacture
US20230014468A1 (en) Semiconductor device
US20230268416A1 (en) Semiconductor Devices and Methods of Manufacture
US20240021618A1 (en) Semiconductor device and method
US20220406774A1 (en) Doped well for semiconductor devices
US20230064457A1 (en) Nanostructure Device and Method of Forming Thereof
US20220051950A1 (en) Gapfill structure and manufacturing methods thereof
KR20080011488A (ko) 다중 채널 모스 트랜지스터를 포함하는 반도체 장치의 제조방법
KR100521511B1 (ko) 반도체 장치 및 그 제조 방법
JPS63237558A (ja) Ｃｍｏｓ型電界効果トランジスタおよびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070427

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110523

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110705

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110729

R150 Certificate of patent or registration of utility model

Ref document number: 4796329

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140805

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250