KR100827529B1 - 다중채널을 갖는 반도체 소자 및 그의 제조 방법 - Google Patents

다중채널을 갖는 반도체 소자 및 그의 제조 방법 Download PDF

Info

Publication number
KR100827529B1
KR100827529B1 KR1020070037335A KR20070037335A KR100827529B1 KR 100827529 B1 KR100827529 B1 KR 100827529B1 KR 1020070037335 A KR1020070037335 A KR 1020070037335A KR 20070037335 A KR20070037335 A KR 20070037335A KR 100827529 B1 KR100827529 B1 KR 100827529B1
Authority
KR
South Korea
Prior art keywords
channel
trench
etching process
active region
semiconductor substrate
Prior art date
Application number
KR1020070037335A
Other languages
English (en)
Inventor
김대식
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070037335A priority Critical patent/KR100827529B1/ko
Priority to US11/954,610 priority patent/US7719038B2/en
Priority to TW096147635A priority patent/TWI388057B/zh
Priority to JP2008005379A priority patent/JP2008270722A/ja
Application granted granted Critical
Publication of KR100827529B1 publication Critical patent/KR100827529B1/ko
Priority to US12/754,273 priority patent/US8017479B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Element Separation (AREA)
  • Drying Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 소자 분리막이 형성된 반도체 기판, 반도체 기판의 활성영역 내에 형성된 다수개의 트렌치들 및 각각의 트렌치 영역 내의 마주보는 측벽을 연결하며 표면이 채널영역으로 사용되는 채널 활성영역을 포함하는 다중채널을 갖는 반도체 소자로 이루어진다.
다중 채널, 벌브, 등방성 식각, 이방성 식각, 4채널, 6채널, 8채널, 채널 활성영역

Description

다중채널을 갖는 반도체 소자 및 그의 제조 방법{Semiconductor having multi channel and manufacturing method thereof}
도 1a 내지 도 1j는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 구조를 설명하기 위한 입체도이다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 마스크막 패턴을 설명하기 위한 평면도이다.
도 4a 내지 도 4g는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 5a 내지 도 5c는 본 발명의 다른 실시예에 따른 반도체 소자의 구조를 설명하기 위한 입체도이다.
도 6a 및 도 6b는 본 발명의 다른 실시예에 따른 마스크막 패턴을 설명하기 위한 평면도이다.
도 7a 내지 도 7g는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 8a 내지 도 8c는 본 발명의 또 다른 실시예에 따른 반도체 소자의 구조를 설명하기 위한 입체도이다.
도 9a 및 도 9b는 본 발명의 또 다른 실시예에 따른 마스크막 패턴을 설명하기 위한 평면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 400, 700 : 반도체 기판 102, 402, 702 : 소자 분리막
103, 403, 703 : 제1 하드 마스크막
104, 404, 704 : 제1 포토레지스트 패턴
105, 405, 705 : 제2 하드 마스크막
106, 406, 706 : 제2 포토레지스트 패턴 107, 407, 707 : 식각 보호막
108, 408, 708 : 게이트 절연막 110, 410, 710 : 게이트 전극막
112, 412, 712 : 게이트 하드 마스크막 패턴
본 발명은 다중채널을 갖는 반도체 소자 및 그의 제조 방법에 관한 것으로, 특히 활성영역의 형태를 변화시켜 채널의 개수를 증가시키는 다중채널을 갖는 반도체 소자 및 그의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자는 채널(channel)을 통하여 전류를 흘려보내어 프로 그램, 소거 및 독출과 같은 동작을 수행하게 된다. 특히, 반도체 메모리 소자의 활성영역 내에 형성된 채널은 최초에 2차원의 단채널 구조로 형성되었는데, 반도체 소자의 집적도가 증가함에 따라 채널 길이 및 폭이 제한되게 되었고, 채널 도핑의 증가로 인해 전자 이동도(electron mobility)가 감소됨으로써, 충분한 채널 전류를 확보하기가 어려워지고 있다.
이를 해결하기 위하여, 다중채널을 갖는 반도체 소자를 제조하게 되었다. 다중 채널을 갖기 위하여 소자를 3차원 구조로 제조하게 되었는데, 예를 들면, BRG(bulb recessed gate), RCAT(recessed cell array transistor) 및 FinFET(fin field effect transistor)를 들 수 있다. 이러한 3차원 구조의 반도체 소자는 2개 및 3개의 채널을 가질 수 있으며, 2차원 평면구조의 반도체 소자보다 더 많은 동작 전류를 흘려줄 수 있어 전류량을 증가시킬 수 있다.
하지만, 반도체 소자의 집적도가 증가함에 따라 더 많은 구동전류가 요구되고 있으며, 이를 해결하기 위해서는 더 많은 개수의 채널을 형성해야 한다.
본 발명은 게이트 전극을 형성하기 이전에 반도체 기판의 활성 영역의 형태를 변화시켜 다수 개의 채널을 갖도록 한다.
이를 위하여, 제1 마스크막 패턴을 사용한 제1 식각 공정을 실시하여 활성영역의 상부를 일부 제거하고, 제2 마스크막 패턴을 사용한 제2 식각 공정을 실시하여 제거된 활성영역 내로 홀(hole)을 형성하여 원하는 개수의 채널을 갖도록 함으 로써 반도체 소자의 전류 구동 능력을 향상시킨다.
본 발명의 실시예에 따른 다중채널을 갖는 반도체 소자는, 소자 분리막이 형성된 반도체 기판을 포함한다. 반도체 기판의 활성영역 내에 형성된 다수개의 트렌치들을 포함한다. 각각의 트렌치 영역 내의 마주보는 측벽을 연결하며 표면이 채널영역으로 사용되는 채널 활성영역을 포함하는 다중채널을 갖는 반도체 소자로 이루어진다.
채널 활성영역의 단면이 사각형이고, 채널 활성영역은 트렌치 내에서 활성영역의 최상부보다 낮고 트렌치의 하부보다 높으며 소자 분리막과 접하지 않는 다중채널을 갖는다.
하나의 트렌치 내에 채널 활성영역이 2개 형성되어 8면이 채널 영역으로 사용될 수 있다.
본 발명의 다른 실시예에 따른 다중채널을 갖는 반도체 소자는, 소자 분리막이 형성된 반도체 기판을 포함한다. 반도체 기판의 활성영역 내에 형성된 다수개의 트렌치들을 포함한다. 트렌치의 중간 깊이에서 폭이 좁아지도록 트렌치의 측벽에 형성되며 표면이 채널 영역으로 사용되는 돌출부를 포함하는 다중채널을 갖는 반도체 소자로 이루어진다.
돌출부는 트렌치의 마주보는 측벽에 각각 형성된 다중채널을 갖고, 돌출부의 단면은 4각형이며 트렌치 양측벽에 노출된 돌출부의 3면이 채널영역으로 사용된다.
본 발명의 실시예에 따른 다중채널을 갖는 반도체 소자의 제조방법은, 소자 분리막이 형성된 반도체 기판의 활성 영역에 제1 트렌치를 형성한다. 제1 트렌치 내부의 양측에 제2 트렌치들을 형성하기 위하여 제1 식각 공정을 실시한다. 제2 트렌치들을 더 깊은 제3 트렌치들로 형성하면서 제2 트렌치보다 더 깊은 깊이에서 제3 트렌치들을 서로 연결시켜 마주보는 측벽에서 서로 연결되는 채널 활성영역이 형성되도록 제2 식각 공정을 실시하는 단계를 포함하는 다중채널을 갖는 반도체 소자의 제조 방법으로 이루어진다. 이에 따라, 채널 활성영역의 4표면을 통하여 4개의 채널영역을 형성한다.
본 발명의 다른 실시예에 따른 다중채널을 갖는 반도체 소자의 제조방법은, 소자 분리막이 형성된 반도체 기판의 활성 영역에 제1 트렌치를 형성한다. 제1 트렌치의 중앙에 제2 트렌치들을 형성하기 위하여 제1 식각 공정을 실시한다. 제2 트렌치를 더 깊은 제3 트렌치로 형성하면서 제2 트렌치보다 더 깊은 깊이에서 제3 트렌치의 폭을 넓혀 마주보는 측벽에 돌출부가 형성되도록 제2 식각 공정을 실시하는 단계를 포함하는 다중채널을 갖는 반도체 소자의 제조 방법으로 이루어진다.
돌출부들 각각은 소자 분리막과 접하는 면을 제외한 3표면을 통하여 3개의 채널영역이 형성되어, 모두 6개의 채널영역이 형성된다.
본 발명의 또 다른 실시예에 따른 다중채널을 갖는 반도체 소자의 제조방법은, 소자 분리막이 형성된 반도체 기판의 활성 영역에 제1 트렌치를 형성한다. 제1 트렌치 내부의 양측과 중앙에 제2 트렌치들을 형성하기 위하여 제1 식각 공정을 실시한다. 제2 트렌치들을 더 깊은 제3 트렌치들로 형성하면서 제2 트렌치보다 더 깊 은 깊이에서 제3 트렌치들을 서로 연결시켜 마주보는 측벽에서 서로 연결되는 2개의 채널 활성영역이 형성되도록 제2 식각 공정을 실시하는 단계를 포함하는 다중채널을 갖는 반도체 소자의 제조 방법으로 이루어진다.
각각의 채널 활성영역은 4표면을 통하여 4개의 채널영역이 형성되어, 모두 8개의 채널영역이 형성된다.
제1 트렌치를 형성하기 이전에 반도체 기판에 제1 내지 제5 이온주입 공정을 실시한다. 제1 이온주입 공정은 보론 이온을 사용하여, 2.0E13의 농도, 300keV의 에너지 및 3.2도의 각도를 주어 실시한다. 제2 이온주입 공정은 보론 이온을 사용하여 3.0E12의 농도, 120KeV의 에너지 및 7도의 각도를 주어 실시한다. 제3 이온주입 공정은 보론 이온을 사용하여 9.0E12의 농도, 45KeV의 에너지 및 7도의 각도를 주어 실시한다. 제4 이온주입 공정은 인 이온을 사용하여 6.0E12의 농도, 25KeV의 에너지 및 7도의 각도를 주어 실시한다. 제5 이온주입 공정은 비소 이온을 사용하여 8.0E12의 농도, 20KeV의 에너지 및 7도의 각도를 주어 실시한다.
제1 트렌치의 형성 단계는, 소자 분리막이 형성된 반도체 기판상에 제1 하드 마스크막 및 제1 포토레지스트 패턴을 형성한다. 제1 포토레지스트 패턴에 따라 식각 공정을 실시하여 제1 하드 마스크막을 패터닝 한다. 제1 포토레지스트 패턴을 제거한다. 패터닝된 제1 하드 마스크막에 따라 식각 공정을 실시하여 반도체 기판의 일부를 제거한다. 패터닝된 제1 하드 마스크막을 제거하는 단계를 포함한다.
제1 포토레지스트 패턴의 개방영역 폭은 65Å 내지 75Å이 되도록 하고, 제1 트렌치는 15nm 내지 25nm의 깊이로 형성한다.
제1 식각 공정은, 제1 트렌치가 형성된 반도체 기판상에 제2 하드 마스크막 및 제2 포토레지스트 패턴을 형성한다. 제2 포토레지스트 패턴에 따라 제2 하드 마스크막을 패터닝한다. 제2 포토레지스트 패턴을 제거한다. 패터닝된 제2 하드 마스크막에 따라 반도체 기판의 일부를 제거한다.
제1 식각 공정은 이방성 건식 식각 공정으로 실시하고, 제2 트렌치는 80nm 내지 90nm의 깊이로 형성한다.
제2 트렌치를 형성한 후, 제2 트렌치가 형성된 반도체 기판의 표면을 따라 식각 보호막을 형성한다. 제2 트렌치 측벽의 식각 보호막은 잔류시키고 제2 트렌치 하부의 식각 보호막은 제거하는 식각 공정을 실시한다.
식각 보호막은 질화막 또는 산화막으로 형성하고, 식각 공정은 이방성 건식 식각 공정으로 실시한다.
제2 식각 공정은 플라즈마 방식의 장비를 사용한 등방성 건식 식각 공정으로 실시하고, 등방성 건식 식각 공정은 1mTorr 내지 100mTorr의 압력, 1W 내지 1000W 및 1V 내지 500V의 플라즈마 소스 파워(source power), 1E5 내지 1E12의 플라즈마 밀도, -50℃ 내지 50℃의 온도에서 식각 가스를 주입하여 실시한다.
식각 가스는 CF4, Ar, Cl2, HBr, SF6 및 O2를 혼합한 가스를 사용하며, 제2 식각 공정을 실시한 후에 클리닝 공정을 실시한다.
클리닝 공정은 NH4F 및 HF를 1 내지 1000:1의 비율로 혼합한 BOE를 사용하거나, HF 및 DI(DI water)를 1 내지 1000:1의 비율로 혼합한 용액 또는 NH4OH, H2O2 및 H2O를 혼합한 용액을 사용하여 실시한다.
제2 식각 공정을 실시한 후, 채널 활성영역 또는 돌출부가 형성된 상기 반도체 기판의 표면을 따라 게이트 절연막을 형성한다. 채널 활성영역 또는 돌출부가 형성된 트렌치가 채워지도록 반도체 상에 게이트 전극막을 형성한다. 게이트 전극막 상부에 게이트 하드 마스크막 패턴을 형성한다. 게이트 하드 마스크막 패턴에 따라 게이트 전극막 및 게이트 절연막을 패터닝하는 단계를 더 포함한다.
게이트 전극막은 폴리실리콘막, 베리어 메탈막 및 금속막의 적층 구조로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1j는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 4개의 채널을 갖는 반도체 소자의 제조 방법을 설명하기 위한 도면이다. 도 2a 입체도에서 A-A'의 단면 방향에 대하여 함께 설명하면 다음과 같다. 웰(well)이 형성된 반도체 기판(100)상에 소자 분리를 위한 마스크막 패 턴(미도시)을 형성하고, 마스크막 패턴(미도시)에 따라 식각 공정을 실시하여 반도체 기판(100)의 일부를 제거하여 트렌치(101)를 형성한다. 트렌치(101) 내부를 절연막으로 채워 소자 분리막(102)을 형성한다. 소자 분리막(102)을 형성한 후, 화학적 기계적 연마공정(chemical mechanical polishing; CMP)을 실시하여 반도체 기판(100)의 활성영역을 노출시킨다.
소자 분리막(102)이 형성된 반도체 기판(100)에 접합을 형성하기 위하여 이온주입 공정을 실시한다. 활성영역 내부로 접합을 깊은 영역까지 형성하고 문턱전압을 조절하기 위한 제1 내지 제5 이온주입 공정을 실시한다. 이온주입 공정 조건은 반도체 기판(100) 및 접합영역의 깊이에 따라 다르게 변경할 수 있으며, 바람직한 이온주입 공정은 다음과 같다.
제1 이온주입 공정은 보론(boron; 이하 B) 이온을 사용하여, 2.0E13의 농도, 300keV의 에너지로 3.2도의 틸팅(tilting) 각도를 주어 실시할 수 있다. 제2 이온주입 공정은 보론(B) 이온을 사용하여 3.0E12의 농도, 120KeV의 에너지로 7도의 틸팅 각도를 주어 실시할 수 있다. 제3 이온주입 공정은 보론(B) 이온을 사용하여 9.0E12의 농도, 45KeV의 에너지로 7도의 틸팅 각도를 주어 실시할 수 있다. 제4 이온주입 공정은 인(phosphorous; 이하 P) 이온을 사용하여 6.0E12의 농도, 25KeV의 에너지로 7도의 틸팅 각도를 주어 실시할 수 있다. 제5 이온주입 공정은 비소(arsenic; 이하 As) 이온을 사용하여 8.0E12의 농도, 20KeV의 에너지로 7도의 틸팅 각도를 주어 실시할 수 있다. 이로 인하여, 후속 형성될 다리(bridge) 형태의 활성 영역 일부에 채널이 형성될 수 있다.
도 1b를 참조하면, 접합이 형성된 반도체 기판(100) 상에 제1 하드 마스크막(103)을 형성한다. 제1 하드 마스크막(103)은 SiO2막(103a), a-카본막(103b) 및 SiON막(103c)을 적층하여 형성할 수 있다. 바람직하게는, SiO2막(103a)은 500Å, a-카본막(103b)은 500Å, SiON막(103c)은 400Å의 두께로 형성할 수 있다. 제1 하드 마스크막(103)의 상부에 제1 포토레지스트 패턴(104)을 형성한다.
제1 포토레지스트 패턴(104)은 도 3a를 참조하여 형성하는 것이 바람직하다. 도 3a를 참조하면, 제1 포토레지스트 패턴(104)은 활성영역외에 소자 분리 영역에도 형성될 수 있지만 설명의 편의상 활성영역 내에 형성되는 제1 포토레지스트 패턴(104)의 평면도를 도시하였다. 활성영역 내에 다수의 개구부를 형성할 수 있으며, 본 발명에서는 개구부(104a)가 두 개인 패턴을 실시예로 설명하도록 한다. 개구부(104a)의 폭(C)은 65Å 내지 75Å가 되도록 하는 것이 바람직하다.
도 1c를 참조하면, 제1 포토레지스트 패턴(도 1b의 104)에 따라 식각 공정을 실시하여 제1 하드 마스크막(도 1b의 103)을 패터닝하고, 제1 포토레지스트 패턴(도 1b의 104)을 제거한다. 패터닝된 제1 하드 마스크막(도 1b의 103)에 따라 식각 공정을 실시하여 노출된 반도체 기판(100)의 일부를 제거하여 트렌치(T1)를 형성한다. 트렌치(T1)는 20nm의 깊이로 형성하는 것이 바람직하며, 트렌치(T1) 형성 후에 제1 하드 마스크막(도 1b의 103)을 제거한다. 이에 따라, 도 2a의 입체도처럼 트렌치(T1)가 형성된다. 도 2a는 본 발명의 이해를 돕기 위하여 소자 분리막을 제외한 반도체 기판(100)의 활성영역을 나타낸 입체도로써 활성영역의 상부에 트렌치(T1) 가 형성된 구조를 볼 수 있다.
도 1d를 참조하면, 도 2a의 입체도에서 B-B'의 단면을 나타낸 도면이다. 트렌치(도 1c의 T1)가 형성된 반도체 기판(100) 상에 제2 하드 마스크막(105)을 형성한다. 제2 하드 마스크막(105)은 SiO2막(105a), a-카본막(105b) 및 SiON막(105c)을 적층하여 형성할 수 있다. 바람직하게, SiO2막(105a)은 500Å, a-카본막(105b)은 500Å, SiON막(105c)은 400Å의 두께로 형성할 수 있다. 제2 하드 마스크막(105)의 상부에 제2 포토레지스트 패턴(106)을 형성한다.
제2 포토레지스트 패턴(106)은 도 3b를 참조하여 설명하면 다음과 같다. 도 3b는 활성영역에 형성되는 제2 포토레지스트 패턴(106)의 평면도를 나타내는 도면으로써, 트렌치(도 1c의 T1)가 형성된 영역 안쪽으로 일부 개방된 영역(106a)을 포함하는 패턴을 갖는다.
도 1e를 참조하면, 제2 포토레지스트 패턴(도 1d의 106)에 따라 식각 공정을 실시하여 제2 하드 마스크막(105)을 패터닝하고, 제2 포토레지스트 패턴(도 1d의 106)을 제거한다. 패터닝된 제2 하드 마스크막(105)에 따라 이방성 건식 식각 공정을 실시하여 노출된 반도체 기판(100)의 일부를 제거하여 홀(hole; T2)을 형성한다. 홀(T2)의 깊이는 85nm가 되도록 하는 것이 바람직하며, 트렌치(도 1c의 T1)의 깊이를 20nm로 형성하였으므로 반도체 기판(100)의 최상부로부터 홀(T2) 하부까지의 깊이는 105nm가 될 수 있다. 특히, 홀(T2)의 깊이는 접합영역이 형성된 깊이와 같거나 깊도록 하여 후속 채널 활성영역이 접합영역에 포함될 수 있도록 한다.
도 1f를 참조하면, 홀(T2)의 측벽을 포함한 반도체 기판(100)의 표면을 따라 식각 보호막(107)을 형성한다. 식각 보호막(107)은 후속 식각 공정시 홀(T2) 측벽을 보호하기 위하여 형성하는 막(layer)으로, 질화막 또는 산화막으로 형성할 수 있다. 이방성 건식 식각 공정을 실시하여 홀(T2) 측벽의 식각 보호막(107)을 제외한 나머지 식각 보호막(107)을 제거한다. 이에 따라, 홀(T2) 하부로 반도체 기판(100)이 노출된다.
도 1g를 참조하면, 제2 하드 마스크막(도 1f의 105) 패턴에 따라 식각 공정을 실시하되, 홀(도 1f의 T2) 측벽은 식각 정지막(도 1f의 107)이 보호하고 있기 때문에 홀(도 1f의 T2) 하부에 노출된 반도체 기판(100)만 식각된다. 이때 실시하는 식각 공정은 플라즈마 방식의 장비를 사용한 등방성 건식 식각 공정으로 실시한다. 식각 공정을 구체적으로 설명하면 1mTorr 내지 100mTorr의 압력, 1W 내지 1000W 및 1V 내지 500V의 플라즈마 소스 파워(source power), 1E5 내지 1E12의 플라즈마 밀도, -50℃ 내지 50℃의 온도에서 식각 가스를 주입하여 실시할 수 있다. 이때 주입되는 식각 가스는 CF4, Ar, Cl2, HBr, SF6 및 O2를 혼합한 가스를 사용할 수 있다.
등방성의 건식 식각 공정을 실시하면 홀(도 1f의 T2)의 하부로 반도체 기판이 넓게 식각 되는데, 이로 인해 홀(도 1e의 T2)의 하부가 서로 뚫리게 되어 채널 활성영역(100a)이 형성된다. 채널 활성영역(100a)의 하부에 형성된 홀의 깊이는 채널 활성영역(100a) 하부로부터 400Å 내지 500Å의 깊이가 되도록 한다. 채널 활성 영역(100a)의 형태는 포토레지스트의 패턴 및 식각 깊이에 따라 입방체 또는 직육면체의 형태로 구현할 수 있다. 또한, 채널 활성영역(100a) 구현을 위한 식각 공정시 채널 활성영역(100a)의 모서리가 식각되어 곡선으로 형성될 수 있는데, 이는 후속 전자기장 세기에 의한 교란 현상을 줄일 수 있으므로 곡선을 형성되는 것이 더 효율적이다. 채널 활성영역(100a)을 형성한 후, 제2 하드 마스크막(도 1f의 105)을 제거한다. 식각 보호막(도 1f의 107) 및 공정 잔류물의 제거 하거나 후속 공정을 효율적으로 진행하기 위하여 클리닝(cleaning) 공정을 실시한다. 클리닝 공정은 NH4F 및 HF를 1 내지 1000:1의 비율로 혼합한 BOE(Buffered Oxide Etchant)를 사용하거나, HF 및 DI(DI water)를 1 내지 1000:1의 비율로 혼합한 용액 또는 NH4OH, H2O2 및 H2O를 혼합한 용액을 사용하여 실시할 수 있다.
이렇게 형성된 활성영역은 도 2b의 입체도와 같이 트렌치(T3) 내에 채널 활성영역(100a)이 형성된 구조를 이루게 된다. 채널 활성영역(100a) 형성을 위한 식각 공정시 트렌치(T3)의 하부는 도 2b에서와 같이 하부가 넓혀진 벌브(bulb) 형태로 형성되기 쉬우며, 식각 공정 조건에 따라 트렌치(T3) 하부의 형태가 바뀔 수 있다.
도 1h를 참조하면, 채널 활성영역(100a)이 형성된 반도체 기판(100)의 표면을 따라 게이트 절연막(108)을 형성한다. 게이트 절연막(108)은 800℃ 내지 900℃의 온도에서 건식 산화 공정을 실시하여 채널 활성영역(100a)을 포함한 전체 구조의 표면에 40Å 내지 50Å의 두께로 산화시켜 형성할 수 있다.
도 1i를 참조하면, 게이트 절연막(108)이 형성된 반도체 기판(100) 상에 게이트 전극막(110)을 형성하되, 채널 활성영역(100a)이 형성된 홀 내부가 채워지도록 한다. 게이트 전극막(110)은 폴리실리콘막, 베리어 메탈막 및 금속막의 적층 구조로 형성할 수 있다. 게이트 전극막(110) 상부에 게이트 하드 마스크막 패턴(112)을 형성한다. 게이트 하드 마스크막 패턴(112)은 a-카본막으로 형성할 수 있다.
도 1j를 참조하면, 게이트 하드 마스크막 패턴(112)에 따라 식각 공정을 실시하여 게이트 전극막(110) 및 게이트 절연막(108)을 패터닝한다.
이로써 4개의 채널을 갖는 반도체 소자를 형성할 수 있는데, 구체적으로 도 2c를 참조하면 다음과 같다.
도 2c는 4개의 채널을 갖는 반도체 소자의 활성영역의 단면을 나타내는 입체도이다. 채널 활성영역(100a)의 단면을 보면, 후속 동작 전원이 인가되면 채널 활성영역(100a) 표면 부근으로 4개의 채널(① 내지 ④)이 형성되는데, 채널 활성영역(100a)이 게이트 전극막(도 1i의 110 참조)으로 둘러 싸여있기 때문에 리키지 커런트(leakage current; 누설전류)의 발생을 감소시킬 수 있으며, 이로 인하여 게이트가 온(on) 되기 전에 전류가 빠져나가는 오프 리키지(off leakage) 현상을 방지할 수 있다.
도 4a 내지 도 4g는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 4a를 참조하면, 6개의 채널을 갖는 반도체 소자의 제조 방법을 설명하기 위한 도면이다. 도 5a의 입체도와 함께 설명하면 다음과 같다. 도 4a는 도 5a에서 A-A' 단면 방향에 대한 도면이다. 웰(well)이 형성된 반도체 기판(400)상에 소자 분리를 위한 마스크막 패턴(미도시)을 형성하고, 마스크막 패턴(미도시)에 따라 식각 공정을 실시하여 반도체 기판(400)의 일부를 제거하여 트렌치(401)를 형성한다. 트렌치(401) 내부를 절연막으로 채워 소자 분리막(402)을 형성한다. 소자 분리막(402)을 형성한 후, 화학적 기계적 연마공정(chemical mechanical polishing; CMP)을 실시하여 반도체 기판(400)의 활성영역을 노출시킨다.
소자 분리막(402)이 형성된 반도체 기판(400)에 접합을 형성하기 위하여 이온주입 공정을 실시한다. 활성영역 내부로 접합을 깊은 영역까지 형성하고 문턱전압을 조절하기 위한 제1 내지 제5 이온주입 공정을 실시한다. 이온주입 공정 조건은 반도체 기판(400) 및 접합영역의 깊이에 따라 다르게 변경할 수 있으며, 바람직한 이온주입 공정은 다음과 같다.
제1 이온주입 공정은 보론(boron; 이하 B) 이온을 사용하여, 2.0E13의 농도, 300keV의 에너지로 3.2도의 틸팅(tilting) 각도를 주어 실시할 수 있다. 제2 이온주입 공정은 보론(B) 이온을 사용하여 3.0E12의 농도, 120KeV의 에너지로 7도의 틸팅 각도를 주어 실시할 수 있다. 제3 이온주입 공정은 보론(B) 이온을 사용하여 9.0E12의 농도, 45KeV의 에너지로 7도의 틸팅 각도를 주어 실시할 수 있다. 제4 이온주입 공정은 인(phosphorous; 이하 P) 이온을 사용하여 6.0E12의 농도, 25KeV의 에너지로 7도의 틸팅 각도를 주어 실시할 수 있다. 제5 이온주입 공정은 비소(arsenic; 이하 As) 이온을 사용하여 8.0E12의 농도, 20KeV의 에너지로 7도의 틸팅 각도를 주어 실시할 수 있다. 이로 인하여, 후속 형성될 다리(bridge) 형태의 활성영역에 채널이 형성될 수 있다.
도 4b를 참조하면, 접합이 형성된 반도체 기판(400) 상에 제1 하드 마스크막(403)을 형성한다. 제1 하드 마스크막(403)은 SiO2막(403a), a-카본막(403b) 및 SiON막(403c)을 적층하여 형성할 수 있다. 바람직하게는, SiO2막(403a)은 500Å, a-카본막(403b)은 500Å, SiON막(403c)은 400Å의 두께로 형성할 수 있다. 제1 하드 마스크막(403)의 상부에 제1 포토레지스트 패턴(404)을 형성한다.
제1 포토레지스트 패턴(404)은 도 6a를 참조하여 형성하는 것이 바람직하다. 도 6a를 참조하면, 설명의 편의상 활성영역 내에 형성되는 제1 포토레지스트 패턴(404)의 평면도를 도시하였다. 활성영역 내에 게이트가 형성될 다수의 개구부를 형성할 수 있으며, 본 발명에서는 두 영역(404a)이 오픈(open)된 제1 포토레지스트 패턴(404)을 형성한다.
도 4c를 참조하면, 제1 포토레지스트 패턴(도 4b의 404)에 따라 식각 공정을 실시하여 제1 하드 마스크막(도 4b의 403)을 패터닝하고, 제1 포토레지스트 패턴(도 4b의 404)을 제거한다. 패터닝된 제1 하드 마스크막(도 4b의 403)에 따라 식각 공정을 실시하여 노출된 반도체 기판(400)의 일부를 제거하여 트렌치(U1)를 형성한다. 트렌치(U1)는 20nm의 깊이로 형성하는 것이 바람직하며, 트렌치(U1) 형성 후에 패터닝된 제1 하드 마스크막(도 4b의 403)을 제거한다. 이에 따라, 도 5a의 입체도처럼 트렌치(U1)가 형성된다. 도 5a는 본 발명의 이해를 돕기 위하여 소자 분리막을 제외한 반도체 기판(400)의 활성영역을 나타낸 입체도로써 활성영역의 상부에 트렌치(U1)가 형성된 구조를 볼 수 있다.
도 4d를 참조하면, 도 5a의 입체도에서 B-B'의 단면을 나타낸 도면이다. 트렌치(도 4c의 U1)가 형성된 반도체 기판(400) 상에 제2 하드 마스크막(405)을 형성한다. 제2 하드 마스크막(405)은 SiO2막(405a), a-카본막(405b) 및 SiON막(405c)을 적층하여 형성할 수 있다. 바람직하게, SiO2막(405a)은 500Å, a-카본막(405b)은 500Å, SiON막(405c)은 400Å의 두께로 형성할 수 있다. 제2 하드 마스크막(405)의 상부에 제2 포토레지스트 패턴(406)을 형성한다.
제2 포토레지스트 패턴(406)은 도 6b를 참조하여 설명하면 다음과 같다. 도 6b는 활성영역에 형성되는 제2 포토레지스트 패턴(406)의 평면도를 나타내는 도면으로써, 트렌치(도 4c의 U1)가 형성된 영역 안쪽으로 일부 개방된 영역(406a)을 포함하는 패턴을 갖는다.
도 4e를 참조하면, 제2 포토레지스트 패턴(도 4d의 406)에 따라 식각 공정을 실시하여 제2 하드 마스크막(405)을 패터닝하고, 제2 포토레지스트 패턴(도 4d의 406)을 제거한다. 패터닝된 제2 하드 마스크막(405)에 따라 이방성 건식 식각 공정을 실시하여 노출된 반도체 기판(400)의 일부를 제거하여 홀(hole; U2)을 형성한다. 홀(U2)의 깊이는 85nm가 되도록 하는 것이 바람직하며, 트렌치(도 4c의 U1)의 깊이를 20nm로 형성하였으므로 반도체 기판(400)의 최상부로부터 홀(U2) 하부까지의 깊이는 105nm가 될 수 있다. 특히, 홀(U2)의 깊이는 접합영역이 형성된 깊이와 같거나 깊도록 하여 후속 채널이 형성될 채널 활성영역이 접합영역에 포함될 수 있 도록 한다.
도 4f를 참조하면, 홀(U2)의 측벽을 포함한 반도체 기판(400)의 표면을 따라 식각 보호막(407)을 형성한다. 식각 보호막(407)은 후속 식각 공정시 홀(U2) 측벽을 보호하기 위하여 형성하는 막(layer)으로, 질화막 또는 산화막으로 형성할 수 있다. 이방성 건식 식각 공정을 실시하여 홀(U2) 측벽의 식각 보호막(407)을 제외한 나머지 식각 보호막(407)을 제거한다. 이에 따라, 홀(U2) 하부로 반도체 기판(400)이 노출된다.
도 4g를 참조하면, 제2 하드 마스크막(도 4f의 405) 패턴에 따라 식각 공정을 실시하되, 홀(도 4f의 U2) 측벽은 식각 정지막(도 4f의 407)이 보호하고 있기 때문에 홀(도 4f의 U2) 하부에 노출된 반도체 기판(400)만 식각된다. 이때 실시하는 식각 공정은 플라즈마 방식의 장비를 사용한 등방성 건식 식각 공정으로 실시한다. 식각 공정을 구체적으로 설명하면 1mTorr 내지 100mTorr의 압력, 1W 내지 1000W 및 1V 내지 500V의 플라즈마 소스 파워(source power), 1E5 내지 1E12의 플라즈마 밀도, -50℃ 내지 50℃의 온도에서 식각 가스를 주입하여 실시할 수 있다. 이때 주입되는 식각 가스는 CF4, Ar, Cl2, HBr, SF6 및 O2를 혼합한 가스를 사용할 수 있다.
등방성의 건식 식각 공정을 실시하면 홀(도 4f의 U2)의 하부로 반도체 기판이 넓게 식각 되는데, 이로 인해 홀(도 4e의 U2)의 하부가 서로 뚫리게 되어 돌출된 형태의 채널 활성영역(400a)이 형성된다. 채널 활성영역(400a)의 하부에 형성된 홀의 깊이는 채널 활성영역(400a)으로부터 400Å 내지 500Å의 깊이가 되도록 한다. 채널 활성영역(400a)을 형성한 후, 제2 하드 마스크막(도 4f의 405)을 제거한다. 식각 보호막(407) 및 공정 잔류물의 제거 및 후속 공정을 효율적으로 진행하기 위하여 클리닝(cleaning) 공정을 실시한다. 클리닝 공정은 NH4F 및 HF를 1 내지 1000:1의 비율로 혼합한 BOE(Buffered Oxide Etchant)를 사용하거나, HF 및 DI(DI water)를 1 내지 1000:1의 비율로 혼합한 용액 또는 NH4OH, H2O2 및 H2O를 혼합한 용액을 사용하여 실시할 수 있다.
이렇게 형성된 활성영역은 도 5b의 입체도와 같이 트렌치(U3) 내에 채널 활성영역(400a)이 형성된 구조를 이루게 된다. 채널 활성영역(400a) 형성을 위한 식각 공정시 트렌치(U3)의 하부는 벌브(bulb) 형태로 형성되기 쉬우며 식각 공정 조건에 따라 트렌치(U3) 하부의 형태가 바뀔 수 있다.
이로써 6개의 채널을 갖는 반도체 소자를 형성할 수 있는데, 구체적으로 도 5c를 참조하면 다음과 같다.
도 5c는 6개의 채널을 갖는 반도체 소자의 활성영역의 단면을 나타내는 입체도이다. 채널 활성영역(400a)의 단면을 보면, 후속 동작 전원이 인가되면 채널 활성영역(400a) 표면 부근으로 6개의 채널(① 내지 ⑥)이 형성되는데, 채널 활성영역(400a)이 후속 공정으로 게이트 전극막으로 둘러 싸여지기 때문에 리키지 커런트(leakage current; 누설전류)의 발생을 감소시킬 수 있으며, 이로 인하여 게이트가 온(on) 되기 전에 전류가 빠져나가는 오프 리키지(off leakage) 현상을 방지할 수 있다.
도 7a 내지 도 7g는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 7a를 참조하면, 8개의 채널을 갖는 반도체 소자의 제조 방법을 설명하기 위한 도면이다. 도 8a의 입체도와 함께 설명하면 다음과 같다. 도 7a는 도 8a에서 A-A' 단면 방향에 대한 도면이다. 웰(well)이 형성된 반도체 기판(700)상에 소자 분리를 위한 마스크막 패턴(미도시)을 형성하고, 마스크막 패턴(미도시)에 따라 식각 공정을 실시하여 반도체 기판(700)의 일부를 제거하여 트렌치(701)를 형성한다. 트렌치(701) 내부를 절연막으로 채워 소자 분리막(702)을 형성한다. 소자 분리막(702)을 형성한 후, 화학적 기계적 연마공정(chemical mechanical polishing; CMP)을 실시하여 반도체 기판(700)의 활성영역을 노출시킨다.
소자 분리막(702)이 형성된 반도체 기판(700)에 접합을 형성하기 위하여 이온주입 공정을 실시한다. 활성영역 내부로 접합을 깊은 영역까지 형성하고 문턱전압을 조절하기 위한 제1 내지 제5 이온주입 공정을 실시한다. 이온주입 공정 조건은 반도체 기판(700) 및 접합영역의 깊이에 따라 다르게 변경할 수 있으며, 바람직한 이온주입 공정은 다음과 같다.
제1 이온주입 공정은 보론(boron; 이하 B) 이온을 사용하여, 2.0E13의 농도, 300keV의 에너지로 3.2도의 틸팅(tilting) 각도를 주어 실시할 수 있다. 제2 이온주입 공정은 보론(B) 이온을 사용하여 3.0E12의 농도, 120KeV의 에너지로 7도의 틸팅 각도를 주어 실시할 수 있다. 제3 이온주입 공정은 보론(B) 이온을 사용하여 9.0E12의 농도, 45KeV의 에너지로 7도의 틸팅 각도를 주어 실시할 수 있다. 제4 이온주입 공정은 인(phosphorous; 이하 P) 이온을 사용하여 6.0E12의 농도, 25KeV의 에너지로 7도의 틸팅 각도를 주어 실시할 수 있다. 제5 이온주입 공정은 비소(arsenic; 이하 As) 이온을 사용하여 8.0E12의 농도, 20KeV의 에너지로 7도의 틸팅 각도를 주어 실시할 수 있다. 이로 인하여, 후속 형성될 다리(bridge) 형태의 활성영역에 채널이 형성될 수 있다.
도 7b를 참조하면, 접합이 형성된 반도체 기판(700) 상에 제1 하드 마스크막(703)을 형성한다. 제1 하드 마스크막(703)은 SiO2막(703a), a-카본막(703b) 및 SiON막(703c)을 적층하여 형성할 수 있다. 바람직하게는, SiO2막(703a)은 500Å, a-카본막(703b)은 500Å, SiON막(703c)은 400Å의 두께로 형성할 수 있다. 제1 하드 마스크막(703)의 상부에 제1 포토레지스트 패턴(704)을 형성한다.
제1 포토레지스트 패턴(704)은 도 9a를 참조하여 형성하는 것이 바람직하다. 도 9a를 참조하면, 설명의 편의상 활성영역 내에 형성되는 제1 포토레지스트 패턴(704)의 평면도를 도시하였다. 활성영역 내에 게이트가 형성될 다수의 개구부를 형성할 수 있으며, 본 발명에서는 두 영역(704a)이 오픈(open)된 제1 포토레지스트 패턴(704)을 형성한다.
도 7c를 참조하면, 제1 포토레지스트 패턴(도 7b의 704)에 따라 식각 공정을 실시하여 제1 하드 마스크막(도 7b의 703)을 패터닝하고, 제1 포토레지스트 패턴(도 7b의 704)을 제거한다. 패터닝된 제1 하드 마스크막(도 7b의 703)에 따라 식각 공정을 실시하여 노출된 반도체 기판(700)의 일부를 제거하여 트렌치(V1)를 형성한다. 트렌치(V1)는 20nm의 깊이로 형성하는 것이 바람직하며, 트렌치(V1) 형성 후에 패터닝된 제1 하드 마스크막(도 7b의 703)을 제거한다. 이에 따라, 도 8a의 입체도처럼 트렌치(V1)가 형성된다. 도 8a는 본 발명의 이해를 돕기 위하여 소자 분리막을 제외한 반도체 기판(700)의 활성영역을 나타낸 입체도로써 활성영역의 상부에 트렌치(V1)가 형성된 구조를 볼 수 있다.
도 7d를 참조하면, 도 8a의 입체도에서 B-B'의 단면을 나타낸 도면이다. 트렌치(도 7c의 V1)가 형성된 반도체 기판(700) 상에 제2 하드 마스크막(705)을 형성한다. 제2 하드 마스크막(705)은 SiO2막(705a), a-카본막(705b) 및 SiON막(705c)을 적층하여 형성할 수 있다. 바람직하게, SiO2막(705a)은 500Å, a-카본막(705b)은 500Å, SiON막(705c)은 400Å의 두께로 형성할 수 있다. 제2 하드 마스크막(705)의 상부에 제2 포토레지스트 패턴(706)을 형성한다.
제2 포토레지스트 패턴(706)은 도 9b를 참조하여 설명하면 다음과 같다. 도 9b는 활성영역에 형성되는 제2 포토레지스트 패턴(706)의 평면도를 나타내는 도면으로써, 트렌치(도 7c의 V1)가 형성된 영역 안쪽으로 일부 개방된 영역(706a 및 706b)을 포함하는 패턴을 갖는다.
도 7e를 참조하면, 제2 포토레지스트 패턴(도 7d의 706)에 따라 식각 공정을 실시하여 제2 하드 마스크막(705)을 패터닝하고, 제2 포토레지스트 패턴(도 7d의 706)을 제거한다. 패터닝된 제2 하드 마스크막(705)에 따라 이방성 건식 식각 공정 을 실시하여 노출된 반도체 기판(700)의 일부를 제거하여 홀(hole; V2)을 형성한다. 홀(V2)의 깊이는 85nm가 되도록 하는 것이 바람직하며, 트렌치(도 7c의 V1)의 깊이를 20nm로 형성하였으므로 반도체 기판(700)의 최상부로부터 홀(V2) 하부까지의 깊이는 105nm가 될 수 있다. 특히, 홀(V2)의 깊이는 접합영역이 형성된 깊이와 같거나 깊도록 하여 후속 채널이 형성될 채널 활성영역 패턴이 접합영역에 포함될 수 있도록 한다.
도 7f를 참조하면, 홀(V2)의 측벽을 포함한 반도체 기판(700)의 표면을 따라 식각 보호막(707)을 형성한다. 식각 보호막(707)은 후속 식각 공정시 홀(V2) 측벽을 보호하기 위하여 형성하는 막(layer)으로, 질화막 또는 산화막으로 형성할 수 있다. 이방성 건식 식각 공정을 실시하여 홀(V2) 측벽의 식각 보호막(707)을 제외한 나머지 식각 보호막(707)을 제거한다. 이에 따라, 홀(V2) 하부로 반도체 기판(700)이 노출된다.
도 7g를 참조하면, 제2 하드 마스크막(도 7f의 705) 패턴에 따라 식각 공정을 실시하되, 홀(도 7f의 V2) 측벽은 식각 정지막(도 7f의 707)이 보호하고 있기 때문에 홀(도 7f의 V2) 하부에 노출된 반도체 기판(700)만 식각된다. 이때 실시하는 식각 공정은 플라즈마 방식의 장비를 사용한 등방성 건식 식각 공정으로 실시한다. 식각 공정을 구체적으로 설명하면 1mTorr 내지 100mTorr의 압력, 1W 내지 1000W 및 1V 내지 500V의 플라즈마 소스 파워(source power), 1E5 내지 1E12의 플라즈마 밀도, -50℃ 내지 50℃의 온도에서 식각 가스를 주입하여 실시할 수 있다. 이때 주입되는 식각 가스는 CF4, Ar, Cl2, HBr, SF6 및 O2를 혼합한 가스를 사용할 수 있다.
등방성의 건식 식각 공정을 실시하면 홀(도 7f의 V2)의 하부로 반도체 기판이 넓게 식각 되는데, 이로 인해 홀(도 7e의 V2)의 하부가 서로 뚫리게 되어 채널 활성영역(700a)이 형성된다. 채널 활성영역(700a)의 하부에 형성된 홀의 깊이는 채널 활성영역(700a)으로부터 400Å 내지 500Å의 깊이가 되도록 한다. 채널 활성영역(700a)을 형성한 후, 제2 하드 마스크막(도 7f의 705)을 제거한다. 식각 보호막(707) 및 공정 잔류물의 제거 및 후속 공정을 효율적으로 진행하기 위하여 클리닝(cleaning) 공정을 실시한다. 클리닝 공정은 NH4F 및 HF를 1 내지 1000:1의 비율로 혼합한 BOE(Buffered Oxide Etchant)를 사용하거나, HF 및 DI(DI water)를 1 내지 1000:1의 비율로 혼합한 용액 또는 NH4OH, H2O2 및 H2O를 혼합한 용액을 사용하여 실시할 수 있다.
이렇게 형성된 활성영역은 도 8b의 입체도와 같이 트렌치(V3) 내에 채널 활성영역(700a)이 형성된 구조를 이루게 된다. 채널 활성영역(700a) 형성을 위한 식각 공정시 트렌치(V3)의 하부는 벌브(bulb) 형태로 형성되기 쉬우며 식각 공정 조건에 따라 트렌치(V3) 하부의 형태가 바뀔 수 있다.
이로써 8개의 채널을 갖는 반도체 소자를 형성할 수 있는데, 구체적으로 도 8c를 참조하면 다음과 같다.
도 8c는 8개의 채널을 갖는 반도체 소자의 활성영역의 단면을 나타내는 입체 도이다. 채널 활성영역(700a)의 단면을 보면, 후속 동작 전원이 인가되면 채널 활성영역(700a) 표면 부근으로 8개의 채널(① 내지 ⑧)이 형성되는데, 채널 활성영역(700a)이 후속 공정으로 게이트 전극막으로 둘러 싸여지기 때문에 리키지 커런트(leakage current; 누설전류)의 발생을 감소시킬 수 있으며, 이로 인하여 게이트가 온(on) 되기 전에 전류가 빠져나가는 오프 리키지(off leakage) 현상을 방지할 수 있다.
한편, 채널 활성영역의 형태에 따라 구동 전류의 양이 달라질 수 있는데, 66nm의 디자인룰(design rule)을 적용한 반도체 소자에 있어서 구체적인 예를 들면, 먼저, 채널 활성영역이 입방체로써 각 모서리의 길이가 50nm인 경우의 예는 <표1>과 같다.
채널 총 길이(nm) 셀 구조별 길이 증가율(%) 구동 전류(㎂/cell)
1 채널 50 100 30
3 채널 150 300 90
4 채널 200 133 120
6 채널 300 150 180
8 채널 400 133 240
채널 활성영역이 직육면체로 입방체로써 모서리의 가로 길이가 50nm이고 세로 길이가 85nm인 경우의 예는 <표2>와 같다.
채널 총 길이(nm) 셀 구조별 길이 증가율(%) 구동 전류(㎂/cell)
1 채널 50 100 30
3 채널 150 300 90
4 채널 270 180 162
6 채널 370 137 222
8 채널 540 146 324
표1 및 표2는 채널 증가에 따른 구동 전류의 양을 쉽게 보기 위하여 제시한 예이므로, 상기 표에 기재된 값들은 달라질 수 있다. 표에서 알 수 있듯이, 채널의 개수가 증가할수록 길이는 길어지게 되고, 이에 따라 구동 전류가 증가함을 알 수 있다.
또한, 상기 기술한 제조 방법에 따라 채널의 개수를 더 증가시킬 수 있으며, 이에 따라 리키지 커런트를 효과적으로 억제시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 게이트 전극을 형성하기 이전에 반도체 기판의 활성 영역의 형태를 변화시켜 다수 개의 채널을 갖도록 한다.
이를 위하여, 제1 마스크막 패턴을 사용한 제1 식각 공정을 실시하여 활성영역의 상부를 일부 제거하고, 제2 마스크막 패턴을 사용한 제2 식각 공정을 실시하여 제거된 활성영역 내로 홀(hole)을 형성하여 다수 개의 채널을 갖도록 함으로써 리키지 커런트의 발생을 감소시킬 수 있으며, 이에 따라, 게이트가 온(on) 되기 전에 전류가 빠져나가는 오프 리키지(off leakage) 현상을 방지할 수 있다.

Claims (35)

  1. 소자 분리막이 형성된 반도체 기판;
    상기 반도체 기판의 활성영역 내에 형성된 다수개의 트렌치들; 및
    상기 각각의 트렌치 영역 내의 마주보는 측벽을 연결하며 표면이 채널영역으로 사용되는 채널 활성영역을 포함하는 다중채널을 갖는 반도체 소자.
  2. 제1 항에 있어서,
    상기 채널 활성영역의 단면이 사각형인 다중채널을 갖는 반도체 소자.
  3. 제1 항에 있어서,
    상기 채널 활성영역은 상기 트렌치 내에서 상기 활성영역의 최상부보다 낮고 상기 트렌치의 하부보다 높으며 상기 소자 분리막과 접하지 않는 다중채널을 갖는 반도체 소자.
  4. 제1 항에 있어서,
    상기 하나의 트렌치 내에 상기 채널 활성영역이 2개 형성되어 8면이 채널 영 역으로 사용되는 다중채널을 갖는 반도체 소자.
  5. 소자 분리막이 형성된 반도체 기판;
    상기 반도체 기판의 활성영역 내에 형성된 다수개의 트렌치들; 및
    상기 트렌치의 중간 깊이에서 폭이 좁아지도록 상기 트렌치의 측벽에 형성되며 표면이 채널 영역으로 사용되는 돌출부를 포함하는 다중채널을 갖는 반도체 소자.
  6. 제5 항에 있어서,
    상기 돌출부는 상기 트렌치의 마주보는 측벽에 각각 형성된 다중채널을 갖는 반도체 소자.
  7. 제6 항에 있어서,
    상기 돌출부의 단면은 4각형이며 상기 트렌치 양측벽에 노출된 상기 돌출부의 3면이 채널영역으로 사용되는 다중채널을 갖는 반도체 소자.
  8. 소자 분리막이 형성된 반도체 기판의 활성 영역에 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치 내부의 양측에 제2 트렌치들을 형성하기 위하여 제1 식각 공정을 실시하는 단계; 및
    상기 제2 트렌치들을 더 깊은 제3 트렌치들로 형성하면서 상기 제2 트렌치보다 더 깊은 깊이에서 상기 제3 트렌치들을 서로 연결시켜 마주보는 측벽에서 서로 연결되는 채널 활성영역이 형성되도록 제2 식각 공정을 실시하는 단계를 포함하는 다중채널을 갖는 반도체 소자의 제조 방법.
  9. 제8 항에 있어서,
    상기 채널 활성영역의 4표면을 통하여 4개의 채널영역을 형성하는 다중채널을 갖는 반도체 소자의 제조 방법.
  10. 소자 분리막이 형성된 반도체 기판의 활성 영역에 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치의 중앙에 제2 트렌치들을 형성하기 위하여 제1 식각 공정을 실시하는 단계; 및
    상기 제2 트렌치를 더 깊은 제3 트렌치로 형성하면서 상기 제2 트렌치보다 더 깊은 깊이에서 상기 제3 트렌치의 폭을 넓혀 마주보는 측벽에 돌출부가 형성되도록 제2 식각 공정을 실시하는 단계를 포함하는 다중채널을 갖는 반도체 소자의 제조 방법.
  11. 제10 항에 있어서,
    상기 돌출부들 각각은 상기 소자 분리막과 접하는 면을 제외한 3면을 통하여 3개의 채널영역이 형성되어, 모두 6개의 채널영역이 형성되는 다중채널을 갖는 반도체 소자.
  12. 소자 분리막이 형성된 반도체 기판의 활성 영역에 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치 내부의 양측과 중앙에 제2 트렌치들을 형성하기 위하여 제1 식각 공정을 실시하는 단계; 및
    상기 제2 트렌치들을 더 깊은 제3 트렌치들로 형성하면서 상기 제2 트렌치보다 더 깊은 깊이에서 상기 제3 트렌치들을 서로 연결시켜 마주보는 측벽에서 서로 연결되는 2개의 채널 활성영역이 형성되도록 제2 식각 공정을 실시하는 단계를 포함하는 다중채널을 갖는 반도체 소자의 제조 방법.
  13. 제12 항에 있어서,
    상기 각각의 채널 활성영역은 4면을 통하여 4개의 채널영역이 형성되어, 모두 8개의 채널영역이 형성되는 다중채널을 갖는 반도체 소자의 제조 방법.
  14. 제8 항, 제10 항 및 제12 항 중 어느 하나에 있어서,
    상기 제1 트렌치를 형성하기 이전에 상기 반도체 기판에 제1 내지 제5 이온주입 공정을 실시하는 단계를 포함하는 다중채널을 갖는 반도체 소자의 제조 방법.
  15. 제14 항에 있어서,
    상기 제1 이온주입 공정은 보론 이온을 사용하여, 2.0E13의 농도, 300keV의 에너지 및 3.2도의 각도를 주어 실시하는 다중채널을 갖는 반도체 소자의 제조 방법.
  16. 제14 항에 있어서,
    상기 제2 이온주입 공정은 보론 이온을 사용하여 3.0E12의 농도, 120KeV의 에너지 및 7도의 각도를 주어 실시하는 다중채널을 갖는 반도체 소자의 제조 방법.
  17. 제14 항에 있어서,
    상기 제3 이온주입 공정은 보론 이온을 사용하여 9.0E12의 농도, 45KeV의 에너지 및 7도의 각도를 주어 실시하는 다중채널을 갖는 반도체 소자의 제조 방법.
  18. 제14 항에 있어서,
    상기 제4 이온주입 공정은 인 이온을 사용하여 6.0E12의 농도, 25KeV의 에너지 및 7도의 각도를 주어 실시하는 다중채널을 갖는 반도체 소자의 제조 방법.
  19. 제14 항에 있어서,
    상기 제5 이온주입 공정은 비소 이온을 사용하여 8.0E12의 농도, 20KeV의 에너지 및 7도의 각도를 주어 실시하는 다중채널을 갖는 반도체 소자의 제조 방법.
  20. 제8 항, 제10 항 및 제12 항 중 어느 하나에 있어서,
    상기 제1 트렌치의 형성 단계는,
    상기 소자 분리막이 형성된 상기 반도체 기판상에 제1 하드 마스크막 및 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴에 따라 식각 공정을 실시하여 상기 제1 하드 마스크막을 패터닝 하는 단계;
    상기 제1 포토레지스트 패턴을 제거하는 단계;
    상기 패터닝된 제1 하드 마스크막에 따라 식각 공정을 실시하여 상기 반도체 기판의 일부를 제거하는 단계; 및
    상기 패터닝된 제1 하드 마스크막을 제거하는 단계를 포함하는 다중채널을 갖는 반도체 소자의 제조 방법.
  21. 제20 항에 있어서,
    상기 제1 포토레지스트 패턴의 개방영역 폭은 65Å 내지 75Å이 되도록 하는 다중채널을 갖는 반도체 소자의 제조 방법.
  22. 제20 항에 있어서,
    상기 제1 트렌치는 15nm 내지 25nm의 깊이로 형성하는 다중채널을 갖는 반도체 소자의 제조 방법.
  23. 제8 항, 제10 항 및 제12 항 중 어느 하나에 있어서,
    상기 제1 식각 공정은,
    상기 제1 트렌치가 형성된 상기 반도체 기판상에 제2 하드 마스크막 및 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제2 포토레지스트 패턴에 따라 상기 제2 하드 마스크막을 패터닝하는 단계;
    상기 제2 포토레지스트 패턴을 제거하는 단계; 및
    상기 패터닝된 제2 하드 마스크막에 따라 상기 반도체 기판의 일부를 제거하는 단계를 포함하는 다중채널을 갖는 반도체 소자의 제조 방법.
  24. 제8 항, 제10 항 및 제12 항 중 어느 하나에 있어서,
    상기 제1 식각 공정은 이방성 건식 식각 공정으로 실시하는 다중채널을 갖는 반도체 소자의 제조 방법.
  25. 제8 항, 제10 항 및 제12 항 중 어느 하나에 있어서,
    상기 제2 트렌치는 80nm 내지 90nm의 깊이로 형성하는 다중채널을 갖는 반도체 소자의 제조 방법.
  26. 제8 항, 제10 항 및 제12 항 중 어느 하나에 있어서,
    상기 제2 트렌치를 형성한 후, 상기 제2 트렌치가 형성된 상기 반도체 기판의 표면을 따라 식각 보호막을 형성하는 단계; 및
    상기 제2 트렌치 측벽의 상기 식각 보호막은 잔류시키고 상기 제2 트렌치 하부의 상기 식각 보호막은 제거하기 위한 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 제조 방법.
  27. 제26 항에 있어서,
    상기 식각 보호막은 질화막 또는 산화막으로 형성하는 반도체 소자의 제조 방법.
  28. 제26 항에 있어서,
    상기 식각 공정은 이방성 건식 식각 공정으로 실시하는 반도체 소자의 제조 방법.
  29. 제8 항, 제10 항 및 제12 항 중 어느 하나에 있어서,
    상기 제2 식각 공정은 플라즈마 방식의 장비를 사용한 등방성 건식 식각 공정으로 실시하는 반도체 소자의 제조 방법.
  30. 제29 항에 있어서,
    상기 등방성 건식 식각 공정은 1mTorr 내지 100mTorr의 압력, 1W 내지 1000W 및 1V 내지 500V의 플라즈마 소스 파워(source power), 1E5 내지 1E12의 플라즈마 밀도, -50℃ 내지 50℃의 온도에서 식각 가스를 주입하여 실시하는 반도체 소자의 제조 방법.
  31. 제30 항에 있어서,
    상기 식각 가스는 CF4, Ar, Cl2, HBr, SF6 및 O2를 혼합한 가스를 사용하는 반도체 소자의 제조 방법.
  32. 제8 항, 제10 항 및 제12 항 중 어느 하나에 있어서,
    상기 제2 식각 공정을 실시한 후에 클리닝 공정을 실시하는 반도체 소자의 제조 방법.
  33. 제32 항에 있어서,
    상기 클리닝 공정은 NH4F 및 HF를 1 내지 1000:1의 비율로 혼합한 BOE를 사용하거나, HF 및 DI(DI water)를 1 내지 1000:1의 비율로 혼합한 용액 또는 NH4OH, H2O2 및 H2O를 혼합한 용액을 사용하여 실시하는 반도체 소자의 제조 방법.
  34. 제8 항, 제10 항 및 제12 항 중 어느 하나에 있어서,
    상기 제2 식각 공정을 실시한 후, 상기 채널 활성영역 또는 돌출부가 형성된 상기 반도체 기판의 표면을 따라 게이트 절연막을 형성하는 단계;
    상기 채널 활성영역 또는 돌출부가 형성된 트렌치가 채워지도록 상기 반도체 상에 게이트 전극막을 형성하는 단계;
    상기 게이트 전극막 상부에 게이트 하드 마스크막 패턴을 형성하는 단계; 및
    상기 게이트 하드 마스크막 패턴에 따라 상기 게이트 전극막 및 상기 게이트 절연막을 패터닝하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  35. 제34 항에 있어서,
    상기 게이트 전극막은 폴리실리콘막, 베리어 메탈막 및 금속막의 적층 구조로 형성하는 반도체 소자의 제조 방법.
KR1020070037335A 2007-04-17 2007-04-17 다중채널을 갖는 반도체 소자 및 그의 제조 방법 KR100827529B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020070037335A KR100827529B1 (ko) 2007-04-17 2007-04-17 다중채널을 갖는 반도체 소자 및 그의 제조 방법
US11/954,610 US7719038B2 (en) 2007-04-17 2007-12-12 Semiconductor device having multi-channel and method of fabricating the same
TW096147635A TWI388057B (zh) 2007-04-17 2007-12-13 具有多通道之半導體元件與其製造方法
JP2008005379A JP2008270722A (ja) 2007-04-17 2008-01-15 多重チャネルを有する半導体素子及びその製造方法
US12/754,273 US8017479B2 (en) 2007-04-17 2010-04-05 Semiconductor device having multi-channel and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070037335A KR100827529B1 (ko) 2007-04-17 2007-04-17 다중채널을 갖는 반도체 소자 및 그의 제조 방법

Publications (1)

Publication Number Publication Date
KR100827529B1 true KR100827529B1 (ko) 2008-05-06

Family

ID=39649710

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070037335A KR100827529B1 (ko) 2007-04-17 2007-04-17 다중채널을 갖는 반도체 소자 및 그의 제조 방법

Country Status (4)

Country Link
US (2) US7719038B2 (ko)
JP (1) JP2008270722A (ko)
KR (1) KR100827529B1 (ko)
TW (1) TWI388057B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9614068B2 (en) 2015-09-02 2017-04-04 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100871712B1 (ko) * 2007-07-10 2008-12-08 삼성전자주식회사 전계효과 트랜지스터 및 그의 제조 방법
US8072027B2 (en) * 2009-06-08 2011-12-06 Fairchild Semiconductor Corporation 3D channel architecture for semiconductor devices
KR101213941B1 (ko) * 2010-04-26 2012-12-18 에스케이하이닉스 주식회사 반도체 소자 및 그의 형성 방법
US8420542B2 (en) * 2011-05-27 2013-04-16 International Business Machines Corporation Method of patterned image reversal
US9837304B2 (en) * 2015-06-24 2017-12-05 Tokyo Electron Limited Sidewall protection scheme for contact formation
CN106549053B (zh) * 2015-09-17 2021-07-27 联华电子股份有限公司 半导体结构及其制作方法
KR20180101598A (ko) * 2016-02-01 2018-09-12 도쿄엘렉트론가부시키가이샤 건식 에칭 공정의 사후 열처리의 공정 완료를 결정하는 시스템 및 방법
US10381448B2 (en) 2016-05-26 2019-08-13 Tokyo Electron Limited Wrap-around contact integration scheme
US10217670B2 (en) 2016-09-07 2019-02-26 Tokyo Electron Limited Wrap-around contact integration scheme

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040029582A (ko) * 2002-10-01 2004-04-08 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법
KR20060054667A (ko) * 2004-11-15 2006-05-23 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 제조방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
KR100549950B1 (ko) * 2003-12-23 2006-02-07 삼성전자주식회사 리세스 타입 모오스 트랜지스터의 제조방법 및 그의 구조
JP4796329B2 (ja) * 2004-05-25 2011-10-19 三星電子株式会社 マルチ−ブリッジチャンネル型ｍｏｓトランジスタの製造方法
KR100594282B1 (ko) * 2004-06-28 2006-06-30 삼성전자주식회사 ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
KR100699839B1 (ko) * 2005-04-21 2007-03-27 삼성전자주식회사 다중채널을 갖는 반도체 장치 및 그의 제조방법.

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040029582A (ko) * 2002-10-01 2004-04-08 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법
KR20060054667A (ko) * 2004-11-15 2006-05-23 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9614068B2 (en) 2015-09-02 2017-04-04 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same

Also Published As

Publication number Publication date
US20080258237A1 (en) 2008-10-23
US8017479B2 (en) 2011-09-13
US20100190325A1 (en) 2010-07-29
TW200843103A (en) 2008-11-01
US7719038B2 (en) 2010-05-18
TWI388057B (zh) 2013-03-01
JP2008270722A (ja) 2008-11-06

Similar Documents

Publication Publication Date Title
KR100827529B1 (ko) 다중채널을 갖는 반도체 소자 및 그의 제조 방법
KR100618861B1 (ko) 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자 및그 제조 방법
KR100862816B1 (ko) 반도체 장치 및 그 제조 방법
US7183600B2 (en) Semiconductor device with trench gate type transistor and method of manufacturing the same
KR101113794B1 (ko) 반도체 장치 제조 방법
KR100629263B1 (ko) 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법
KR100745917B1 (ko) 반도체 소자의 제조 방법
JP2005057293A (ja) 三次元構造のチャンネルを備えるモストランジスタ及びその製造方法
US7833861B2 (en) Semiconductor device having recess channel structure and method for manufacturing the same
KR100668511B1 (ko) 핀 트랜지스터 및 그 제조 방법
KR100920045B1 (ko) 반도체 소자 및 그의 제조방법
JP2010050133A (ja) 半導体装置及び半導体装置の製造方法
WO2023028825A1 (zh) 一种半导体器件及其制备方法
KR20110000203A (ko) 리세스 게이트를 구비하는 반도체 장치 제조방법
KR100671603B1 (ko) 플래시 메모리 소자의 제조 방법
KR100733685B1 (ko) 반도체 소자의 트렌치 형성 방법
US7560770B2 (en) MOSFET device suppressing electrical coupling between adjoining recess gates and method for manufacturing the same
KR101061177B1 (ko) 반도체 소자의 제조방법
KR100701700B1 (ko) 트랜지스터 및 그 제조방법
KR100739974B1 (ko) 플래쉬 메모리 소자의 제조방법
KR20060079608A (ko) 반도체 소자의 제조 방법
KR100844984B1 (ko) 티형상의 리세스채널을 갖는 반도체 소자 및 그 제조방법
KR100675887B1 (ko) 반도체 소자의 트렌치 소자분리막 및 그 형성 방법
KR100223774B1 (ko) 미세 콘택홀 형성을 위한 반도체 장치 제조 방법
KR100821467B1 (ko) 반도체소자 및 그의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120323

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee