KR101113794B1 - 반도체 장치 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 44
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000002955 isolation Methods 0.000 claims abstract description 86
- 238000005530 etching Methods 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 238000004519 manufacturing process Methods 0.000 claims abstract description 18
- 229920002120 photoresistant polymer Polymers 0.000 claims description 20
- 230000004888 barrier function Effects 0.000 claims description 16
- 125000006850 spacer group Chemical group 0.000 claims description 11
- 239000006227 byproduct Substances 0.000 claims description 3
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- 239000007789 gas Substances 0.000 description 14
- 150000004767 nitrides Chemical class 0.000 description 9
- 238000009616 inductively coupled plasma Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 3
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- BSYNRYMUTXBXSQ-UHFFFAOYSA-N Aspirin Chemical compound CC(=O)OC1=CC=CC=C1C(O)=O BSYNRYMUTXBXSQ-UHFFFAOYSA-N 0.000 description 1
- WKBOTKDWSSQWDR-UHFFFAOYSA-N Bromine atom Chemical compound [Br] WKBOTKDWSSQWDR-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- GDTBXPJZTBHREO-UHFFFAOYSA-N bromine Substances BrBr GDTBXPJZTBHREO-UHFFFAOYSA-N 0.000 description 1
- 229910052794 bromium Inorganic materials 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
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- Engineering & Computer Science (AREA)
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Abstract
본 발명은 반도체 장치 제조 방법에 관한 것으로, 보다 상세히는 반도체 장치의 트랜지스터 제조 방법에 관한 것이다. 본 발명은 반도체 장치 제조 방법에 있어서, 기판 상에 하드마스크 층을 형성하는 단계; 상기 하드마스크 층 및 기판을 선택적으로 식각하여 측벽에 돌출부를 갖는 트렌치를 형성하는 단계; 및 상기 트렌치 내에 절연막을 매립하여 측벽에 돌출부를 갖는 소자분리막을 형성함으로써, 상기 소자분리막에 의해 형성되는 활성 영역의 일부 폭을 감소시키는 단계를 포함한다. 본 발명에 따르면, 측벽에 돌출부를 갖는 소자분리막을 통해 활성 영역의 폭을 선택적으로 감소시킬 수 있다. 따라서, 핀 구조 트랜지스터 또는 새들 핀 구조 트랜지스터 형성시 활성 영역 중 소자분리막 표면으로부터 돌출된 핀 활성 영역의 폭만을 선택적으로 감소시킬 수 있다. 이를 통해, 문턱 전압 마진을 개선하여 메모리 장치의 특성을 개선할 수 있다.
소자분리막, 핀 구조 트랜지스터, 새들 핀 트랜지스터
Description
본 발명은 반도체 장치 제조 방법에 관한 것으로, 보다 상세히는 반도체 장치의 트랜지스터 제조 방법에 관한 것이다.
최근 반도체 장치의 집적도 향상에 따른 디자인 룰(design rule) 감소로 인하여, 숏 채널 효과(short channel effect), 접합 누설 전류(junction leakage current)등의 문제점이 발생하고 있으며, 이는 반도체 장치의 리프레시(refresh) 특성 저하를 유발하게 된다. 따라서, 종래기술은 이러한 문제점을 극복하기 위하여, 종래의 플래너(planer) 구조에서 나아가 리세스(recess) 구조, 핀(fin) 구조, 새들 핀(saddle fin) 구조 등의 다양한 트랜지스터 구조를 제안한다.
리세스 구조 트랜지스터는 활성 영역을 소정 깊이 식각하여 기판 내에 게이트 전극을 형성함으로써, 채널 길이를 증가시키고, 접합 누설 전류를 감소시킬 수 있다.
핀 구조 트랜지스터는 소자분리막을 소정 깊이 식각하여 활성 영역의 상부를 수직으로 돌출시키고, 기판 상에 활성 영역을 가로지르는 게이트 라인을 형성한다. 여기서, 소자분리막 표면으로부터 수직으로 돌출된 활성 영역의 상부를 이하, 핀(fin) 활성 영역이라 한다. 전술한 바와 같은 구조에 의하면, 핀 활성 영역의 삼면이 게이트 라인에 의해 둘러싸이기 때문에, 채널의 길이가 증가하게 되며, 메모리 장치의 전류 구동 능력이 향상된다.
새들 핀 구조 트랜지스터는 리세스 구조와 핀 구조를 혼합하여 형성함으로써, 채널 길이를 증가시키고, 접합 누설 전류를 감소시키며, 메모리 장치의 전류 구동 능력을 향상시킬 수 있다.
이하, 도면을 참조하여 종래기술에 따른 새들 핀 구조 트랜지스터의 제조 방법 및 그 문제점을 상세히 살펴 본다.
도 1a 내지 도 1c는 종래기술에 따른 새들 핀 구조 트랜지스터의 제조 방법을 설명하기 위한 도면이다. 여기서, (a) 도면은 새들 핀 구조 트랜지스터의 제조 공정을 설명하기 위한 사시도이고, (b) 도면은 (a) 도면의 제1방향(A-A') 단면도이며, (c) 도면은 (a) 도면의 제2방향(B-B') 단면도이다.
도 1a에 도시된 바와 같이, 기판(100) 내에 STI(Shallow Trench Isolation) 공정을 통해 소자 분리막(110)을 형성함으로써, 기판(100)의 활성 영역을 정의한다. 여기서, STI 공정을 상세히 살펴보면 다음과 같다.
먼저, 기판(100) 상에 하드마스크 층(미도시)을 형성한 후, 상기 하드마스크 층 상에 소정 간격으로 제1방향으로 연장되는 포토레지스트 패턴(미도시)을 형성한 다.
이어서, 상기 포토레지스트 패턴을 식각 베리어로 상기 하드마스크층 및 기판(100)을 소정 깊이 식각하여 트렌치를 형성한다. 이때, 트렌치는 버티컬한 측벽을 갖도록 형성된다. 따라서, 트렌치는 깊이에 관계없이 균일한 폭을 갖도록 형성된다.
이어서, 상기 트렌치가 형성된 결과물의 전체 구조 상에 절연막을 형성한 후, 기판(100)의 표면이 노출될 때까지 평탄화 공정을 수행한다. 이로써, 트렌치를 매립하는 소자분리막(110)이 형성되며. 이를 통해 활성 영역이 정의된다. 따라서, 활성 영역의 폭(W1)이 결정되며, 활성 영역은 높이에 관계없이 균일한 값을 갖게 된다.
도 1b에 도시된 바와 같이, 소자분리막(110)이 형성된 결과물 상에 게이트 라인 예정 영역을 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 여기서, 게이트 라인 예정 영역은 후속 공정에 의해 게이트 라인이 형성될 위치를 말하며, 액티브 영역을 가로지르면서 제2방향(B-B')으로 연장된다.
이어서, 상기 포토레지스트 패턴을 식각 베리어로 노출되는 활성 영역 및 소자분리막(110)을 선택적으로 식각함으로써, 새들 핀 구조를 형성한다. 이를 상세히 살펴보면 다음과 같다.
먼저, 상기 포토레지스트 패턴을 식각 베리어로 노출되는 활성 영역을 제1깊이(D1) 식각하여, 리세스(recess) 구조를 형성한다. 이어서, 상기 포토레지스트 패턴을 식각 베리어로 노출되는 소자분리막(110)을 상기 제1깊이(D1)보다 깊은 제2깊 이(D2)로 식각하여, 활성 영역이 수직으로 돌출되는 핀(fin) 구조를 형성한다. 이를 통해, 리세스 구조와 핀 구조가 결합된 새들 핀(saddle fin) 구조가 형성된다.
이때, 새들 핀 구조에 있어서, 소자분리막(110) 표면으로부터 수직으로 돌출되는 핀 활성 영역을 이하, 도면 부호 A로 표시한다. 이때, 핀 활성 영역의 높이(D3)는 상기 제1깊이(D1)와 제2깊이(D2)의 차이 값에 의해 결정된다.
도 1c에 도시된 바와 같이, 새들 핀 구조가 형성된 결과물의 전면에 게이트 절연막(120)을 형성한다. 이어서, 게이트 라인 예정 영역에 제1도전막(130A) 및 제2도전막(130B)의 적층구조로 이루어진 게이트 라인(130)을 형성한다.
이어서, 게이트 라인(130) 양측의 활성 영역 내에 불순물 이온을 주입하여 소스/드레인 영역을 형성한다.
전술한 바와 같은 구조에 따르면, 문턱 전압(Vt)의 마진을 개선하기 위하여, 핀 활성 영역(A) 상단면의 폭(W2)과 길이(W3)의 비율을 개선할 필요가 있다. 즉, 폭(W2)을 감소시키고, 길이(W3)를 증가시켜야 한다.
그러나, 핀 활성 영역(A) 상단면의 폭(W2)을 감소시키기 위해서는 소자분리막(110) 형성시 활성 영역의 폭(W1)을 감소시켜야 하는데, 이러한 경우 종래의 프로파일을 변경시키게 되는 문제점이 있다. 또한, 핀 활성 영역(A)의 폭(W2)을 감소시키는 경우, 활성 영역의 면적이 감소하여 콘택 저항이 증가하는 문제점이 발생한다.
또한, 핀 활성 영역(A) 상단면의 길이(W3)를 증가시키는 경우, 이는 후속 랜 딩 플러그 콘택(LPC) 형성시 쇼트 발생 가능성을 증가시키기 때문에, 핀 활성 영역(A)의 길이(length)를 증가시키는데 한계가 있다.
따라서, 핀 활성 영역(A) 상단면의 폭(W2)과 길이(W3)의 비율을 개선하기 위한 새로운 공정 기술이 요구된다.
본 발명은 상기와 같은 요구에 부응하기 위해 제안된 것으로, 측벽에 돌출부를 갖는 소자분리막을 형성하여, 핀 활성 영역의 폭과 길이 비율을 개선함으로써, 메모리 장치의 특성을 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위해 제안된 본 발명은, 반도체 장치 제조 방법에 있어서, 기판 상에 하드마스크 층을 형성하는 단계; 상기 하드마스크 층 및 기판을 선택적으로 식각하여 측벽에 돌출부를 갖는 트렌치를 형성하는 단계; 및 상기 트렌치 내에 절연막을 매립하여 측벽에 돌출부를 갖는 소자분리막을 형성함으로써, 상기 소자분리막에 의해 형성되는 활성 영역의 일부 폭을 감소시키는 단계를 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 새들핀 트랜지스터를 포함하는 반도체 장치에 있어서, 상기 새들핀 트랜지스터의 핀 활성 영역의 폭은 소자분리막 내에 매립된 활성영역의 폭보다 작은 폭을 갖는 것을 다른 특징으로 한다.
본 발명에 따르면, 기판 내에 소자분리막을 형성함에 있어서, 측벽에 돌출부를 갖는 소자분리막을 형성함으로써 활성 영역의 폭을 선택적으로 감소시킬 수 있다. 따라서, 핀 구조 트랜지스터 또는 새들 핀 구조 트랜지스터 형성시 핀 활성 영역의 폭만을 선택적으로 감소시킬 수 있다. 이를 통해, 문턱 전압 마진을 개선하여 메모리 장치의 특성을 개선할 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 과장될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 소자분리막 형성 방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 기판(200) 상에 패드 산화막(210A), 패드 질화막(210B) 및 하드마스크 층(210C)을 형성한다. 여기서, 패드 질화막(210B)은 후속 소자분리막을 위한 평탄화 공정에서 식각 정지막으로 사용되며, 하드마스크 층(210C)은 산화막으로 이루어지는 것이 바람직하다.
이어서, 하드마스크 층(210B) 상에 소자분리막을 위한 포토레지스트 패턴(미도시)을 형성한다. 여기서, 포토레지스트은 소정 간격의 라인형으로 형성되며, ArF 포토레지스트로 이루어지는 것이 바람직하다.
이어서, 상기 포토레지스트 패턴을 식각 베리어로 하드마스크층(210C), 패드 질화막(210B) 및 패드 산화막(210A)을 식각하여 기판(200) 표면을 노출시킨다. 이때, 하드마스크층(210C), 패드 질화막(210B) 및 패드 산화막(210A)의 식각 공정은 불소계 플라즈마 가스를 이용하여 수행되는 것이 바람직하며, 특히, O2 가스 및 Ar 가스를 추가하여 수행되는 것이 더욱 바람직하다.
또한, 하드마스크층(210C), 패드 질화막(210B) 및 패드 산화막(210A)의 식각 공정은 TCP(Transformer Coupled Plasma) 또는 ICP(Inductively Coupled Plasma) 타입의 플라즈마 소스 장비를 이용하여, 30 내지 100mTorr 압력에서, 300 내지 500W의 소스 파워를 인가하여 수행되는 것이 바람직하다.
이하, 도 2b 및 도 2c를 참조하여, 측벽에 돌출부를 갖는 소자분리 트렌치를 형성하는 방법을 상세히 살펴본다.
도 2b에 도시된 바와 같이, 패터닝 된 하드마스크층(210C), 패드 질화막(210B) 및 패드 산화막(210A)을 식각 베리어로 기판(200)을 소정 깊이 식각하여 버티컬한 측벽을 갖는 제1트렌치(T1)를 형성한다.
제1트렌치(T1) 형성 공정은 불소 및 수소를 포함하는 플라즈마 가스를 이용하여 수행되는 것이 바람직하며, 예를 들어, CxFx 가스와 CHFx 가스를 1:1 내지 1:3 비율로 이용하는 것이 더욱 바람직하다.
또한, 제1트렌치(T1) 형성 공정은 테이퍼(taper) 식각 공정에 의해 수행되는 것이 바람직하다. 이때, 기판(200) 식각 과정에서 발생하는 식각 부산물을 제1트렌치(T1) 측벽에 증착시킴으로써 스페이서(220)를 형성할 수 있다. 여기서, 스페이서(220)는 후속 제2트렌치 식각 과정에서 식각베리어로서 역할을 하게 된다.
예를 들어, 제1트렌치(T1) 형성시 O2 가스 및 Ar 가스를 추가함으로써, 제1트렌치(T1) 측벽에 SiO2막으로 이루어진 스페이서(220)를 형성할 수 있다. 또는, CHx 가스와 같이 수소 함량이 높은 가스를 5 내지 20sccm 추가함으로써, 제1트렌치(T1) 측벽에 스페이서(220)를 형성할 수 있다.
또한, 제1트렌치(T1) 형성 공정은 TCP(Transformer Coupled Plasma) 또는 ICP(Inductively Coupled Plasma) 타입의 플라즈마 소스 장비를 이용하여, 30 내지 100mTorr 압력에서, 300 내지 500W의 소스 파워, 50 내지 500W의 바이어스 파워를 인가하여 수행되는 것이 바람직하다.
도 2c에 도시된 바와 같이, 적어도 스페이서(220)를 식각 베리어로 기판(200)을 더 깊이 식각하여 제1트렌치(T1)와 일체로 연결되며 측벽에 트렌치 외부로 돌출되는 돌출부를 갖는 제2트렌치(T2)를 형성한다. 이로써, 제1트렌치(T1) 및 제2트렌치(T2)로 이루어지는 소자분리트렌치(T)가 형성되며, 소자분리트렌치(T)는 측벽에 돌출부를 갖게 된다.
여기서, 제2트렌치(T2) 형성 공정은 TCP(Transformer Coupled Plasma), ICP(Inductively Coupled Plasma), DPS, MERIE(Magnetically Enhanced Reactive Ion Etch), Herical, Helicon 또는 ECR(Electron Cyclotron Resonance) 타입의 플라즈마 소스 장비를 이용하여 수행될 수 있으며, 플라즈마 소스 장비에 300 내지 1000W의 소스 전압, 100 내지 500W의 바이어스 전압을 인가하여, 5 내지 30mTorr의 압력에서 수행되는 것이 바람직하다.
또한, 제2트렌치(T2) 형성 공정은 염소계 가스 및 브로민계 가스를 이용하여 수행되는 것이 바람직하며, 특히, 10 내지 50 sccm의 Cl2 가스 및 50 내지 100 sccm의 HBr 가스를 이용하는 것이 더욱 바람직하다. 이를 통해, 측벽에 돌출부를 갖는 제2트렌치(T2)를 형성할 수 있다.
이어서, 소자분리 트렌치(T)가 형성된 결과물의 전체 구조 상에 절연막을 형성한다. 여기서, 절연막은 HDP(High Density Plasma) 산화막으로 이루어지는 것이 바람직하다. 이어서, 기판(200)의 표면이 노출될 때까지 평탄화 공정을 수행하여 소자분리 트렌치(T)를 매립하는 절연막을 형성한다. 여기서, 소자분리 트렌치(T)에 매립된 절연막을 이하, 소자분리막(230)이라 하며, 소자분리막(230)에 의해 기판(200) 내에 활성 영역이 정의된다.
전술한 바와 같은 본 발명의 일 실시예에 따르면, 소자분리막(230)의 중앙부 측벽에 돌출부가 구비되므로, 이와 접하는 활성 영역은 중앙부의 측벽이 움푹 파이는 구조를 갖게 된다. 따라서, 활성 영역 중앙부의 폭(W6)은 감소되는 반면, 활성 영역의 상부 폭(W4)과 하부 폭(W5)은 종래와 동일하게 유지된다. 따라서, 소자분리막 형성, LPC 공정 등에 있어서 종래의 프로파일을 그대로 유지하되, 활성 영역 중 앙부의 폭(W6)만을 선택적으로 감소시킬 수 있다.
따라서, 전술한 바와 같은 소자분리막 형성 방법을 이용하여 새들 핀 구조의 트랜지스터를 형성하는 경우, 활성 영역 중앙부는 소자분리막의 표면으로부터 돌출되는 핀 활성 영역을 이루게 되므로, 핀 활성 영역의 폭을 감소시킴으로써 메모리 장치의 특성을 향상시킬 수 있다.
이상에서는, 소자분리막의 중앙부에 돌출부가 형성되는 경우를 설명하였으나, 필요에 따라 돌출부는 소자분리막의 상부에도 형성될 수 있다. 다시 말해, 측벽에 돌출부를 갖는 제1트렌치와 버티컬한 측벽을 갖는 제2트렌치로 이루어진 소자분리 트렌치를 형성하여 소자분리막을 형성할 수도 있다.
이러한 경우, 소자분리막의 측벽 상부에 돌출부가 구비되므로, 이와 접하는 활성 영역은 상부 측벽이 움푹 파이는 구조를 갖게 된다. 즉, 활성 영역 상부의 폭만을 선택적으로 감소시키고, 활성 영역 하부의 폭은 종래와 동일하게 유지시킬 수 있다.
이와 같은 구조를 이용하여 핀 구조의 트랜지스터를 형성하는 경우, 활성 영역 상부는 소자분리막의 표면으로부터 돌출되어 핀 활성 영역을 이루게 된다. 이때, 핀 활성 영역은 하부에 비해 좁은 폭을 가지므로, 메모리 장치의 특성을 향상시킬 수 있다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 새들 핀 구조의 트랜지스터 형성 방법을 설명하기 위한 도면이다. 여기서, (a) 도면은 새들 핀 구조 트랜지스터의 제조 공정을 설명하기 위한 사시도이고, (b) 도면은 (a) 도면의 제1방향(A-A') 단면도이며, (c) 도면은 (a) 도면의 제2방향(B-B') 단면도이다.
도 3a에 도시된 바와 같이, 기판(300) 내에 측벽에 돌출부를 갖는 소자 분리막(310)을 형성함으로써, 기판(300)의 활성 영역을 정의한다. 여기서, 소자분리막(310) 형성 공정을 상세히 살펴보면 다음과 같다.
먼저, 기판(300) 상에 패드 산화막(미도시), 패드 질화막(미도시), 하드마스크 층(미도시)을 차례로 형성한 후, 상기 하드마스크 층 상에 소정 간격으로 제1방향으로 연장되는 포토레지스트 패턴(미도시)을 형성한다.
이어서, 상기 포토레지스트 패턴을 식각 베리어로 상기 하드마스크층, 패드 질화막, 패드 산화막 및 기판(300)을 소정 깊이 식각하여 제1트렌치를 형성한다. 이때, 제1트렌치는 버티컬한 측벽을 갖도록 형성되며, 식각시 발생하는 식각부산물이 제1트렌치의 측벽에 증착되어 스페이서(미도시)를 형성한다.
이어서, 적어도 상기 스페이서를 식각 베리어로 기판(300)을 좀 더 깊이 식각하여, 상기 제1트렌치와 연결되면서 측벽에 돌출부를 갖는 제2트렌치를 형성한다. 이로써, 제1트렌치 및 제2트렌치로 이루어지는 소자분리 트렌치가 형성된다.
이어서, 소자분리 트렌치가 형성된 결과물의 전체 구조 상에 절연막을 형성한다. 여기서, 절연막은 HDP(High Density Plasma) 산화막으로 이루어지는 것이 바람직하다. 이어서, 기판(300)의 표면이 노출될 때까지 평탄화 공정을 수행한다. 이로써, 소자분리 트렌치를 매립하는 소자분리막(310)이 형성되며. 이를 통해 활성 영역이 정의된다.
이때, 소자분리막(310)의 돌출부에 의해 활성 영역 중앙부의 폭(W6)이 감소되는 반면, 활성 영역의 상부 폭(W4)과 하부 폭(W5)은 종래와 동일하게 유지된다.
도 3b에 도시된 바와 같이, 소자분리막(310)이 형성된 결과물 상에 게이트 라인 예정 영역을 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 여기서, 게이트 라인 예정 영역은 후속 공정에 의해 게이트 라인이 형성될 위치를 말하며, 액티브 영역을 가로지르면서 제2방향(B-B')으로 연장된다.
이어서, 상기 포토레지스트 패턴을 식각 베리어로 노출되는 활성 영역 및 소자분리막(310)을 선택적으로 식각함으로써, 새들 핀 구조를 형성한다. 이를 상세히 살펴보면 다음과 같다.
먼저, 상기 포토레지스트 패턴을 식각 베리어로 노출되는 활성 영역을 제1깊이(D1) 식각하여, 리세스(recess) 구조를 형성한다. 이어서, 상기 포토레지스트 패턴을 식각 베리어로 노출되는 소자분리막(310)을 상기 제1깊이(D1)보다 깊은 제2깊이(D2)로 식각하여, 활성 영역이 수직으로 돌출되는 핀(fin) 구조를 형성한다. 이를 통해, 리세스 구조와 핀 구조가 결합된 새들 핀(saddle fin) 구조가 형성된다.
이때, 새들 핀 구조 형성 공정은 기판(300)과 소자분리막(310) 사이의 식각 선택비가 큰 조건에서 수행되는 것이 바람직하다. 또한, 새들 핀 구조를 형성함에 있어서, 소자분리막(310) 식각 단계를 먼저 수행한 후, 활성 영역 식각 단계를 수행할 수도 있다.
이와 같이, 새들 핀 구조에 있어서, 소자분리막(310) 표면으로부터 수직으로 돌출되는 활성 영역을 핀 활성 영역이라 하며, 이하, 도면 부호 A로 표시한다. 여기서, 제1깊이(D1) 및 제2깊이(D2)는 핀 활성 영역과 소자분리 트렌치의 측벽 돌출부가 접하도록 조절되며, 제1깊이(D1)와 제2깊이(D2)의 차이 값에 의해핀 활성 영역의 높이(D3)가 결정된다.
여기서, 핀 활성 영역(A)의 측면은 소자분리막 내에 매립된 활성 영역의 측면보다 작은 기울기를 갖게 된다. 이는, 소자분리막 내에 매립된 활성 영역은 버티컬한 측면을 갖는 반면, 핀 활성 영역(A)의 측면은 이전 공정에 의해 일부 두께 식각되어있기 때문이다.
본 명세서에서는 일 실시예로서, 소자분리 트렌치 형성을 위해 기판(300)을 식각하는 과정에서 소자분리 트렌치의 측벽에 돌출부를 형성함으로써 핀 활성 영역(A)의 측벽을 일부 두께 식각하는 방법에 대해 설명하였다. 이러한 경우, 핀 활성 영역(A)은 소자분리 트렌치의 돌출부와 접하기 때문에, 핀 활성 영역(A) 상단면의 폭(W7)은 종래에 비해 작은 값을 갖게 된다. 따라서, 핀 활성 영역(A) 상단면의 폭(W7)과 길이(W8)의 비율을 개선할 수 있으며, 이를 통해, 메모리 장치의 특성을 개선할 수 있다.
도 3c에 도시된 바와 같이, 새들 핀 구조가 형성된 결과물의 전면에 게이트 절연막(320)을 형성한다. 이어서, 게이트 라인 예정 영역에 제1도전막(330A) 및 제2도전막(330B)의 적층구조로 이루어진 게이트 라인(330)을 형성한다.
이어서, 게이트 라인(330) 양측의 활성 영역 내에 불순물 이온을 주입하여 소스(S)/드레인(D) 영역을 형성한다. 여기서, 소스(S) 및 드레인(D) 영역은 핀 활성 영역(도면부호 "A"에 대응됨)의 레벨에 대응되는 레벨(도면 부호 "H" 참조)에서의 폭(A)이 상부 폭(B) 및 하부 폭(C)에 비해 작은 값을 갖게 된다. 이때, 핀 활성 영역의 레벨에 대응되는 레벨은 소자분리막(310)의 돌출부와 접한 영역으로서, 소자분리막(310)의 돌출부에 의해 활성 영역의 폭(A)이 감소된 반면, 상부 및 하부는 버티컬한 측벽을 갖는 소자분리막(310)과 접하여 폭(B,C)의 감소가 없기 때문이다.
도 4는 본 발명의 일 실시예에 따른 소자분리막 형성 방법에 의해 소자분리막이 형성된 기판의 단면 사진을 나타내는 도면이다.
도시된 바와 같이, 기판 내에, 측벽에 돌출부를 갖는 소자분리막을 형성함으로써, 활성 영역의 폭(W8)을 선택적으로 감소시킬 수 있다. 이를 통해, 활성 영역 일부의 폭을 선택적으로 감소시킬 수 있으며, 이를 통해 핀 활성 영역의 폭을 감소시킬 수 있다. 따라서, 메모리 장치의 특성을 개선할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1c는 종래기술에 따른 새들 핀 구조 트랜지스터 제조 방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 소자분리막 형성 방법을 설명하기 위한 공정 단면도.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 새들 핀 구조 트랜지스터 제조 방법을 설명하기 위한 공정 단면도.
도 4는 본 발명의 일 실시예에 따른 소자분리막 형성 방법에 의해 소자분리막이 형성된 기판의 단면 사진을 나타내는 도면.
[도면의 주요 부분에 대한 부호의 설명]
200: 기판, 210A: 패드 산화막, 210B: 패드 질화막, 210C: 하드마스크층, 220: 스페이서, 230: 소자분리막, 200: 기판, 210: 소자분리막, 220: 게이트 절연막, 230: 게이트 라인
Claims (14)
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- 기판 상에 하드마스크 층을 형성하는 단계;상기 하드마스크 층 및 기판을 소정 깊이 식각하여 버티컬한 측벽을 갖는 제1트렌치를 형성하는 단계;상기 기판을 더 깊이 식각하여 상기 제1트렌치와 일체로 연결되며, 측벽의 일부가 돌출되는 제2트렌치를 형성하는 단계;상기 제1 및 제2 트렌치 내에 절연막을 매립하여 측벽에 돌출부를 갖는 소자분리막을 형성함으로써, 상기 소자분리막에 의해 형성되는 활성 영역의 일부 폭을 감소시키는 단계;상기 소자분리막이 형성된 결과물 상에 게이트 라인을 위한 포토레지스트 패턴을 형성하는 단계; 및상기 포토레지스트 패턴을 식각 베리어로 노출된 활성 영역 및 상기 소자분리막을 소정 깊이 식각하여 새들핀 구조를 형성하는 단계를 포함하는반도체 장치 제조 방법.
- 제 2 항에 있어서,상기 제1트렌치 형성을 위한 식각에서, 식각 부산물을 발생시켜 상기 제1트렌치 측벽에 증착시킴으로써 스페이서를 형성하고,상기 제2트렌치 형성을 위한 식각은, 상기 스페이서를 식각 베리어로 하여 수행되는반도체 장치 제조 방법.
- 제 3 항에 있어서,상기 제1트렌치 형성 단계는,Cl2 및 Ar 가스를 추가하여 상기 제1트렌치 측벽에 SiO2로 이루어지는 스페이서를 형성하는반도체 장치 제조 방법.
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- 제 2 항에 있어서,상기 제2트렌치 형성 단계는,식각 장비에 300 내지 1000W의 소스 전압, 100 내지 500W의 바이어스 전압을 인가하고, 5 내지 30mTorr의 압력에서 수행되는반도체 장치 제조 방법.
- 삭제
- 제 2 항에 있어서,상기 새들핀 구조 형성 단계는,상기 활성 영역을 제1깊이로 식각하는 단계; 및상기 소자분리막을 상기 제1깊이보다 깊은 제2깊이로 식각하여 상기 활성 영역의 상부를 상기 소자분리막의 표면 위로 돌출시키는 단계를 포함하는 반도체 장치 제조 방법.
- 제 8 항에 있어서,상기 새들 핀 구조 형성 단계는,상기 소자분리막 표면 위로 돌출된 활성 영역 상부와 상기 트렌치의 측벽 돌출부가 접하도록 상기 제1깊이 및 제2깊이를 조절하는반도체 장치 제조 방법.
- 기판 상에 하드마스크 층을 형성하는 단계;상기 하드마스크 층 및 기판을 소정 깊이 식각하여 측벽의 일부가 돌출되는 제1트렌치를 형성하는 단계;상기 기판을 더 깊이 식각하여 상기 제1트렌치와 일체로 연결되며, 버티컬한 측벽을 갖는 제2트렌치를 형성하는 단계;상기 제1 및 제2 트렌치 내에 절연막을 매립하여 측벽에 돌출부를 갖는 소자분리막을 형성함으로써, 상기 소자분리막에 의해 형성되는 활성 영역의 일부 폭을 감소시키는 단계;상기 소자분리막이 형성된 결과물 상에 게이트 라인을 위한 포토레지스트 패턴을 형성하는 단계; 및상기 포토레지스트 패턴을 식각 베리어로 노출된 활성 영역 및 상기 소자분리막을 소정 깊이 식각하여 새들핀 구조를 형성하는 단계를 포함하는반도체 장치 제조 방법.
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- 새들핀 트랜지스터를 포함하는 반도체 장치에 있어서,상기 새들핀 트랜지스터의 핀 활성 영역의 폭은 소자분리막내에 매립된 활성영역의 폭보다 작은 폭을 갖는반도체 장치.
- 삭제
- 제 12 항에 있어서,상기 소자분리막에 의해 정의되는 활성영역 중 상기 새들핀 트랜지스터의 소스 및 드레인 영역은,상기 핀 활성 영역의 레벨에 대응되는 레벨에서의 폭이 상부 및 하부의 폭에 비해 작은 값을 갖는반도체 장치.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080076031A KR101113794B1 (ko) | 2008-08-04 | 2008-08-04 | 반도체 장치 제조 방법 |
| US12/318,466 US8003485B2 (en) | 2008-08-04 | 2008-12-30 | Semiconductor device and method of fabricating the same |
| CN2009100051801A CN101645400B (zh) | 2008-08-04 | 2009-02-06 | 半导体器件及其制造方法 |
| US13/184,272 US8604561B2 (en) | 2008-08-04 | 2011-07-15 | Semiconductor device and method of fabricating the same |
| US13/184,235 US8487399B2 (en) | 2008-08-04 | 2011-07-15 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080076031A KR101113794B1 (ko) | 2008-08-04 | 2008-08-04 | 반도체 장치 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100015114A KR20100015114A (ko) | 2010-02-12 |
| KR101113794B1 true KR101113794B1 (ko) | 2012-02-27 |
Family
ID=41607464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080076031A KR101113794B1 (ko) | 2008-08-04 | 2008-08-04 | 반도체 장치 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US8003485B2 (ko) |
| KR (1) | KR101113794B1 (ko) |
| CN (1) | CN101645400B (ko) |
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2008
- 2008-08-04 KR KR1020080076031A patent/KR101113794B1/ko not_active IP Right Cessation
- 2008-12-30 US US12/318,466 patent/US8003485B2/en not_active Expired - Fee Related
-
2009
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2011
- 2011-07-15 US US13/184,272 patent/US8604561B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US8604561B2 (en) | 2013-12-10 |
| US8003485B2 (en) | 2011-08-23 |
| US20100025806A1 (en) | 2010-02-04 |
| KR20100015114A (ko) | 2010-02-12 |
| CN101645400B (zh) | 2011-10-12 |
| US8487399B2 (en) | 2013-07-16 |
| US20110266648A1 (en) | 2011-11-03 |
| CN101645400A (zh) | 2010-02-10 |
| US20110266634A1 (en) | 2011-11-03 |
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