KR100825004B1 - 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법 - Google Patents

벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법에 관한 것으로, 본 발명에 의한 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법은, 반도체 기판상에 리세스를 위한 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 식각 베리어로 상기 반도체 기판을 비등방성 식각하여 벌브형 리세스의 넥패턴을 형성하는 단계; 상기 넥패턴 측벽에 스페이서를 형성하는 단계; 상기 하드마스크 패턴 및 상기 스페이서를 식각 베리어로 상기 넥패턴 하부의 상기 반도체 기판을 등방성 식각하여 벌브형 리세스의 초기 벌브패턴을 형성하는 단계; 기판 결과물에 대해 열산화 공정을 수행하여 상기 초기 벌브패턴의 반도체 기판 표면을 열산화막으로 변화시키는 단계; 및 상기 열산화막을 제거하여 상기 초기 벌브패턴보다 확장된 폭을 갖는 최종 벌브패턴을 형성하는 단계를 포함하며, 상술한 본 발명에 의한 벌브형 리세스 게이트를 갖는 반도체 소자의 제조방법은, 벌브형 리세스의 형성시 넥패턴의 깊이를 증가시키더라도 넥패턴의 보우잉 등 프로파일 불량 없이 벌브패턴의 폭을 확장시켜 소자의 전기적 특성을 향상시킬 수 있다.
벌브형 리세스 게이트, 넥패턴, 벌브패턴, 보우잉, 열산화 공정

Description

벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH BULB TYPE RECESS GATE}
도1a 및 도1b는 종래 기술에 따른 벌브형 리세스 게이트를 갖는 반도체 소자의 문제점을 나타내는 사진.
도2a 내지 도2c는 본 발명의 일실시예에 따른 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법을 도시한 공정 단면도.
도3은 본 발명의 일실시예에 따른 벌브형 리세스 게이트를 갖는 반도체 소자를 나타내는 사진.
* 도면의 주요 부분에 대한 부호의 설명
20 : 반도체 기판 21 : 하드마스크 패턴
22 : 초기 벌브형 리세스 22a : 넥패턴
22b : 초기 벌브패턴 23 : 스페이서
24 : 열산화막 22′ : 최종 벌브형 리세스
22b′ : 최종 벌브패턴
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 벌브형 리세스 게이트(bulb type recess gate)를 갖는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 트랜지스터의 채널 면적이 급격히 감소하게 되면서 문턱 전압(threshold voltage), 리프레시 타임(refresh time) 등 소자의 전기적 특성이 열화되는 문제점이 발생하고 있다.
이러한 문제를 해결하기 위하여 반도체 기판 활성 영역의 소정 부분을 식각하여 형성된 리세스 상에 게이트를 형성하여 트랜지스터를 제조함으로써 트랜지스터의 채널 면적를 증가시킬 수 있는 리세스 게이트 공정이 제안되었다. 최근 반도체 소자의 고집적화가 더욱 진행되면서 이러한 리세스 게이트 공정을 개선한 벌브형 리세스 게이트에 대한 연구가 제안되고 있다. 이 벌브형 리세스 게이트 공정에서는 2단계의 식각에 의해 리세스를 형성하며, 특히 두번째 식각시에 리세스의 하부를 구(sphere) 형태로 형성함으로써 기존의 리세스 게이트 공정에 비하여 채널 면적를 증가시켜 소자의 특성을 더욱 향상시킬 수 있다.
종래 기술에 따른 벌브형 리세스 게이트 공정을 간략히 설명하면 다음과 같다.
우선, 반도체 기판 상에 게이트 예정 영역을 노출시키는 하드마스크 패턴을 형성한 후, 이 하드마스크 패턴을 식각 베리어로 반도체 기판을 비등방성 식각하여 실질적으로 수직 프로파일을 갖는 리세스를 형성한다. 이때, 수직 프로파일을 갖는 리세스를 벌브형 리세스의 넥패턴(neck pattern)이라 한다.
이어서, 넥패턴의 측벽에 후속 벌브패턴(bulb pattern) 형성시 식각 베리어로 작용하는 절연막 스페이서를 형성한다.
이어서, 하드마스크 패턴 및 절연막 스페이서를 식각 베리어로 넥패턴 하부의 노출된 반도체 기판을 등방성 식각하여 실질적으로 구형 프로파일을 갖는 리세스를 형성한다. 이때, 구형 프로파일을 갖는 리세스를 벌브형 리세스의 벌브패턴이라 한다.
즉, 벌브형 리세스는 수직 프로파일을 갖는 넥패턴 및 구형 프로파일을 갖는 벌브패턴으로 이루어지며, 벌브패턴의 폭은 넥패턴의 폭보다 크다.
이어서, 습식 세정 공정을 실시하여 하드마스크 패턴, 절연막 스페이서 및 식각 부산물 등을 제거한 후, 벌브형 리세스에 일부가 매립되고 나머지는 반도체 기판 상부로 돌출되는 게이트를 형성한다.
이어서, 게이트 양측의 반도체 기판 내에 소스/드레인 이온주입 공정에 의한 접합 영역을 형성함으로써 벌브형 리세스 게이트를 갖는 반도체 소자를 제조할 수 있다.
그러나, 이와 같은 종래의 벌브형 리세스 게이트 공정은 다음과 같은 문제점을 갖는다. 이하, 도1a 및 도1b를 참조하여 좀더 상세한 설명을 진행하기로 한다.
도1a 및 도1b는 종래 기술에 따른 벌브형 리세스 게이트를 갖는 반도체 소자의 문제점을 나타내는 사진이다.
트랜지스터의 채널 면적 확보를 위해서는 벌브패턴의 폭을 증가시키는 것이 유리하다. 그러나, 도1a에 도시된 바와 같이, 벌브형 리세스의 넥패턴 깊이가 작은 경우, 벌브형 리세스의 벌브패턴 폭을 증가시키면 게이트 간 상호 간섭에 의하여 소자의 전기적 특성에 영향을 주는 문제점이 발생하고, 또한, 게이트 양측의 반도체 기판 내에 형성되는 접합 영역의 면적이 감소하여 그 하부의 이온주입 영역에 영향을 주는 문제점이 발생한다.
따라서, 게이트 간 상호 간섭 또는 접합 영역의 면적 감소 등의 문제점을 해결하기 위해서는 도1b에 도시된 바와 같이, 벌브형 리세스의 넥패턴 깊이를 증가시켜야 한다. 그러나, 벌브형 리세스의 넥패턴 깊이를 증가시킬수록 후속 벌브패턴 형성을 위한 반도체 기판의 식각시 넥패턴 측벽의 절연막 스페이서 손실이 증가하게 되고, 그에 따라 넥패턴의 보우잉(bowing) 현상이 발생하여(도1b의 "A" 참조) 소자의 전기적 특성에 영향을 주는 문제점이 발생한다. 이는 다시 말하면, 넥패턴의 깊이가 증가되는 경우 넥패턴의 보우잉 현상을 방지하기 위해서는 벌브패턴의 폭을 크게 형성할 수 없다는 것을 의미한다.
따라서, 넥패턴의 보우잉 등 프로파일 불량 없이 넥패턴의 깊이 증가 및 벌브패턴의 폭 증가를 동시에 만족시킬 수 있는 기술이 요구된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 벌브형 리세스의 형성시 넥패턴의 깊이를 증가시키더라도 넥패턴의 보우잉 등 프로파 일 불량 없이 벌브패턴의 폭을 확장시켜 소자의 전기적 특성을 향상시킬 수 있는 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법은, 반도체 기판상에 리세스를 위한 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 식각 베리어로 상기 반도체 기판을 비등방성 식각하여 벌브형 리세스의 넥패턴을 형성하는 단계; 상기 넥패턴 측벽에 스페이서를 형성하는 단계; 상기 하드마스크 패턴 및 상기 스페이서를 식각 베리어로 상기 넥패턴 하부의 상기 반도체 기판을 등방성 식각하여 벌브형 리세스의 초기 벌브패턴을 형성하는 단계; 기판 결과물에 대해 열산화 공정을 수행하여 상기 초기 벌브패턴의 반도체 기판 표면을 열산화막으로 변화시키는 단계; 및 상기 열산화막을 제거하여 상기 초기 벌브패턴보다 확장된 폭을 갖는 최종 벌브패턴을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2c는 본 발명의 일실시예에 따른 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도2a에 도시된 바와 같이, 반도체 기판(20) 상에 게이트 예정 영역을 노출시키는 하드마스크 패턴(21)을 형성한 후, 하드마스크 패턴(21)을 식각 베리어로 반도체 기판을 비등방성 식각하여 실질적으로 수직 프로파일을 갖는 벌브형 리세스의 넥패턴(22a)을 형성한다. 이때, 넥패턴(22a)은 게이트 간 상호 간섭 또는 접합 영역의 면적 감소 등의 문제점을 해결하기 위해서 상대적으로 깊게 형성된다.
이어서, 넥패턴(22a)의 측벽에 후속 벌브패턴 형성시 식각 베리어로 작용하는 스페이서(23)를 형성한다. 스페이서(23)를 이루는 절연막으로는 산화막을 이용하는 것이 바람직하며, 10~100Å 정도의 두께로 형성한다.
이어서, 하드마스크 패턴(21) 및 스페이서(23)를 식각 베리어로 넥패턴(22a) 하부의 반도체 기판(20)을 등방성 식각하여 실질적으로 구형 프로파일을 갖는 벌브형 리세스의 벌브패턴(22b)을 형성한다. 이때, 넥패턴(22a)이 깊게 형성되어 있기 때문에 전술한 바와 같이 벌브패턴(22b)의 폭을 증가시킬수록 스페이서(23)의 손실이 발생하기 쉽고, 그에 따라 스페이서(23)가 손실된 부분의 넥패턴(22a)의 보우잉 현상 등 프로파일 불량이 발생하게 된다. 따라서, 본 공정에서는 스페이서(23)의 손실이 발생하지 않는 한도 내에서 등방성 식각을 수행하여 원하는 폭보다 상대적으로 작은 폭을 갖는 벌브패턴(22b)을 형성하며, 이와 같이 형성된 벌브패턴(22b)을 이하, 초기 벌브패턴(22b)이라 한다. 초기 벌브패턴(22b)의 폭은 w1이라 한다.
본 도면의 공정 결과, 상대적으로 깊은 깊이를 갖는 넥패턴(22a)과 그 하부에 연결되어 상대적으로 작은 폭(w1)을 갖는 초기 벌브패턴(22b)으로 이루어진 벌 브형 리세스를 이하, 초기 벌브형 리세스(22)라 한다. 초기 벌브형 리세스(22)의 형성시 초기 벌브패턴(22b)의 폭을 상대적으로 작게 함으로써 초기 벌브패턴(22b) 형성을 위한 등방성 식각시 스페이서(23)의 손실을 방지할 수 있다.
도2b에 도시된 바와 같이, 초기 벌브형 리세스(22)가 형성된 결과물에 대해 열산화 공정을 수행하여 초기 벌브패턴(22b)의 반도체 기판(20) 표면을 열산화막(24)으로 변화시킨다. 이때, 넥패턴(22a)은 그 측벽의 스페이서(23)에 의해 보호되므로 이러한 열산화 공정이 수행되더라도 산화가 일어나지 않는다. 열산화 공정은 습식 또는 건식 방식으로 수행된다.
건식 방식의 열산화 공정은 800~1100℃의 온도가 유지되는 퍼니스(furnace)에서 산소를 사용하여 수행된다. 이때, 반도체 기판(20)이 열산화막(24)으로 변화되는 정도 및 디싱(dishing) 정도에 따라 온도, 산소량 및 반응 시간을 조절함으로써 열산화막(24)의 두께를 조절할 수 있다.
습식 방식의 열산화 공정은 700~950℃의 온도가 유지되는 반응기에서 H20 증기(vapor)를 사용하여 수행된다. 이때, 반도체 기판(20)이 열산화막(24)으로 변화되는 정도 및 디싱 정도에 따라 온도, H20 증기량 및 반응 시간을 조절함으로써 열산화막(24)의 두께를 조절할 수 있다. 여기서 특히, H2O 증기는 수소 가스와 산소 가스의 반응에 의하여 형성되는데, 습식 방식의 열산화 공정에 요구되지 않는 수소 가스의 잔류를 방지하기 위하여 H2O 증기 형성에 사용되는 수소 가스의 양은 산소 가스의 1.5배 이하가 되는 것이 바람직하다.
이와 같이 형성되는 열산화막(24)의 두께가 두꺼울수록 후속 열산화막(24) 제거 공정을 통하여 형성되는 최종 벌브패턴의 폭을 증가시킬 수 있다.
도2c에 도시된 바와 같이, 습식 세정 공정을 실시하여 하드마스크 패턴(21), 스페이서(23), 식각 부산물 등을 제거한다. 이때, 열산화막(24)이 함께 제거되므로 초기 벌브패턴(22b)의 폭이 w1에서 w2로 확장되며, 이와 같이 w2의 폭을 갖는 벌브패턴을 최종 벌브패턴(22b′)이라 한다.
본 도면의 공정 결과, 상대적으로 깊은 깊이를 갖는 넥패턴(22a)과 그 하부에 연결되어 상대적으로 큰 폭(w2)을 갖는 최종 벌브패턴(22b′)으로 이루어진 벌브형 리세스가 형성되며, 이를 최종 벌브형 리세스(22′)라 한다.
이어서, 본 도면에는 도시되지 않았으나, 최종 벌브형 리세스(22′)에 일부가 매립되고 나머지는 반도체 기판(20) 상부로 돌출되는 게이트를 형성한다. 이어서, 게이트 양측의 반도체 기판(20) 내에 소스/드레인 이온주입 공정에 의한 접합 영역을 형성함으로써 본 발명의 일실시예에 따른 벌브형 리세스 게이트를 갖는 반도체 소자를 제조할 수 있다.
도3은 본 발명의 일실시예에 따른 벌브형 리세스 게이트를 갖는 반도체 소자를 나타내는 사진이다.
도3에 도시된 바와 같이, 벌브형 리세스의 넥패턴 깊이를 증가시키면서도 넥패턴의 보우잉 등 프로파일 불량 없이 상대적으로 큰 폭을 갖는 벌브패턴 형성이 가능하다. 이는, 전술한 도2a 내지 도2c에 도시된 바와 같이, 넥패턴 측벽의 스페이서 손실이 없도록 작은 폭을 갖는 초기 벌브패턴을 형성한 후, 초기 벌브패턴의 반도체 기판을 열산화하여 열산화막으로 변화시키고, 이 열산화막을 제거하여 폭이 확장된 최종 벌브패턴을 형성하는 과정을 수행하기 때문이다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 벌브형 리세스 게이트를 갖는 반도체 소자의 제조방법은, 벌브형 리세스의 형성시 넥패턴의 깊이를 증가시키더라도 넥패턴의 보우잉 등 프로파일 불량 없이 벌브패턴의 폭을 확장시켜 소자의 전기적 특성을 향상시킬 수 있다.

Claims (12)

  1. 반도체 기판상에 리세스를 위한 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 식각 베리어로 상기 반도체 기판을 비등방성 식각하여 벌브형 리세스의 넥패턴을 형성하는 단계;
    상기 넥패턴 측벽에 스페이서를 형성하는 단계;
    상기 하드마스크 패턴 및 상기 스페이서를 식각 베리어로 상기 넥패턴 하부의 상기 반도체 기판을 등방성 식각하여 벌브형 리세스의 초기 벌브패턴을 형성하는 단계;
    기판 결과물에 대해 열산화 공정을 수행하여 상기 초기 벌브패턴의 반도체 기판 표면을 열산화막으로 변화시키는 단계; 및
    상기 열산화막을 제거하여 상기 초기 벌브패턴보다 확장된 폭을 갖는 최종 벌브패턴을 형성하는 단계
    를 포함하는 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 스페이서는 산화막으로 이루어지고, 10~100Å의 두께를 갖는
    벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 초기 벌브패턴 형성 단계는,
    상기 스페이서가 손실되지 않는 한도내에서 수행되는
    벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 열산화 공정은 건식 방식으로 수행되는
    벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 열산화 공정은 800~1100℃의 온도가 유지되는 퍼니스에서 산소를 사용하여 수행되는
    벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법.
  6. 제4항 또는 제5항에 있어서,
    상기 열산화 공정에 의해 형성되는 상기 열산화막의 두께는 온도, 산소량 및 반응 시간에 따라 조절되는
    벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 열산화 공정은 습식 방식으로 수행되는
    벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 열산화 공정은 700~950℃의 온도가 유지되는 반응기에서 H2O 증기를 사용하여 수행되는
    벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법.
  9. 제7항 또는 제8항에 있어서,
    상기 열산화 공정에 의해 형성되는 상기 열산화막의 두께는 온도, H2O 증기량 및 반응 시간에 따라 조절되는
    벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법.
  10. 제8항에 있어서,
    상기 H2O 증기는 산소 가스와 수소 가스의 반응에 의해 형성되고,
    여기서, 상기 수소 가스의 양은 상기 산소 가스의 1.5배 이하가 되는
    벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법.
  11. 제1항에 있어서,
    상기 열산화막의 제거는 습식 세정 공정으로 수행되는
    벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법.
  12. 제1항에 있어서,
    상기 최종 벌브패턴 형성 단계 후에,
    상기 넥패턴 및 상기 최종 벌브패턴으로 이루어진 벌브형 리세스에 일부가 매립되고 나머지는 상기 반도체 기판 상부로 돌출되는 게이트를 형성하는 단계
    를 더 포함하는 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8487399B2 (en) 2008-08-04 2013-07-16 Hynix Semiconductor Inc. Semiconductor device and method of fabricating the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000060693A (ko) * 1999-03-18 2000-10-16 김영환 반도체 소자 및 그의 제조 방법
KR20050011376A (ko) * 2003-07-23 2005-01-29 삼성전자주식회사 리세스 게이트 트랜지스터 구조 및 그에 따른 형성방법
KR20060023308A (ko) * 2004-09-09 2006-03-14 삼성전자주식회사 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자 및그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000060693A (ko) * 1999-03-18 2000-10-16 김영환 반도체 소자 및 그의 제조 방법
KR20050011376A (ko) * 2003-07-23 2005-01-29 삼성전자주식회사 리세스 게이트 트랜지스터 구조 및 그에 따른 형성방법
KR20060023308A (ko) * 2004-09-09 2006-03-14 삼성전자주식회사 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자 및그 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8487399B2 (en) 2008-08-04 2013-07-16 Hynix Semiconductor Inc. Semiconductor device and method of fabricating the same
US8604561B2 (en) 2008-08-04 2013-12-10 Hynix Semiconductor Inc. Semiconductor device and method of fabricating the same

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