KR20070000758A - 수직 채널을 갖는 전계 효과 트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 패드 질화막을 제거하기 위한 식각공정시 핀 표면의 손상에 의한 거칠기 증가와, 라이너 질화막의 손실에 의한 소자 분리막의 높이 감소를 방지할 수 있는 수직 채널을 갖는 핀 구조 전계 효과 트랜지스터의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 패드 산화막과 패드 질화막을 형성하는 단계와, 상기 패드 질화막, 상기 패드 산화막 및 상기 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 내부에 고립된 소자 분리막을 형성하는 단계와, 상기 소자 분리막을 리세스시켜 액티브 영역이 돌출된 핀(fin)을 형성하는 단계와, 돌출된 상기 핀 표면에 보호막을 형성하는 단계와, 상기 패드 질화막을 제거하는 단계를 포함하는 전계 효과 트랜지스터의 제조방법을 제공한다.
Fin-FET, 월 산화막, 라이너 질화막, 패드 질화막, 플라즈마 산화공정, 보호막
Description
도 1a 및 도 1b는 종래기술에 따른 전계 효과 트랜지스터의 제조방법을 도시한 공정 단면도.
도 2a 내지 도 2c는 본 발명의 바람직한 실시예에 따른 전계 효과 트랜지스터의 제조방법을 도시한 공정 단면도.
도 3은 Si 기판과 Si3N4 패드 질화막 간에 성장되는 산화막의 두께비를 도시한 도면.
도 4는 플라즈마 산화공정에 따른 도펀트 도핑 프로파일의 변화를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
10, 100 : 기판
12, 102 : 패드 산화막
14, 104 : 패드 질화막
16, 106 : 월 산화막
18, 108 : 라이너 질화막
20, 110 : 소자 분리막
22, 112 : 핀
114 : 산화막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 수직 채널을 갖는 핀(fin) 구조 전계 효과 트랜지스터(Field Effect Transistor)의 제조방법에 관한 것이다.
일반적으로 트랜지스터에 널리 적용된 수평채널을 갖는 트랜지스터는 디자인 룰(design rule)이 감소함에 따라 여러가지 문제를 유발시켜 트랜지스터의 축소에 한계가 있다. 축소된 수평채널 트랜지스터의 가장 큰 문제점으로 채널의 길이가 짧아져 발생하는 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 효과 등을 들 수 있다. 통상적인 트랜지스터에서 채널의 길이가 50nm 이하로 축소되면 공정변수에 의해 소자 특성의 산포도가 높아지면서 채널길이가 30nm 이하일 경우 단채널 효과 및 DIBL 효과가 극심해져 트랜지스터가 정상적으로 동작하기 어려운 것으로 알려져 있다.
수평채널 트랜지스터의 문제점을 극복하기 위하여 이중 게이트 트랜지스터(double gate transistor)가 제안되었다. 이중 게이트 트랜지스터는 30nm 이하의 두께를 갖는 채널과, 이 채널을 감싸거나 이 채널의 양측에 게이트가 배치된 구조를 갖는다.
전술한 수평채널 트랜지스터는 게이트 전극이 수평채널의 상부에만 형성됨으로써 채널에는 상하 비대칭적으로 전계가 인가되어 게이트 전극에 의해 트랜지스터의 온/오프(on/off) 동작을 효과적으로 제어하는데 많은 어려움이 있다. 그 결과, 채널 크기가 축소될 수록 단채널 효과의 영향은 그 만큼 커지게 된다. 이에 반해, 수직채널을 갖는 이중 게이트 트랜지스터는 얇은 채널의 양측에 게이트 전극이 형성되기 때문에 채널의 모든 영역은 게이트 전극의 영향을 받게 된다. 따라서, 트랜지스터가 오프일 때 소오스 및 드레인 사이의 전하 흐름을 억제할 수 있기 때문에 전력소모를 감소시킬 수 있고, 트랜지스터의 온/오프 동작을 효과적으로 제어할 수 있다.
수직채널을 갖는 트랜지스터 중 하나가 Fin-FET 소자이다. 일반적인 Fin-FET 소자는 소자 분리막 간의 기판 상부가 핀(fin) 형태로 형성된 구조를 가지며, 이 핀의 양측면이 모두 채널로 기능하고, 이를 통해 채널 면적을 증가시켜 단채널 효과 문제를 해결할 수 있다.
이하, 도 1a 및 도 1b를 참조하여 종래기술에 따른 Fin-FET 소자의 제조방법을 설명하기로 한다. 도 1a 및 도 1b는 종래기술에 따른 Fin-FET 소자의 제조방법을 도시한 공정 단면도로서, 동일한 참조번호는 동일한 기능을 수행하는 동일 요소 이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(10) 상에 패드 산화막(12)을 형성한다.
이어서, 패드 산화막(12) 상부에 SiN막으로 패드 질화막(14)을 순차적으로 증착한다.
이어서서, STI(Shallow Trench Isolation) 식각공정을 실시하여 패드 질화막(14), 패드 산화막(12) 및 기판(10)을 순차적으로 식각한다. 이로써, 기판(10) 내에 일정 폭, 깊이 그리고 슬로프(slope)를 갖는 트렌치(trench, 미도시)가 형성된다.
이어서, 트렌치의 내부면을 따라 습식 또는 건식 산화공정을 실시하여 월(wall) 산화막(16)을 형성한 후 그 상부에 SiN막으로 라이너 질화막(18)을 증착한다.
이어서, 트렌치가 매립되도록 매립 특성이 우수한 HDP(High Density Plasma) 산화막을 증착한 후 CMP(Chemical Mechanical Polishing) 공정을 실시하여 소자 분리막(20)을 형성한다.
이어서, 소자 분리막(20)을 리세스(recess)시켜 액티브 영역이 돌출되는 핀(fin, 22)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 인산(H3PO4)을 이용한 식각공정을 실시하여 패드 질화막(14)을 제거한다.
그러나, 도 1b에서 패드 질화막(14)을 제거하기 위한 식각공정시 노출되는 핀(22) 표면(A)이 인산에 의해 손상되어 거칠기(roughness)가 증가되는 문제가 발생된다. 핀(22) 표면(A)의 거칠기 증가는 소자의 속도 저하, 신뢰성 저하, 수율의 감소 등을 유발시킨다.
또한, 인산을 이용한 식각공정시 핀(22) 액티브 영역과 소자 분리막(20) 간에 존재하는 라이너 질화막(18)이 함께 제거되어 후속 세정공정에서 소자 분리막(20)이 식각되어 소자 분리막(20)의 높이가 과도하게 감소되는 문제점들이 발생하게 된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 패드 질화막을 제거하기 위한 식각공정시 핀 표면의 손상에 의한 거칠기 증가와, 라이너 질화막의 손실에 의한 소자 분리막의 높이 감소를 방지할 수 있는 수직 채널을 갖는 핀 구조 전계 효과 트랜지스터의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 상에 패드 산화막과 패드 질화막을 형성하는 단계와, 상기 패드 질화막, 상기 패드 산화막 및 상기 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 내부에 고립된 소자 분리막을 형성하는 단계와, 상기 소자 분리막을 리세스시켜 액티브 영역이 돌출된 핀(fin)을 형성하는 단계와, 돌출된 상기 핀 표면에 보호막을 형성하는 단계와, 상기 패드 질화막을 제거하는 단계를 포함하는 전계 효과 트랜지스터의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 2a 내지 도 2c는 본 발명의 바람직한 실시예에 따른 Fin-FET 제조방법을 도시한 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(100) 상부에 기판(100)의 결정 결함 억제 또는 표면 처리를 위하여 패드 산화막(102)을 형성한다. 이때, 패드 산화막(102)은 건식산화 또는 습식산화공정으로 750~900℃의 온도범위 내에서 70~100Å의 두께로 형성한다.
이어서, 패드 산화막(102) 상부에 패드 질화막(104)을 증착한다. 이때, 패드 질화막(104)는 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착한다.
이어서, STI 식각공정을 실시하여 기판(100) 내부에 트렌치(미도시)를 형성한다. 이때, 트렌치는 소정 각도 범위의 기울기(slope)를 갖도록 형성하되, 바람직하게는 75~85°범위의 각도로 경사지게 형성한다. 한편, STI 식각공정은 마스크 공정과 식각공정으로 이루어지며, 패드 질화막(104) 상부에 감광막을 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 실시하여 감광막 패턴을 형성한 후 이 감광막 패턴을 식각 마스크로 이용한 식각공정을 실시하여 기판(100)을 식각하는 과정으로 이루어진다.
이어서, STI 식각공정시 트렌치 내측벽 및 저부면의 손상을 보상하고, 상부 모서리 부위를 라운딩(rounding)처리하며, 액티브 영역의 임계치수(Critical Dimension; CD)을 감소시키기 위하여 월 산화공정을 실시하여 월 산화막(106)을 형성한다. 이때, 월 산화막(106)은 SiO2막으로 1000~1150℃ 정도의 온도범위 내에서 150~250Å의 두께로 형성한다.
이어서, 트렌치에 의해 형성된 단차를 따라 월 산화막(106) 상부에 라이너 질화막(108)을 형성한다. 이때, 라이너 질화막(108)은 LPCVD 방식을 이용하여 SiN막으로 형성한다.
이어서, 트렌치가 매립되도록 소자 분리막용 절연막을 증착한 후 CMP(Chemical Mechanical Polishing) 공정을 실시하여 소자 분리막(110)을 형성한다. 이때, 소자 분리막(110)은 트렌치 내부에서 공극(void)이 발생되지 않도록 매립 특성이 우수한 HDP(High Density Plasma) 산화막으로 형성하는 것이 바람직하다.
이어서, 소자 분리막(110)을 일정 깊이로 리세스시켜 액티브 영역이 돌출되는 핀(112)을 형성한다.
이어서, 도 2b에 도시된 바와 같이, 플라즈마 산화공정(plasma oxidation)(114)을 실시하여 노출되는 핀(112)의 표면에 보호막으로 산화막(116)을 20~100Å의 두께로 형성한다. 여기서, 산화막(116)은 노출되는 패드 질화막(104)과 라이너 질화막(108)의 상부에도 형성된다. 이때, 도 3에 도시된 바와 같이, 패드 질화막(104) 상보다 실리콘으로 이루어진 핀(112)의 표면에 형성되는 산화막의 두께가 두껍게 형성되도록 한다. 이는, 도 3과 같이 공정 조건에 의존하게 된다. 이때, 플라즈마 산화공정(114)시 소자 분리막(110)(SiO2)의 치밀화를 높일 수 있기 때문에 후속 세정공정들 중에 습식식각에 대한 저항성이 향상되는 장점도 있다. 또한, 플라즈마 산화공정(114)을 비교적 저온, 예컨대 700℃ 이하에서 실시함에 따라 채널영역에 미리 주입된 도펀트(dopant)의 확산을 억제할 수 있다. 따라서, 도 4에 도시된 바와 같이 채널영역의 도펀트 도핑 프로파일(profile)을 안정적으로 유지할 수 있다.
이때, 플라즈마 산화공정(114)은 O2, H2/O2 및 D2/O2와 같은 일군의 소스 가스 중 선택된 어느 하나의 가스를 이용하여 실시한다. 또한, 필요에 따라서는 He, Ar, Kr 및 Xe 등과 같은 일군의 비활성 가스 중 선택된 어느 하나의 비활성 가스를 추가하여 사용할 수도 있다. 또한, 플라즈마 산화공정(114)은 챔버 내부에 플라즈마를 형성하기 위하여 10~5000W의 소스 플라즈마 파워(source plasma power)와, 0~1000W의 바이어스 플라즈마 파워(bias plasma power)와, 10mTorr~100Torr의 압력과, 20~700℃의 온도에서 실시한다. 이때, 소스 가스의 유량은 5~5000sccm으로 한다.
이어서, 도 2c에 도시된 바와 같이, 고온에서 인산(H3P04)을 이용한 습식식각공정(118)을 실시하여 패드 질화막(104, 도2b참조)을 제거한다. 이때, 핀(112)의 표면에 형성된 산화막(116)이 보호막으로 기능하기 때문에 핀(112) 표면의 손상을 방지할 수 있다.
이후 공정은 일반적인 공정과 동일함에 따라 여기서는 그에 대한 설명은 생략하기로 한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 핀을 형성한 후 노출되는 핀 표면에 산화막으로 보호막을 형성함으로써 후속 패드 질화막 제거공정시 핀 표면이 손상되는 것을 방지할 수 있다. 이를 통해 채널영역에 주입된 도펀의 손실을 최소화할 수 있다.
또한, 본 발명에 의하면, 핀 표면에 비교적 플라즈마 산화공정을 실시하여 보호막을 형성함으로써 소자 분리막의 치밀화를 높혀 후속 공정시 소자 분리막이 손실되어 높이가 감소하는 것을 방지하여 EFH(Effective Fox Height)를 확보할 수 있다.
또한, 본 발명에 의하면, 플라즈마 산화공정을 비교적 저온에서 실시함으로써 채널영역에 주입된 도펀트의 확산을 최소화하여 도핑 프로파일을 안정적으로 유지시킬 수 있다.
Claims (11)
- 기판 상에 패드 산화막과 패드 질화막을 형성하는 단계;상기 패드 질화막, 상기 패드 산화막 및 상기 기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치 내부에 고립된 소자 분리막을 형성하는 단계;상기 소자 분리막을 리세스시켜 액티브 영역이 돌출된 핀(fin)을 형성하는 단계;돌출된 상기 핀 표면에 보호막을 형성하는 단계; 및상기 패드 질화막을 제거하는 단계를 포함하는 전계 효과 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 보호막은 산화막으로 형성하는 전계 효과 트랜지스터의 제조방법
- 제 1 항 또는 제 2 항에 있어서,상기 보호막은 플라즈마 산화공정으로 형성하는 전계 효과 트랜지스터의 제조방법.
- 제 3 항에 있어서,상기 플라즈마 산화공정은 25~700의 온도범위 내에서 실시하는 전계 효과 트랜지스터의 제조방법.
- 제 4 항에 있어서,상기 플라즈마 산화공정은 O2, H2/O2 및 D2/O2와 같은 일군의 소스 가스 중 선택된 어느 하나의 가스를 이용하여 실시하는 전계 효과 트랜지스터의 제조방법.
- 제 5 항에 있어서,상기 플라즈마 산화공정은 챔버 내부에 플라즈마를 형성하기 위하여 10~5000W의 소스 플라즈마 파워와, 1~1000W의 바이어스 플라즈마 파워와, 10mTorr~100Torr의 압력으로 실시하는 전계 효과 트랜지스터의 제조방법.
- 제 6 항에 있어서,상기 소스 가스의 유량은 5~5000sccm인 전계 효과 트랜지스터의 제조방법.
- 제 7 항에 있어서,상기 플라즈마 산화공정은 He, Ar, Kr 및 Xe와 같은 일군의 비활성 가스 중 선택된 어느 하나의 비활성 가스를 추가하여 실시하는 전계 효과 트랜지스터의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 보호막은 20~100Å의 두께로 형성하는 전계 효과 트랜지스터의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 트렌치를 형성한 후, 상기 트렌치의 내부면에 월 산화막을 형성하는 단계; 및상기 월 산화막 상부에 라이너 질화막을 증착하는 단계를 더 포함하는 전계 효과 트랜지스터의 제조방법.
- 제 10 항에 있어서,상기 라이너 질화막은 상기 소자 분리막 리세스시 함께 리세스되는 전계 효과 트랜지스터의 제조방법.
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| KR1020050056353A KR20070000758A (ko) | 2005-06-28 | 2005-06-28 | 수직 채널을 갖는 전계 효과 트랜지스터의 제조방법 |
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ID=37868511
Family Applications (1)
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|---|---|---|---|---|
| KR20150042128A (ko) * | 2013-10-10 | 2015-04-20 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 패시베이팅되고 각진 핀 전계 효과 트랜지스터 |
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2005
- 2005-06-28 KR KR1020050056353A patent/KR20070000758A/ko not_active Application Discontinuation
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