TWI742730B - 半導體結構及其形成方法 - Google Patents

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Abstract

一種半導體結構包含半導體基底以及設置於半導體基底中的隔離部件。隔離部件包含沿著隔離部件與半導體基底之間的邊界設置的襯層、設置於襯層之上的第一氧化物填充層、以封閉環形方式圍繞第一氧化物填充層的介電阻障結構、以及設置於介電阻障結構之上且鄰近襯層的第二氧化物填充層。

Description

半導體結構及其形成方法
本揭露係有關於一種半導體結構，且特別是有關於具有隔離部件的半導體結構。
半導體裝置用於各種不同的電子應用，例如，個人電腦、手機、數位相機和其他電子設備。半導體裝置的製造通常藉由在半導體基底上沉積絕緣或介電層、導電層和半導體層的材料，並且使用微影和蝕刻技術將各種材料層圖案化，以形成電路組件以及元件於半導體基底上。
半導體工業藉由持續微縮最小部件的尺寸，使得更多組件整合至指定的區域中，以持續改善各種電子組件的積體密度。然而，隨著最小部件尺寸的微縮，出現了需要被解決的額外的問題。
本發明實施例提供半導體結構，此半導體結構包含半導體基底以及設置於半導體基底中的隔離部件。隔離部件包含沿著隔離部件與半導體基底之間的邊界設置的襯層、設置於襯層之上的第一氧化物填充層、以封閉環形方式圍繞第一氧化物填充層的介電阻障結構、以及設置於介電阻障結構之上且鄰近襯層的第二氧化物填充層。
本發明實施例提供半導體結構，此半導體結構包含半導體基底以及設置於半導體基底中的隔離部件。隔離部件包含氮化物填充層、設置於氮化物填充層之上的第一氧化物填充層、以封閉環形圍繞第一氧化物填充層的介電阻障結構、以及設置於介電阻障結構之上的第二氧化物填充層。
本發明實施例提供半導體結構的形成方法，此方法包含形成第一溝槽於半導體基底中、形成第一氮化物層沿著第一溝槽的側壁和底面、形成第一氧化物層於第一氮化物層之上以填充第一溝槽、自第一溝槽凹蝕第一氧化物層以形成第一凹陷、蝕刻第一氮化物自第一凹陷暴露出來的部分、以及形成第二氮化物層沿著第一凹陷的側壁和底面。第二氮化物層具有沿著第一凹陷的底面的第一部分、以及沿著第一凹陷的側壁的第二部分。此方法還包含移除第二氮化物層的第二部分、以及形成第二氧化物層於第二氮化物層的第一部分之上以填充第一凹陷。
以下參照本發明實施例之圖式以闡述本揭露。然而，本揭露亦可以各種不同的實施方式實現，而不應限於本文中所述之實施例。
第1A-1M圖是根據本發明的一些實施例，繪示形成半導體結構在不同階段的剖面示意圖。
提供半導體結構100，半導體結構100包含半導體基底102，如第1A圖所示。半導體基底102可以是元素半導體基底，例如矽基底、或鍺基底；或化合物半導體基底，例如碳化矽基底、或砷化鎵基底。在一些實施例中，半導體基底102可以是絕緣體上的半導體(semiconductor-on-insulator，SOI)基底。
半導體基底102包含各種裝置區，例如，外圍電路區50以及記憶體晶胞陣列區60。記憶體晶胞將形成於記憶體晶胞陣列區60中，以操作為資料儲存。外圍電路裝置將形成於外圍電路區50中，以操作為存取及/或控制記憶體晶胞陣列區60中的記憶體晶胞，例如，執行讀取/寫入/抹除操作。
形成溝槽104A、溝槽104B和溝槽104C於半導體基底102中，以界定出半導體基底102中的多個主動區103。主動區103用以形成電晶體的源極/汲極區和通道區。溝槽104A和溝槽104B形成於外圍電路區50中，而溝槽104C形成於記憶體晶胞陣列區60中。
溝槽104A、104B、104C自半導體基底102的上表面向下延伸一段深度。在一些實施例中，溝槽104A、溝槽104B和溝槽104C的深度範圍在約200奈米至約400奈米。
溝槽104A、104B、104C的形成包含在半導體基底102上表面之上形成圖案化遮罩層(未顯示)，並且使用圖案化遮罩層蝕刻半導體基底102，以移除半導體基底102未被圖案化遮罩層覆蓋的部分。
溝槽104A的頂端具有寬度D1，例如範圍，在約50奈米至約450奈米；溝槽104B的頂端具有寬度D2，例如範圍，在約50奈米至約450奈米；溝槽104C的頂端具有寬度D3，例如範圍，在約10奈米至約50奈米。溝槽104B的寬度D2大於溝槽104A的寬度D1，且溝槽104A的寬度D1大於溝槽104C的寬度D3。
溝槽104A、104B、104C側壁(即，半導體基底102被溝槽暴露出來的側表面)的延伸方向可以正好垂直於或大致垂直於半導體基底102的主表面(例如，上表面)。舉例而言，溝槽104A、104B、104C側壁的延伸方向與沿著半導體基底102上表面的水平方向之間的夾角，在靠近半導體基底102的一側，範圍在約90度至110度。
形成襯層106於半導體結構100之上。襯層106沿著溝槽104A、104B、104C的側壁和底面形成，並且順應於溝槽104A、104B、104C的側壁和底面的輪廓。在一些實施例中，襯層106在半導體基底102上表面之上的厚度範圍在約5奈米至約20奈米。
襯層106由氧化物形成，例如氧化矽(SiO 2)。使用臨場蒸氣產生法(in-situ steam generation，ISSG)，氧化半導體基底102的一部分來形成襯層106。使用化學氣相沉積製程(chemical vapor deposition，CVD)製程及/或原子層沉積(atomic layer deposition，ALD)製程形成襯層106。在一些實施例中，襯層106配置以修補因蝕刻製程所造成半導體基底102之暴露表面上的晶格缺陷。
形成氮化物層108於襯層106之上，如第1B圖所示。氮化物層108覆蓋且沿著半導體基底102上表面之上的襯層106延伸，並且部分填充溝槽104A和溝槽104B，且過量填充溝槽104C。由於溝槽104B具有較大的寬度D2，所以氮化物層108於溝槽104B中沿著襯層106形成，並且順應於溝槽104B側壁和底面的輪廓。由於溝槽104C具有較小的寬度D3，形成氮化物層108完全填滿溝槽104C。由於溝槽104A的寬度D1介於溝槽104B與溝槽104C之間，氮化物層108於溝槽104A中沿著襯層106形成，以填充溝槽104A的下部，同時溝槽104A的上部保持未被氮化物層108填滿。氮化物層108順應於溝槽104A上部側壁的輪廓。在一些實施例中，氮化物層108在半導體基底102上表面之上的厚度範圍在約10奈米至約40奈米。
氮化物層108由氮化矽(SiN)形成。使用化學氣相沉積製程(CVD)製程及/或原子層沉積(ALD)製程形成氮化物層108。
對半導體結構100進行回拉(pull-back)製程。回拉製程移除氮化物層108在半導體基底102上表面之上的部分、以及順應於溝槽104A和溝槽104B的部分，直到暴露出襯層106，如第1C圖所示。回拉製程是蝕刻製程，例如濕蝕刻，並且使用熱磷酸作為蝕刻劑。在回拉製程之後，襯層106在半導體基底102上表面之上的部分、以及沿著溝槽104A上部側壁的部分和沿著溝槽104B側壁和底面的部分暴露出來。
在回拉製程之後，氮化物層108留在溝槽104A中的部分稱為氮化物填充層108A。可控制蝕刻製程的參數(例如，時間)，調整氮化物填充層108A的厚度。在一些實施例中，氮化物填充層108A的厚度(沿垂直方向量測)為溝槽104A深度約20%至約50%的範圍內。在一些實施例中，氮化物填充層108A的上表面具有凹形輪廓。氮化物層108順應於溝槽104B的部分被完全移除。在回拉製程之後，氮化物層108仍大致填滿溝槽104C，並且氮化物層108填充於溝槽104C中的部分稱為氮化物填充層108C。氮化物填充層108C的厚度(沿垂直方向量測)大於氮化物填充層108A的厚度。在回拉製程期間，可形成間隙於氮化物填充層108C的上表面處。
形成襯層110於半導體結構100之上，如第1D圖所示。襯層110於溝槽104A中沿著襯層106和氮化物填充層108A上表面形成，並且順應於溝槽104A側壁和氮化物填充層108A上表面的輪廓。襯層110於溝槽104B中沿著襯層106形成，並且順應於溝槽104B側壁和底面的輪廓。襯層110填充氮化物填充層108C上表面處的間隙。在一些實施例中，襯層110在半導體基底102上表面之上的厚度範圍在約5奈米至約25奈米。
襯層110由氧化物形成，例如氧化矽(SiO 2)。使用原子層沉積(ALD)製程及/或化學氣相沉積製程(CVD)製程形成襯層110。襯層106與襯層110皆由氧化矽形成，並且兩者之間可以無明顯的界面。襯層106與襯層110結合形成內襯結構，並且內襯結構沿著溝槽的總厚度可取決於裝置電性表現(例如，導通電流、漏電流等)來調整。
形成氮化物層112於襯層110之上，如第1E圖所示。氮化物層112於溝槽104A中沿著襯層110形成，並且順應於溝槽104A側壁和氮化物填充層108A上表面的輪廓。氮化物層112於溝槽104B中沿著襯層110形成，並且順應於溝槽104B側壁和底面的輪廓。在一些實施例中，氮化物層112在半導體基底102上表面之上的厚度範圍在約10奈米至約50奈米。
氮化物層112由氮化矽(SiN)形成。使用化學氣相沉積製程(CVD)製程及/或原子層沉積(ALD)製程形成氮化物層112。
形成氮化物層114於氮化物層112之上。氮化物層114於溝槽104A中沿著氮化物層112形成，並且順應於溝槽104A側壁和氮化物填充層108A上表面的輪廓。氮化物層114於溝槽104B中沿著氮化物層112形成，並且順應於溝槽104B側壁和底面輪廓。在一些實施例中，氮化物層114在半導體基底102上表面之上的厚度範圍在約2奈米至約10奈米。
氮化物層114由氮氧化矽(silicon oxynitride，SiON)形成。使用旋轉塗佈(spin-on coating)製程、化學氣相沉積製程(CVD)製程、及/或原子層沉積(ALD)製程形成氮化物層114。氮化物層114配置以將氮化物層112適當地黏附於後續的氧化物，以避免空孔形成於氮化物層112與後續行程的氧化物之間。在一些情況下，空孔的存在可能會降低製造良率。
形成氧化物層116於氮化物層114之上，並過量填充溝槽104A的剩餘部分和溝槽104B的剩餘部分。氧化物層116由氧化矽(SiO 2)形成。使用旋轉塗佈製程形成氧化物層116。
對半導體結構100進行平坦化製程。平坦化製程移除氧化物層116和氮化物層114高於氮化物層112頂端的部分，直到暴露出氮化物層112，如第1F圖所示。平坦化製程是化學機械研磨(chemical mechanical polish，CMP)製程，並且氮化物層112作為平坦化製程的研磨停止層。
氮化物層114和氧化物層116留在溝槽104A中的部分分別稱為氮化物層114A和氧化物填充層116A；氮化物層114和氧化物層116留在溝槽104B中的部分分別稱為氮化物層114B和氧化物填充層116B，如第1F圖所示。
對半導體結構100進行蝕刻製程，以自溝槽104A凹蝕氧化物填充層116A且自溝槽104B凹蝕溝槽116B，如第1G圖所示。蝕刻製程是乾蝕刻或濕蝕刻，並且使用氫氟酸作為蝕刻劑。可控制蝕刻製程的參數(例如，時間)，調整凹蝕後之氧化物填充層116A和116B以具有期望厚度。在一些實施例中，氧化物填充層116A的厚度(沿著垂直方向量測)為溝槽104A深度D1約20%至約50%，並且氧化物填充層116B的厚度(沿著垂直方向量測)為溝槽104B深度D2約20%至約50%。氧化物填充層116A的厚度小於氧化物填充層116B。
在蝕刻製程期間，形成凹陷105A於氧化物填充層116A之上，並且形成凹陷105B於氧化物填充層116B之上。氮化物層114A的下部被氧化物填充層116A覆蓋，而氮化物層114A的上部自凹陷105A暴露出來。氮化物層114B的下部被氧化物填充層116B覆蓋，而氮化物層114B的上部自凹陷105B暴露出來。
對半導體結構100進行蝕刻製程。蝕刻製程移除部分的氮化物層114A和114B以及氮化物層112，直到暴露出襯層110，從而橫向擴大凹陷105A和105B，如第1H圖所示。蝕刻製程移除氮化物層112在半導體基底102上表面之上的部分，以暴露出襯層110在半導體基底102上表面之上的部分。蝕刻製程還移除氮化物層114A自凹陷105A暴露出來的上部、氮化物層114B自凹陷105B暴露出來的上部，且接著移除氮化物層112自凹陷105A和105B暴露出來的部分，使得襯層110順應於溝槽104A和104B側壁上部的部分暴露出來。蝕刻製程是濕蝕刻，並且使用熱磷酸作為蝕刻劑。
氮化物層112留在溝槽104A中的部分稱為氮化物層112A，而氮化物層112留在溝槽104B中的部分稱為氮化物層112B，如第1H圖所示。
形成氮化物層118於半導體結構100之上，如第1I圖所示。氮化物層118於凹陷105A中沿著襯層110、以及氮化物層112A、氮化物層114A和氧化物填充層116A的頂端形成，並且順應於凹陷105A側壁和底面的輪廓。氮化物層118於凹陷105B中沿著襯層110、以及氮化物層112B、氮化物層114B和氧化物填充層116B的頂端形成，並且順應於凹陷105B側壁和底面的輪廓。
氮化物層118由氮化矽形成。使用物理氣相沉積(physical vapor deposition，PVD)製程形成氮化物層118。相較於使用化學氣相沉積製程或原子層沉積製程，使用物理氣相沉積製程形成的氮化物層118具有低階梯覆蓋率(step coverage)。也就是說，在沉積製程期間，氮化物層118沿著具有正好垂直或大致垂直延伸方向的表面的沉積速率小於沿著具有正好水平或大致水平延伸方向的表面的沉積速率。
氮化物層118沿著半導體基底102上表面的部分(可稱為第一水平部分)具有第一厚度T1；氮化物層118沿著凹陷105A(或凹陷105B)底面的部分(可稱為第二水平部分)具有第二厚度T2；且氮化物層118沿著凹陷105A(或凹陷105B)側壁的部分(可稱為垂直部分)具有第三厚度T3。第三厚度T3小於第一厚度T1和第二厚度T2。在一些實施例中，第二厚度T2對第一厚度T1的比值範圍在約1至約1.05。在一些實施例中，第三厚度T3對第二厚度T2的比值範圍在約0.05至約0.2。
對半導體結構100進行蝕刻製程，以移除部分的氮化物層118，直到暴露出襯層110，如第1J圖所示。蝕刻製程是濕蝕刻，並且使用熱磷酸作為蝕刻劑。蝕刻製程同時蝕刻氮化物層118的水平部分與垂直部分。氮化物層118的水平部分比氮化物層118垂直部分厚，所以蝕刻製程移除氮化物層118沿著凹陷105A和105B側壁的垂直部分以暴露出襯層110，同時保留氮化物層118的第一水平部分於半導體102上表面之上且保留氮化物層118的第二水平部分沿著凹陷105A和105B的底面。
在蝕刻製程之後，氮化物層118留在凹陷105A中的第二水平部分稱為氮化物層118A；氮化物層118留在凹陷105B中的第二水平部分稱為氮化物層118B；氮化物層118留在半導體102上表面之上的第一水平部分稱為氮化物層118R。
請參考第1J-1圖，繪示第1J圖的半導體結構100的一部分，以說明形成於溝槽104A中之部件的額外細節。氮化物層112A、氮化物層114A與氮化物層118A結合形成介電阻障結構120A。介電阻障結構120A以封閉環形方式圍繞氧化物填充層116A。由旋轉塗佈形成的氧化物填充層116A可能含有較多的雜質，雜質可能會擴散至主動區103中，從而劣化所形成之電晶體的效能。介電阻障結構120A配置以阻隔氧化物填充層116A的雜質擴散至主動區103中，從而改善半導體裝置的可靠性和製造良率。
若氮化物層118的第三厚度T3對第二厚度T2的比值太大，在蝕刻製程之後氮化物層118A的厚度太低，或甚至氮化物層118A被完全移除，從而降低介電阻障結構120A阻隔來自氧化物填充層116A和116B的雜質的能力。若氮化物層118的第三厚度T3對第二厚度T2的比值太小，在蝕刻製程之後氮化物層118A的厚度太大，而太靠近裝置的主動區。如此，主動區容易受到存在於的氮化物層118A中的電荷的影響。
介電阻障結構120A的封閉環形輪廓包含U形(U-shape)的下區段，其由氮化物層112A和氮化物層114A構成；以及棒形(bar-shape)的上區段，其由氮化物層118A構成，並且從下區段的一端橫向延伸至下區段的另一端。氮化物層112A與襯層110界面相接，而氮化物層114A與氧化物填充層116A界面相接。介電阻障結構120A的下區段沿著氧化物填充層116A的側壁和底面，且介電阻障結構120A的上區段覆蓋氧化物填充層116A的上表面，使得氧化物填充層116A被介電阻障結構120A完全圍繞。介電阻障結構120A的下區段的厚度大於介電阻障結構120A的上區段的厚度。
請回頭參考第1J圖，氮化物層112B、氮化物層114B與氮化物層118B結合形成介電阻障結構120B。介電阻障結構120B以封閉環形方式圍繞氧化物填充層116B，且配置以阻隔氧化物填充層116B的雜質擴散至主動區103中。介電阻障結構120B的封閉環形輪廓包含U形的下區段，其由氮化物層112B和氮化物層114B構成；以及棒形的上區段，其由氮化物層118B構成。介電阻障結構120B的下區段的厚度大於介電阻障結構120B的上區段的厚度。
形成氧化物層122於半導體結構100之上，並過量填充凹陷105A和凹陷105B，如第1K圖所示。氧化物層122由氧化矽形成，並且使用化學氣相沉積製程製程(例如，高密度電漿化學氣相沉積(high-density plasma CVD，HDP-CVD))形成。
對半導體結構100進行平坦化製程。平坦化製程移除氧化物層122高於氮化物層118R的部分，直到暴露出氮化物層118R，如第1L圖所示。平坦化製程是化學機械研磨製程，並且氮化物層118R作為平坦化製程的研磨停止層。氧化物層122留在凹陷105A中的部分稱為氧化物填充層122A，而氧化物層122留在凹陷105B中的部分稱為氧化物填充層122B。
對半導體結構100進行蝕刻製程，以移除氮化物層118R，直到暴露出襯層110，如第1M圖所示。蝕刻製程是濕蝕刻，並且使用熱磷酸作為蝕刻劑。在進行蝕刻製程之前，可對半導體結構100進行消光(deglaze)製程，以除去殘留在氮化物層118R之上的氧化物。在蝕刻製程之後，在外圍電路區50內的溝槽104A和溝槽104B中分別形成隔離部件124A和隔離部件124B，並且在記憶晶胞陣列區60內的溝槽104C中形成了隔離部件124C。
請參考第1M-1圖，繪示第1M圖的半導體結構的一部分，以說明隔離部件124A的額外細節。隔離部件124A包含沿著隔離部件124A與半導體基底102之間的邊界設置的襯層106。隔離部件124A還包含設置於襯層106之上的氮化物填充層108A。隔離部件124A還包含設置於襯層106和氮化物填充層108A之上的襯層110，且襯層106與襯層110結合形成內襯結構。隔離部件124A還包含設置於襯層110之上的介電阻障結構120A和氧化物填充層116A，且介電阻障結構120A以封閉環形方式圍繞的氧化物填充層116A。隔離部件124A還包含設置於介電阻障結構120A之上的氧化物填充層122A，且氧化物填充層122A與襯層110界面相接。此外，內襯結構包含設置半導體基底102(或主動區103)的側表面與氮化物填充層108A的側壁之間的第一部分、設置於半導體基底102(或主動區103)的側表面與介電阻障結構120A的側壁之間的第二部分、以及設置於地氮化物填充層108A的上表面與介電阻障結構120A的下表面之間的第三部分。內襯結構的第二部分的厚度大於內襯結構的第一部分的厚度。
請回頭參考第1M圖，隔離部件124B包含沿著隔離部件124B與半導體基底102之間的邊界設置的襯層106、以及設置於襯層106之上的襯層110。隔離部件124B還包含設置於襯層110之上的介電阻障結構120B和氧化物填充層116B，且介電阻障結構120B以封閉環形方式圍繞氧化物填充層116B。隔離部件124B還包含設置於介電阻障結構120B之上的氧化物填充層122B。氧化物填充層122B與襯層110界面相接。隔離部件124B的氧化物填充層116B的厚度大於隔離部件124A的氧化物填充層116A的厚度。
隔離部件124C包含沿著隔離部件124C與半導體基底102之間的邊界設置的襯層106、以及設置於襯層106之上的氮化物填充層108C。隔離部件124C的氮化物填充層108C的厚度大於隔離部件124A的氮化物填充層108A的厚度。
可形成額外組件於第1M圖的半導體結構100之上，以製得半導體記憶體裝置，例如，動態隨機存取記憶體裝置、電阻式隨機存取記憶體裝置、快閃記憶體裝置等。舉例而言，可以移除形成於半導體基底102上表面之上的襯層106和襯層110，以暴露出主動區103的上表面。之後，可形成閘極介電層於主動區103的上表面上，並且形成閘極電極層於閘極介電層之上。舉例而言，可以使用離子植入製程或磊晶成長製程在主動區103上表面處形成源極/汲極區於閘極電極層兩側。
本發明實施例提供的隔離結構124A/124B包含介電阻障結構120A/120B，其係透過完全移除氮化物層118形成於凹陷105側壁的部分，但留下氮化物層118形成於凹陷105底面的部分而形成。如此，介電阻障結構120A/120B的氮化物層遠離主動區103的上表面，此處將用來形成電晶體的通道層。因此，可以避免氮化物層捕獲沿著通道層流通的電子，這可改善所形成之半導體裝置的漏電流，從而提升半導體裝置的效能。此外，介電阻障結構120A/120B以封閉環形方式圍繞氧化物填充層116A/116B，可阻隔氧化物填充層116A/116B的雜質擴散至主動區103中，從而改善半導體裝置的可靠性和製造良率。
第2A-2J圖是根據本發明的一些實施例，繪示形成半導體結構在不同階段的剖面示意圖。第2A-2J圖中相同於前述第1A-1M圖之實施例的部件係使用相同的標號並省略其說明。
提供半導體結構200，半導體結構200包含半導體基底102，如第2A圖所示。形成溝槽104A、溝槽104B和溝槽104C於半導體基底102中，以界定出半導體基底102中的多個主動區103。
形成襯層206於半導體結構200之上。襯層206沿著溝槽104A、104B、104C的側壁和底面形成，並且順應於溝槽104A、104B、104C的側壁和底面輪廓。在一些實施例中，襯層206在半導體基底102上表面之上的厚度範圍在約2奈米至約15奈米。
襯層206由氧化物形成，例如氧化矽(SiO 2)。使用原子層沉積(ALD)製程或化學氣相沉積(CVD)製程形成襯層206。
對半導體結構200進行熱處理，例如臨場蒸氣產生法(ISSG)，氧化部分的半導體基底102，以成長襯層206。在熱處理之後的襯層206標示為襯層207，如第2B圖所示。襯層207覆蓋且沿著半導體基底102上表面延伸，並且部分填充溝槽104A和溝槽104B，且大致填滿溝槽104C。由於溝槽104A和104B具有較大的寬度D1和D2，所以襯層206順應於溝槽104A和104B側壁和底面的輪廓。由於溝槽104C具有較小的寬度D3，形成襯層206大致填滿溝槽104C。在熱處理期間，可形成間隙於溝槽104C內之襯層207的上表面處。襯層207在半導體基底102上表面之上的厚度範圍在約2奈米至約20奈米。襯層207的厚度可取決於裝置電性表現(例如，導通電流、漏電流等)來調整。
形成氮化物層112於襯層207之上，如第2C圖所示。氮化物層112於溝槽104A中沿著襯層207形成，並且順應於溝槽104A側壁和底面的輪廓。氮化物層112於溝槽104B中沿著襯層207形成，並且順應於溝槽104B側壁和底面的輪廓。氮化物層112填充溝槽104C內之襯層207中的間隙。
形成氮化物層114於氮化物層112之上。氮化物層114於溝槽104A中沿著氮化物層112形成以填充溝槽104A的下部，同時溝槽104A的上部保持未被氮化物層114填滿。氮化物層114順應於溝槽104A上部側壁的輪廓。氮化物層114於溝槽104B中沿著氮化物層112形成，並且順應於溝槽104B側壁和底面的輪廓。
形成氧化物層116於氮化物層114之上，並過量填充溝槽104A的剩餘部分和溝槽104B的剩餘部分。
對半導體結構200進行平坦化製程。平坦化製程移除氧化物層116和氮化物層114高於氮化物層112頂端的部分，直到暴露出氮化物層112，如第2D圖所示。氮化物層114和氧化物層116留在溝槽104A中的部分分別稱為氮化物層114A和氧化物填充層116A；氮化物層114和氧化物層116留在溝槽104B中的部分分別稱為氮化物層114B和氧化物填充層116B。
對半導體結構200進行蝕刻製程，以移除氮化物層112在半導體基底102上表面之上的部分，以暴露出襯層207在半導體基底102上表面之上的部分，如第2E圖所示。蝕刻製程是濕蝕刻，並且使用熱磷酸作為蝕刻劑。氮化物層112留在溝槽104A中的部分稱為氮化物層112A，而氮化物層112留在溝槽104B中的部分稱為氮化物層112B。氮化物層112留在溝槽104C內之間隙中的部分稱為間隙填充物112C。
對半導體結構200進行蝕刻製程，以自溝槽104A凹蝕氧化物填充層116A且自溝槽104B凹蝕氧化物填充層116B，從而分別形成凹陷105A和105B，如第2F圖所示。蝕刻製程完全移除氧化物填充層116A。再者，可控制蝕刻製程的參數(例如，時間)，調整凹蝕後之氧化物填充層116B以具有期望厚度。
對半導體結構200進行蝕刻製程。蝕刻製程移除部分的氮化物層114A和114B以及部分的氮化物層112A和112B，直到暴露出襯層207，從而橫向擴大凹陷105A和105B，如第2F圖所示。蝕刻製程移除氮化物層114A自凹陷105A暴露出來的上部和氮化物層114B自凹陷105B暴露出來的上部，且接著移除氮化物層112A自凹陷105A暴露出來的部分和氮化物層112B自凹陷105B暴露出來的部分，以暴露出襯層207。在蝕刻製程期間，間隙填充物112C也被移除，而再次形成間隙。
形成氮化物層118於半導體結構200之上，如第2G圖所示。氮化物層118於凹陷105A中沿著襯層207、以及氮化物層112A和氮化物層114A頂端形成，並且順應於凹陷105A側壁和底面的輪廓。氮化物層118於凹陷105B中沿著襯層110、以及氮化物層112B、氮化物層114B和氧化物填充層116B的頂端形成，並且順應於凹陷105B側壁和底面的輪廓。氮化物層118填充溝槽104C內之襯層207中的間隙。
氮化物層118沿著半導體基底102上表面的第一水平部分具有第一厚度T1；氮化物層118沿著凹陷105A(或凹陷105B)底面的第二水平部分具有第二厚度T2；氮化物層118沿著凹陷105A(或凹陷105B)側壁的垂直部分具有第三厚度T3。在一些實施例中，第三厚度T3小於第一厚度T1和第二厚度T2。
對半導體結構200進行蝕刻製程，以移除部分的氮化物層118，直到暴露出襯層207，如第2H圖所示。蝕刻製程同時蝕刻氮化物層118的水平部分與垂直部分。蝕刻製程移除氮化物層118沿著凹陷105A和105B的垂直部分以暴露出襯層207，同時保留氮化物層118的第一水平部分於半導體102上表面之上，以及氮化物層118的第二水平部分沿著凹陷105底面。
在蝕刻製程之後，氮化物層118留在凹陷105A中的第二水平部分稱為氮化物層118A；氮化物層118留在凹陷105B中的第二水平部分稱為氮化物層118B；氮化物層118留在半導體102上表面之上的第一水平部分稱為氮化物層118R；氮化物層118留在溝槽104C內之間隙的部分稱為間隙填充物118C。
氮化物層112A、氮化物層114A與氮化物層118A結合形成氮化物填充結構221A，如第2H圖所示。氮化物層112B、氮化物層114B與氮化物層118B結合形成介電阻障結構120B。介電阻障結構120B以封閉環形方式圍繞氧化物填充層116B。
形成氧化物層122於半導體結構200之上，並過量填充凹陷105A和凹陷105B，如第2I圖所示。
對半導體結構200進行平坦化製程。平坦化製程移除氧化物層122高於氮化物層118R的部分，直到暴露出氮化物層118R。氧化物層122留在凹陷105A中的部分稱為氧化物填充層122A，而氧化物層122留在凹陷105B中的部分稱為氧化物填充層122B，如第2J圖所示。
對半導體結構100進行蝕刻製程，以移除氮化物層118R，直到暴露出襯層207。在蝕刻製程之後，在外圍電路區50內的溝槽104A和溝槽104B中分別形成隔離部件224A和隔離部件224B，並且記憶晶胞陣列區60內的溝槽104C中形成了隔離部件224C。
隔離部件224A包含沿著隔離部件224A與半導體基底102之間的邊界設置的襯層207、設置於襯層207之上氮化物填充結構221、以及設置於氮化物填充結構221 之上的氧化物填充層122A。隔離部件224B大致上與隔離部件124B相同，除了襯層207。隔離部件224C包含沿著隔離部件224C與半導體基底102之間的邊界設置的襯層207、設置於襯層106之上的襯層207(可稱為氧化物填充層207C)、以及設置於氧化物填充層207C上表面處的間隙填充物118C。
根據上述，本發明實施例提供的隔離結構包含介電阻障結構，且介電阻障結構的氮化物層遠離主動區的通道層。如此，可以避免氮化物層捕獲沿著通道層流通的電子，這可改善所形成之半導體裝置的漏電流，從而提升半導體裝置的效能。此外，介電阻障結構以封閉環形方式圍繞氧化物填充層，這可阻隔氧化物填充層的雜質擴散至主動區中，從而改善半導體裝置的可靠性和製造良率。
雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許之更動與潤飾。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
50:外圍電路區 60:記憶體晶胞陣列區 100:半導體結構 102:半導體基底 103:主動區 104A:溝槽 104B:溝槽 104C:溝槽 105A:凹陷 105B:凹陷 106:襯層 108:氮化物層 108A:氮化物填充層 108C:氮化物填充層 110:襯層 112:氮化物層 112A:氮化物層 112B:氮化物層 112C:間隙填充物 114:氮化物層 114A:氮化物層 114B:氮化物層 116:氧化物層 116A:氧化物填充層 116B:氧化物填充層 118:氮化物層 118A:氮化物層 118B:氮化物層 118C:間隙填充物 118R:氮化物層 120A:介電阻障結構 120B:介電阻障結構 122:氧化物層 122A:氧化物填充層 122B:氧化物填充層 124A:隔離部件 124B:隔離部件 124C:隔離部件 200:半導體結構 206:襯層 207:襯層 207C:氧化物填充層 221A:氮化物填充結構 224A:隔離部件 224B:隔離部件 224C:隔離部件 D1:寬度 D2:寬度 D3:寬度 T1:第一厚度 T2:第二厚度 T3:第三厚度
讓本發明之特徵和優點能更明顯易懂，下文特舉不同實施例，並配合所附圖式作詳細說明如下： 第1A-1M圖是根據本發明的一些實施例，繪示形成半導體結構在不同階段的剖面示意圖。 第1J-1圖是根據本發明的一些實施例，繪示第1J圖的半導體結構的一部分，以說明半導體結構的額外細節。 第1M-1圖是根據本發明的一些實施例，繪示第1M圖的半導體結構的一部分，以說明半導體結構的額外細節。 第2A-2J圖是根據本發明的一些實施例，繪示形成半導體結構在不同階段的剖面示意圖。
50:外圍電路區
60:記憶體晶胞陣列區
100:半導體結構
102:半導體基底
103:主動區
106:襯層
108A:氮化物填充層
108C:氮化物填充層
110:襯層
112B:氮化物層
114B:氮化物層
116A:氧化物填充層
116B:氧化物填充層
118B:氮化物層
120A:介電阻障結構
120B:介電阻障結構
122A:氧化物填充層
122B:氧化物填充層
124A:隔離部件
124B:隔離部件
124C:隔離部件

Claims (15)

  1. 一種半導體結構，包括： 一半導體基底；以及 一隔離部件，設置於該半導體基底中，其中該隔離部件包括： 一襯層，沿著該隔離部件與該半導體基底之間的邊界設置； 一第一氧化物填充層，設置於該襯層之上； 一介電阻障結構，以封閉環形方式圍繞該第一氧化物填充層；以及 一第二氧化物填充層，設置於該介電阻障結構之上且鄰近該襯層。
  2. 如請求項1之半導體結構，其中該介電阻障結構包括： 一第一區段，沿著該第一氧化物填充層的上表面；以及 一第二區段，沿著該第一氧化物填充層的側壁，且該介電阻障結構的該第二區段的厚度大於該介電阻障結構的該第一區段的厚度。
  3. 如請求項2之半導體結構，其中該介電阻障結構的該第二區段包括： 一氮氧化矽層；以及 一氮化矽層，介於該襯層與該氮氧化矽層之間。
  4. 如請求項2之半導體結構，其中該介電阻障結構的該第一區段包括介於該第一氧化物填充層與該第二氧化物填充層之間的一氮化矽層。
  5. 如請求項1之半導體結構，更包括： 一第二隔離部件，設置於該半導體基底中，其中該第二隔離部件包括一第一氮化物填充層；以及 一第三隔離部件，設置於該半導體基底中，其中該第三隔離部件包括一第二氮化物填充層，其中該第二氮化物填充層的厚度大於該第一氮化物填充層的厚度。
  6. 如請求項5之半導體結構，其中該第二隔離部件更包括一第三氧化物填充層，設置於該第一氮化物填充層之上。
  7. 如請求項1之半導體結構，其中該襯層由氧化矽形成。
  8. 一種半導體結構，包括： 一半導體基底；以及 一隔離部件，設置於該半導體基底中，其中該隔離部件包括： 一氮化物填充層； 一第一氧化物填充層，設置於該氮化物填充層之上； 一介電阻障結構，以封閉環形方式圍繞該第一氧化物填充層；以及 一第二氧化物填充層，設置於該介電阻障結構之上。
  9. 如請求項8之半導體結構，更包括：一內襯結構，包括： 一第一部分，設置該半導體基底的一側表面與該氮化物填充層的側壁之間； 一第二部分，設置於該半導體基底的該側表面與該介電阻障結構的側壁之間；以及 一第三部分，設置於該氮化物填充層的上表面與該介電阻障結構的下表面之間。
  10. 如請求項9之半導體結構，其中該內襯結構的該第二部分的厚度大於該第一部分的厚度。
  11. 一種半導體結構的形成方法，包括： 形成一第一溝槽於一半導體基底中； 形成一第一氮化物層沿著該第一溝槽的側壁和底面； 形成一第一氧化物層於該第一氮化物層之上以填充該第一溝槽； 自該第一溝槽凹蝕該第一氧化物層以形成一第一凹陷； 蝕刻該第一氮化物層自該第一凹陷暴露出來的部分； 形成一第二氮化物層沿著該第一凹陷的側壁和底面，其中該第二氮化物層具有沿著該第一凹陷的底面的一第一部分、以及沿著該第一凹陷的側壁的一第二部分； 移除該第二氮化物層的該第二部分；以及 形成一第二氧化物層於該第二氮化物層的該第一部分之上以填充該第一凹陷。
  12. 如請求項11之半導體結構的形成方法，其中該第二氮化物層的該第一部分具有一第一厚度，且該第二氮化物層的該第二部分具有一第二厚度，該第二厚度小於該第一厚度，且其中移除該第二氮化物層的該第二部分的時候，部分移除該第二氮化物層的該第一部分。
  13. 如請求項11之半導體結構的形成方法，更包括： 形成一襯層沿著該第一溝槽的側壁和底面，其中該第一氮化物層形成於該襯層之上。
  14. 如請求項13之半導體結構的形成方法，更包括： 使用一熱處理成長該襯層，其中該襯層由氧化矽形成。
  15. 如請求項11之半導體結構的形成方法，更包括： 在形成該第一氮化物層之後且在形成該第一氧化物層之前，形成一第三氮化物層於該第一氮化物層之上沿著該第一溝槽的側壁和底面，其中該第一氮化物層由氮化矽形成且該第三氮化物層由氮氧化矽形成。
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