KR100670748B1 - 리세스 게이트를 갖는 반도체 소자의 제조방법 - Google Patents

리세스 게이트를 갖는 반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 첨점(Horn)의 형성을 방지하기 위한 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 반도체 기판 상에 산화막과 질화막을 순차로 형성하는 단계, 상기 질화막 상에 리세스 예정지역이 오픈된 제1감광막패턴을 형성하는 단계, 상기 제1감광막패턴을 식각마스크로 질화막을 식각하는 단계, 상기 제1감광막패턴을 제거하는 단계, 상기 질화막 상에 소자분리영역이 오픈된 제2감광막패턴을 형성하는 단계, 제2감광막패턴으로 질화막과 산화막을 식각하는 단계, 상기 제2감광막패턴을 제거하는 단계, 상기 질화막을 식각마스크로 산화막 또는 반도체 기판을 식각하여 리세스채널용 트렌치와 소자분리용 트렌치를 형성하는 단계를 포함하고, 상기한 본 발명은 첨점의 형성을 방지하여 누설전류를 막고 리프레시 특성 개선 및 셀특성 개선의 효과가 있다.
리세스, 첨점, 소자분리막

Description

리세스 게이트를 갖는 반도체 소자의 제조방법{METHOD FOR FABRICATING THE SAME OF SEMICONDUCTOR DEVICE WITH RECESS GATE}
도 1a와 도 1b는 종래 기술에 따른 리세스 게이트를 갖는 반도체 소자를 설명하기 위한 TEM사진,
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 산화막
23 : 질화막 24 : 제1감광막패턴
25 : 제2감광막패턴 26 : 리세스채널용 트렌치
27 : 소자분리용 트렌치 28 : 제3감광막패턴
29 : 게이트패턴
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 리세스 게이트를 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자가 초고집적화 됨에 따라 게이트를 평탄한 활성영역 위에 형성하는 기존의 플라나 게이트(Planar Gate)배선 형성 방법은 게이트 채널길이(Gate channel Length)가 점점 작아지고 이온주입도핑(Implant Dopping)농도가 증가함에 따라 전계(Electric Filed) 증가에 의해 접합 누설전류(Junction Leakage)가 생겨 소자의 리프레시특성을 확보하기가 어렵다.
이를 개선하기 위해 게이트 배선 형성방법으로 활성영역 기판을 리세스패턴으로 식각 후 게이트를 형성하는 리세스게이트 공정이 실시되고 있다. 상기 리세스게이트 공정을 적용하면 숏채널효과(Short Channel Effect)를 방지하고, 채널길이 증가와 이온주입 도핑 농도의 감소가 가능하여 소자의 리프레시 특성이 개선된다.
도 1a와 도 1b는 종래 기술에 따른 리세스 게이트를 갖는 반도체 소자를 설명하기 위한 TEM사진이다.
도 1a를 참조하면, 소자분리막이 슬로프(Slope, 100)로 형성되었다. 이는, 소자분리막 형성시 절연막을 보이드없이 채워넣기 위해 슬로프형태로 형성한 것이다.
도 1b를 참조하면, 리세스와 소자분리막이 접하는 양끝단에 첨점(Horn, 200)이 형성되었다. 이는, 도 1a에서 소자분리막이 슬로프(100)로 형성됨으로써, 리세스 형성시 실리콘과 절연막과의 식각률이 달라 첨점(Horn, 200)이 발생한다.
상기와 같은 첨점(Horn)은 전하가 몰리는 특성이 있어 누설전류(Leakage)가 발생한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 첨점(Horn)의 형성을 방지하기 위한 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 반도체 기판 상에 산화막과 질화막을 순차로 형성하는 단계, 상기 질화막 상에 리세스 예정지역이 오픈된 제1감광막패턴을 형성하는 단계, 상기 제1감광막패턴을 식각마스크로 질화막을 식각하는 단계, 상기 제1감광막패턴을 제거하는 단계, 상기 질화막 상에 소자분리영역이 오픈된 제2감광막패턴을 형성하는 단계, 제2감광막패턴으로 질화막과 산화막을 식각하는 단계, 상기 제2감광막패턴을 제거하는 단계, 상기 질화막을 식각마스크로 산화막 또는 반도체 기판을 식각하여 리세스채널용 트렌치와 소자분리용 트렌치를 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 바람직한 실시예에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다
도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 산화막(22)과 질화막(23)을 순차로 형성한다. 여기서, 산화막(22)은 반도체 기판(21)의 산화공정을 통하여 형성할 수 있다.
이어서, 질화막(23) 상에 감광막을 형성하고, 노광 및 현상으로 리세스 예정지역을 오픈시키는 제1감광막패턴(24)을 형성한다.
이어서, 제1감광막패턴(24)을 식각마스크로 질화막(23)을 식각한다. 이때, 산화막(22)은 식각되지 않도록 식각선택비를 조절하여 실시한다.
이어서, 제1감광막패턴(24)을 제거한다. 제1감광막패턴(24)은 건식식각으로 제거하되, 바람직하게는 산소플라즈마로 제거할 수 있다.
도 2b에 도시된 바와 같이, 질화막(23) 상에 감광막을 형성하고 노광 및 현상으로 소자분리영역을 오픈시키는 제2감광막패턴(25)을 형성한다.
이어서, 제2감광막패턴(25)을 식각마스크로 질화막(23)과 산화막(22)을 식각하여 반도체 기판(21)의 표면을 오픈시킨다.
이어서, 제2감광막패턴(25)을 제거한다. 제2감광막패턴(25)은 건식식각으로 제거하되, 바람직하게는 산소플라즈마로 제거할 수 있다.
제2감광막패턴(25)이 모두 제거되는 시점에서, 소자분리영역은 질화막(23)과 산화막(22)이 모두 식각되어 반도체 기판(21)의 표면이 오픈되고, 리세스 예정지역은 질화막(23)만 식각되어 산화막(22)이 오픈되어 있다. 이는, 후속 리세스와 소자 분리막 형성시 산화막(22)이 식각되는 동안 반도체 기판(21)이 더 식각되어 리세스채널용 트렌치와 소자분리용 트렌치의 깊이 차이를 유도하기 위한 것이다.
도 2c에 도시된 바와 같이, 질화막(23)을 하드마스크로 리세스 예정지역의 산화막(22)을 식각한다.
이때, 리세스 예정지역의 산화막(22)이 식각되는 동안 산화막이 형성되지 않은 소자분리영역의 반도체 기판(21)이 더 식각된다(d1).
연속해서 도 2d에 도시된 바와 같이, 질화막(23)을 하드마스크로 리세스 예정지역과 소자분리영역의 반도체 기판(21)을 동시에 식각하여 리세스채널용 트렌치(26)와 소자분리용 트렌치(27)를 형성한다.
여기서, 소자분리용 트렌치(27)는 후속 공정에서 소자분리막을 형성하기 위한 것이다.
산화막(22)이 도 2c에서 모두 식각된 상태이므로, 반도체 기판(21)의 식각은 리세스채널용 트렌치(26)와 소자분리용 트렌치(27)의 식각깊이가 d2로 동일 하지만, 소자분리영역의 반도체 기판(21)은 일정깊이(d1)가 미리 더 식각된 상태이므로 리세스채널용 트렌치(26) 형성이 완료되는 시점에서 소자분리용 트렌치(27)는 d1＋d2 깊이로 리세스채널용 트렌치(26)보다 더 깊게 형성된다.
리세스채널용 트렌치(26)와 소자분리용 트렌치(27)가 모두 형성된 후 게이트패턴에 수평한 단면도에서는 리세스채널용 트렌치(26)와 소자분리용 트렌치(27)가 접하는 양끝단에 첨점이 형성되지 않은 것을 알 수 있다. 이는, 리세스채널용 트렌 치(26)가 소자분리막 형성 이전에 형성되었기 때문이다.
도 2c와 도 2d는 편의상 설명을 위해 둘로 나누었지만 상기 공정은 동일챔버에서 인시튜로 동시에 진행한다. 둘로 나눈 이유는 리세스용 트렌치(26)와 소자분리용 트렌치(27)의 깊이차이와 깊이차이가 나타나는 원인을 보여주기 위한 것이다.
도 2e에 도시된 바와 같이, 소자분리용 트렌치(27)를 매립하는 소자분리막(27a)을 형성한다.
소자분리막(27a)의 형성을 위해 도시되지는 않았지만, 소자분리용 트렌치(27)를 채울때까지 전면에 절연막을 형성하고 질화막(23)을 타겟으로 평탄화(Chemical Mechanical Polishing;CMP)한다.
이어서, 적어도 소자분리막(27a)을 덮는 마스크패턴(28)을 형성한다.
이어서, 제3감광막패턴(28)을 식각마스크로 리세스채널용 트렌치(26) 내부에 매립된 절연막을 제거하되, 습식식각을 통해 제거할 수 있다.
도 2f에 도시된 바와 같이, 제3감광막패턴(28)을 제거한다. 제3감광막패턴(28)은 건식식각으로 제거하되, 바람직하게는 습식식각으로 제거할 수 있다.
이어서, 잔류하는 질화막(23)과 산화막(22)을 제거한다.
이어서, 리세스채널용 트렌치(26)에 일부가 매립되고 나머지는 반도체 기판(21) 상부로 돌출되는 게이트패턴(29)을 형성한다. 여기서, 게이트패턴(29)은 폴리실리콘막(29a), 메탈전극(29b)과 게이트하드마스크질화막(29c)이 순차로 적층된 구조로 형성된다. 메탈전극(29b)은 텅스텐 또는 텅스텐 실리사이드로 형성할 수 있다.
상기한 본 발명은, 리세스채널용 트렌치와 소자분리용 트렌치를 동시에 형성함으로써 소자분리막 형성전에 리세스채널용 트렌치를 형성하여 식각선택비를 확보할 수 있어서 리세스와 소자분리막이 접하는 양끝단에 첨점의 형성을 방지할 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 반도체 소자의 제조방법은 첨점의 형성을 방지하여 누설전류를 막고 리프레시 특성 개선 및 셀특성 개선의 효과가 있다.

Claims (8)

  1. 반도체 기판 상에 산화막과 질화막을 순차로 형성하는 단계;
    상기 질화막 상에 리세스 예정지역이 오픈된 제1감광막패턴을 형성하는 단계;
    상기 제1감광막패턴을 식각마스크로 질화막을 식각하는 단계;
    상기 제1감광막패턴을 제거하는 단계;
    상기 질화막 상에 소자분리영역이 오픈된 제2감광막패턴을 형성하는 단계;
    제2감광막패턴으로 질화막과 산화막을 식각하는 단계;
    상기 제2감광막패턴을 제거하는 단계; 및
    상기 질화막을 식각마스크로 산화막 및 반도체 기판을 식각하여 서로 다른 깊이의 리세스채널용 트렌치와 소자분리용 트렌치를 형성하는 단계
    를 포함하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 리세스와 소자분리용 트렌치를 형성하는 단계에서,
    상기 리세스 예정지역의 산화막이 식각되는 동안 상기 소자분리영역의 반도체 기판이 더 식각되어 서로 다른 깊이의 리세스채널용 트렌치와 소자분리용 트렌치를 형성하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
  3. 제1항에 있어서,
    상기 제1감광막패턴을 제거하는 단계는,
    산소플라즈마로 제거하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
  4. 제1항에 있어서,
    상기 제2감광막패턴을 제거하는 단계는,
    산소플라즈마로 제거하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
  5. 제1항에 있어서,
    상기 산화막은 상기 반도체 기판의 산화공정으로 형성하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
  6. 제1항에 있어서,
    리세스채널용 트렌치와 소자분리용 트렌치를 형성한 후,
    상기 소자분리용 트렌치를 채우면서 전면에 절연막을 형성하는 단계;
    상기 질화막을 타겟으로 평탄화하여 소자분리막을 형성하는 단계;
    적어도 상기 소자분리막을 덮는 제3감광막패턴을 형성하는 단계; 및
    상기 마스크패턴을 식각마스크로 상기 리세스채널용 트렌치에 매립된 절연막을 제거하는 단계
    를 더 포함하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
  7. 제6항에 있어서,
    상기 절연막은 습식식각으로 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제6항에 있어서,
    상기 소자분리막을 형성한 후,
    상기 질화막과 산화막을 제거하는 단계; 및
    상기 리세스채널용 트렌치에 일부 매립되고 나머지는 상기 반도체 기판의 상부로 돌출되는 게이트패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 리 세스 게이트를 갖는 반도체 소자의 제조방법.
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