KR101088207B1 - 반도체 소자의 제조 방법 - Google Patents
반도체 소자의 제조 방법 Download PDFInfo
- Publication number
- KR101088207B1 KR101088207B1 KR1020080113543A KR20080113543A KR101088207B1 KR 101088207 B1 KR101088207 B1 KR 101088207B1 KR 1020080113543 A KR1020080113543 A KR 1020080113543A KR 20080113543 A KR20080113543 A KR 20080113543A KR 101088207 B1 KR101088207 B1 KR 101088207B1
- Authority
- KR
- South Korea
- Prior art keywords
- conductivity type
- forming
- tungsten
- trench
- layer
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 50
- 238000000034 method Methods 0.000 title claims description 34
- 239000010410 layer Substances 0.000 claims abstract description 51
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 35
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 35
- 239000010937 tungsten Substances 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 238000005530 etching Methods 0.000 claims abstract description 18
- 230000004888 barrier function Effects 0.000 claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 claims abstract description 16
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 12
- 239000011229 interlayer Substances 0.000 claims abstract description 11
- 238000000151 deposition Methods 0.000 claims abstract description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 7
- 229920002120 photoresistant polymer Polymers 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 claims description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 5
- 238000004544 sputter deposition Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims 1
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052786 argon Inorganic materials 0.000 abstract description 2
- 238000001020 plasma etching Methods 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
실시예는 반도체 소자의 제조 방법에 관한 것이다. 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판에 제1 도전형의 매몰층과, 상기 제1 도전형의 매몰층 상에 제1 도전형의 드리프트 영역을 형성하는 단계, 상기 제1 도전형의 드리프트 영역을 선택적으로 제거하여 게이트 절연막 및 게이트 전극을 형성하는 단계, 상기 제1 도전형의 드리프트 영역 상에 제2 도전형의 웰을 형성하는 단계, 상기 반도체 기판 상에 산화막을 형성하고, 상기 게이트 전극의 양측에 제1 도전형의 소스 영역을 형성하는 단계, 상기 산화막 상에 층간 절연막을 형성하는 단계, 상기 층간 절연막, 산화막 및 제2 도전형의 웰을 선택적으로 식각하여 트렌치를 형성하는 단계, 상기 트렌치에 배리어막을 형성하는 단계, 상기 배리어막 상에 텅스텐을 증착하는 단계, 상기 텅스텐을 에치백하여 상기 트렌치 내에 텅스텐 플러그를 형성하는 단계, 상기 텅스텐 플러그 상에 알루미늄을 매립하여 소스 컨택을 형성하는 단계 및 상기 제1 도전형의 매몰층과 전기적으로 연결된 드레인 전극층을 형성하는 단계를 포함한다.
텅스텐 플러그, 아르곤 베이스
Description
실시예는 반도체 소자의 제조 방법에 관한 것이다.
전력용 트랜지스터는 반도체 기판의 상측에 소스 영역이 형성되고, 상기 소스 영역의 하측에 드레인 영역이 형성되어 수직(Vertical) 방향으로 채널이 형성되는 구조를 갖는다.
이러한 구조의 전력용 트랜지스터는 소스 영역과 드레인 영역 간의 거리를 최소화함으로써, 구동 전압에 따른 동작 특성을 향상시키기 위한 다양한 연구가 진행되고 있다.
실시예는 반도체 소자의 제조방법을 제공한다.
실시예는 소스 영역과 드레인 영역의 거리를 감소시킬 수 있는 반도체 소자의 제조방법을 제공한다.
실시예는 소스 영역의 컨택을 효과적으로 형성할 수 있는 반도체 소자의 제조방법을 제공한다.
실시예는 컨택 형성시에 텅스텐의 과식각으로 절연막 및 게이트의 에치-오프(etch-off)로 게이트 필링(peeling)을 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
실시예에 따른 반도체 소자의 제조방법은, 반도체 기판에 제1 도전형의 매몰층과, 상기 제1 도전형의 매몰층 상에 제1 도전형의 드리프트 영역을 형성하는 단계, 상기 제1 도전형의 드리프트 영역을 선택적으로 제거하여 게이트 절연막 및 게이트 전극을 형성하는 단계, 상기 제1 도전형의 드리프트 영역 상에 제2 도전형의 웰을 형성하는 단계, 상기 반도체 기판 상에 산화막을 형성하고, 상기 게이트 전극의 양측에 제1 도전형의 소스 영역을 형성하는 단계, 상기 산화막 상에 층간 절연막을 형성하는 단계, 상기 층간 절연막, 산화막 및 제2 도전형의 웰을 선택적으로 식각하여 트렌치를 형성하는 단계, 상기 트렌치에 배리어막을 형성하는 단계, 상기 배리어막 상에 텅스텐을 증착하는 단계, 상기 텅스텐을 에치백하여 상기 트렌치 내에 텅스텐 플러그를 형성하는 단계, 상기 텅스텐 플러그 상에 알루미늄을 매립하여 소스 컨택을 형성하는 단계 및 상기 제1 도전형의 매몰층과 전기적으로 연결된 드레인 전극층을 형성하는 단계를 포함한다.
실시예는 반도체 소자에서 높은 동작 전압에 따른 컨택 저항을 최소화하고 소스 영역과 드레인 영역의 거리를 감소시킬 수 있어 소자 성능이 향상되는 효과가 있다.
실시예는 컨택 형성시에 텅스텐의 과식각으로 절연막 및 게이트의 에치-오프(etch-off)로 게이트 필링(peeling)을 방지할 수 있어 소스 영역의 컨택을 효과적으로 형성할 수 있으며 실리콘 필링 현상에 의한 불량을 방지할 수 있는 효과가 있다.
이하, 실시예에 따른 반도체 소자 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/아래(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 상/아래는 직접(directly)와 또는 다른 층을 개재하 여(indirectly) 형성되는 것을 모두 포함한다.
도 16은 실시예에 따른 반도체 소자를 도시한 도면이다.
도 16을 참조하면, 반도체 기판 상에 제1 도전형의 매몰층(9) 및 제1 도전형의 드리프트 영역(10)이 형성되고, 상기 제1 도전형의 드리프트 영역(10) 상에 제2 도전형의 웰(16)이 형성된다.
상기 제1 도전형의 드리프트 영역(10) 및 제2 도전형의 웰(16)이 선택적으로 제거된 영역에는 게이트 절연막(13) 및 게이트 전극(14)이 형성되고, 상기 게이트 전극(14) 양측의 반도체 기판 상에는 제1 도전형의 소스 영역(18)이 형성된다.
상기 게이트 전극(14) 및 제1 도전형의 소스 영역(18)의 상측에는 산화막(15) 및 층간 절연막(19)이 형성된다.
한편, 상기 제1 도전형의 소스 영역(18)의 일측에는 반도체 기판의 제2 도전형의 웰(16)이 일부 식각된 트렌치가 형성되고, 상기 트렌치를 포함한 반도체 기판의 전면에 배리어막(22)이 형성된다.
상기 배리어막(22)이 형성된 트렌치에는 소스 컨택을 위한 금속 물질이 매립되는데, 실시예에서는 소스 컨택으로써 텅스텐(W) 플러그(23a) 및 알루미늄(Al) 컨택전극(24)이 사용된다. 상기 반도체 기판의 제1 도전형의 매몰층(9)의 하부에는 드레인 전극층(8)이 형성된다.
상기과 같은 반도체 소자는 전원이 인가됨에 따라 상기 소스 영역(18)과 드레인 전극층(8) 사이의 수직 방향으로 채널이 형성되어 전자가 이동하게 된다.
한편, 실시예에 따른 반도체 소자는 소스 영역(18)과 드레인 전극층(8) 사이 의 거리를 감소시키기 위해 소스 컨택을 위해 트렌치를 형성한다. 이때, 소스 컨택을 위한 트렌치에 알루미늄(24)을 매립하는 경우 보이드(Void)가 발생될 가능성이 많으므로, 알루미늄 스퍼터링 전에 텅스텐(W)을 CVD(Chemical Vapor Deposition) 공정으로 증착하여 보이드 발생을 방지한다.
상기 텅스텐을 증착한 다음 에치백 공정을 수행하여 상기 트렌치 내부에 텅스텐 플러그(23a)를 남긴다. 상기 에치백 공정에서 사용하는 반응성 이온 식각 공정은 배리어막(22)에 대한 텅스텐의 고선택도의 식각으로 진행된다.
예를 들면, 상기 배리어막(22)을 Ti/TiN막이라고 하면, TiN:W의 식각률이 1:30이상으로 큰 차이를 갖도록 하는 반응성 이온 식각 공정을 수행한다.
이로써, 상기 반응성 이온 식각 공정이 종료된 후에도 상기 배리어막(22)이 손상되지 않아 실리콘 필링 또는 절연막 및 게이트 필링 등의 문제가 발생되지 않는다.
이하에서는 도 1 내지 도 16을 참조하여 실시예에 따른 반도체 소자의 제조방법에 대해 설명하도록 한다.
도 1을 참조하면, 제1 도전형의 매몰층(9) 및 제1 도전형의 드리프트 영역(10)이 형성된 반도체 기판 상에 하드 마스크층(11)이 형성된다. 예를 들어, 상기 하드 마스크층(11)은 산화막 또는 질화막이 될 수 있다.
도 2를 참조하면, 상기 하드 마스크층(11) 상에 감광막 패턴(미도시)을 형성하고 식각 공정을 진행하여 상기 제2 도전형의 드리프트 영역(10) 상에 게이트 전극의 형성을 위한 제1 트렌치(12)를 형성한다. 실시예에서는 두 개의 게이트 전극 의 형성을 위한 제1 트렌치(12)가 형성된 것이 도시되어 있으나, 상기 게이트 전극의 형성을 위한 제1 트렌치(12)는 하나 또는 둘 이상으로 형성될 수 있다.
도 3을 참조하면, 상기 게이트 전극의 형성을 위한 제1 트렌치(12) 내에 산화막을 증착(Deposition)하여 게이트 절연막(13)을 형성한다.
도 4를 참조하면, 상기 게이트 절연막(13)이 형성된 제1 트렌치(12)를 포함하는 반도체 기판 상에 폴리실리콘을 증착하고 식각하여 상기 제1 트렌치(12) 내에 폴리실리콘이 매립되도록 한다. 따라서, 상기 제1 트렌치(12) 내에는 게이트 절연막(13) 및 게이트 전극(14)이 형성된다.
도 5와 도 6을 참조하면, 상기 반도체 기판 상에 형성된 하드 마스크층(11)을 제거하고, 상기 게이트 전극(14)을 포함하는 반도체 기판 상에 산화막(15)을 형성한다. 여기서, 상기 산화막(15)은 상기 게이트 전극(14)을 절연하고 이후 불순물 주입 공정에서 반도체 기판이 손상되는 것을 방지하는 역할을 할 수 있다.
도 7을 참조하면, 상기 반도체 기판 상에 제2 도전형의 불순물 이온을 주입하고 열처리하여 상기 제2 도전형의 불순물 이온이 확산된 제2 도전형의 웰(16)을 형성한다.
도 8과 도 9를 참조하면, 상기 반도체 기판 상에 감광막 패턴(17)을 형성하고, 제1 도전형의 불순물 이온을 주입한 후 상기 감광막 패턴(17)을 제거한다.
그리고, 상기 반도체 기판을 열처리 하여 상기 게이트 전극(14)의 양측에 제1 도전형의 소스 영역(18)을 형성한다.
도 10 내지 도 12를 참조하면, 상기 반도체 기판 상에 층간 절연막(19)을 형 성하고, 상기 층간 절연막(19) 상에 감광막 패턴(미도시)을 형성한다. 그리고, 상기 감광막 패턴(미도시)을 마스크로 하여 상기 층간 절연막(19) 및 산화막(15)을 선택적으로 제거하여 제2 트렌치(20)를 형성한다.
그리고, 상기 층간 절연막(19) 및 산화막(15)을 마스크로 하여 상기 제2 트렌치(20)에 의해 노출된 반도체 기판의 제2 도전형의 웰(16)을 선택적으로 제거하여 제3 트렌치(21)를 형성한다.
도 13을 참조하면, 상기 제3 트렌치(21)에 의해 노출된 상기 제2 도전형의 웰(16)에 제2 도전형의 불순물 이온을 주입하여 누설 전류를 방지하기 위한 이온 주입을 실시한다.
도 14를 참조하면, 상기 제3 트렌치(21)를 포함하는 반도체 기판 상에 배리어막(22)을 형성하고, 텅스텐(23)을 CVD 방법으로 증착하여 상기 제3 트렌치(31)의 일부를 갭필(Gap fill)한다.
이후, 도 15를 참조하면, 상기 텅스텐(23)을 에치백(etchback)하여 상기 트렌치 내에 텅스텐 플러그(23a)를 남긴다.
상기 에치백 공정은 반응성 이온 식각 공정으로 이루어지며, 단일 공정으로 이루어진다.
상기 에치백 공정에서 사용하는 반응성 이온 식각 공정은 배리어막(22)에 대한 텅스텐(23)의 고선택도의 식각으로 진행된다.
예를 들면, 상기 배리어막(22)을 Ti/TiN막이라고 하면, TiN:W의 식각률이 1:30이상으로 큰 차이를 갖도록 하는 반응성 이온 식각 공정을 수행한다.
이를 위하여, 상기 반응성 이온 식각 공정은 100~200mT의 압력, 100~500Watt의 RF 파워, 50~300sccm의 SF6,50~300의 Ar의 조건을 만족하며, 또한 SF6:Ar은 1:1 ~ 1:4 를 만족하는 아르곤 베이스 식각 공정으로 진행할 수 있다.
이로써, 상기 반응성 이온 식각 공정이 종료된 후에도 상기 배리어막(22)이 손상되지 않아 게이트 전극의 실리콘 필링 또는 절연막 및 게이트 필링 등의 문제가 발생되지 않는다.
특히, 실시예에 따르면 게이트 전극 사이의 제 3 트렌치(21)는 그 폭이 다른 트렌치에 비하여 넓을 수 있는데, 상대적으로 넓은 폭의 제 3 트렌치(21)에서 텅스텐 플러그(23a) 하부막의 실리콘 에치 오프(etch off)에 의한 필링(peeling) 현상으로 디펙트(defect) 발생 및 쇼트 페일(short fail) 문제를 방지할 수 있다.
이와 같이, 상기 텅스텐(23)을 CVD 방법으로 증착하는 경우 상기 제3 트렌치(21)에 보이드가 발생될 가능성이 감소된다.
도 16을 참조하면, 상기 텅스텐 플러그(23a) 상에 낮은 저항을 가진 알루미늄(24)을 증착 및 에치하여 텅스텐 플러그(23a) 및 알루미늄 컨택전극으로 이루어진 소스 컨택을 형성한다.
한편, 이후 패시베이션 공정, 반도체 기판의 백그라인딩 공정을 거쳐 상기 반도체 기판의 제1 도전형의 매몰층(9)과 전기적으로 연결되는 드레인 전극층(8)을 형성한다.
이상에서 살펴본 바와 같이, 실시예에 따른 반도체 소자는 소스 영역(18)과 드레인 전극층(8)이 수직 방향으로 배치되는 전력용 트랜지스터에서 높은 동작 전 압에 따른 컨택 저항을 최소화하고, 소스 영역(18)에서 드레인 전극층(8) 까지의 거리를 최소화하기 위해 반도체 기판을 일부 식각하여 트렌치를 형성하고 소스 컨택을 형성한다.
한편, 트렌치 내에 알루미늄 스퍼터링에 의해 소스 컨택을 형성하는 경우 보이드가 발생될 가능성이 있으므로, 텅스텐을 CVD 방법으로 증착하여 트렌치를 갭필하고 알루미늄을 스퍼터링 하는 방법으로 소스 컨택을 형성한다.
또한, 실시예는 반도체 소자에서 높은 동작 전압에 따른 컨택 저항을 최소화하고 소스 영역과 드레인 영역의 거리를 감소시킬 수 있어 소자 성능이 향상될 수 있다. 실시예는 컨택 형성시에 텅스텐의 과식각으로 절연막 및 게이트의 에치-오프(etch-off)로 게이트 필링(peeling)을 방지할 수 있어 소스 영역의 컨택을 효과적으로 형성할 수 있으며 실리콘 필링 현상에 의한 불량을 방지할 수 있는 장점도 있다.
도 1 내지 도 16은 실시예에 따른 반도체 소자 및 그 제조방법을 설명하기 위한 단면도들이다.
Claims (11)
- 반도체 기판에 제1 도전형의 매몰층과, 상기 제1 도전형의 매몰층 상에 제1 도전형의 드리프트 영역을 형성하는 단계;상기 제1 도전형의 드리프트 영역을 선택적으로 제거하여 게이트 절연막 및 게이트 전극을 형성하는 단계;상기 제1 도전형의 드리프트 영역 상에 제2 도전형의 웰을 형성하는 단계;상기 반도체 기판 상에 산화막을 형성하고, 상기 게이트 전극의 양측에 제1 도전형의 소스 영역을 형성하는 단계;상기 산화막 상에 층간 절연막을 형성하는 단계;상기 층간 절연막, 산화막 및 제2 도전형의 웰을 선택적으로 식각하여 트렌치를 형성하며, 상기 트렌치 중 게이트 전극들 사이의 트렌치는 다른 트렌치보다 더 넓은 폭을 가지는 단계;상기 트렌치에 배리어막을 형성하는 단계;상기 배리어막 상에 텅스텐을 증착하는 단계;상기 텅스텐을 에치백하여 상기 트렌치의 일부를 매립하도록 텅스텐 플러그를 형성하는 단계;상기 텅스텐 플러그 상에 알루미늄을 매립하여 소스 컨택을 형성하는 단계; 및상기 제1 도전형의 매몰층과 전기적으로 연결된 드레인 전극층을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 텅스텐을 에치백하는 단계는, 한번의 반응성 식각 공정으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 배리어막은 Ti/TiN막인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 텅스텐을 에치백하는 단계는, 100~200mT의 압력, 100~500Watt의 RF 파워, 50~300sccm의 SF6,50~300sccm의 Ar의 조건을 만족하는 식각 공정으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4항에 있어서,상기 식각 공정에서 SF6:Ar은 1:1 ~ 1:4 를 만족하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 제1 도전형의 드리프트 영역을 선택적으로 제거하는 단계는 상기 반도 체 기판 상에 하드 마스크층을 형성하고 패터닝하는 단계와, 상기 하드 마스크층을 마스크로 하여 상기 제1 도전형의 드리프트 영역을 식각하는 단계와, 상기 하드 마스크층을 제거하는 단계가 포함되는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 제1 도전형의 소스 영역을 형성하는 단계는 상기 산화막 상에 상기 게이트 전극 및 게이트 전극의 양측의 제2 도전형의 웰 영역이 노출되도록 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 하여 제1 도전형의 불순물 이온을 주입하는 단계와, 상기 감광막 패턴을 제거하는 단계와, 상기 반도체 기판을 열처리하여 상기 제1 도전형의 불순물 이온이 확산되도록 하는 단계가 포함되는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 텅스텐은 CVD(Chemical Vapor Deposition) 공정으로 증착하여 형성되는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 알루미늄은 스퍼터링 공정으로 형성되는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 트렌치에 배리어막을 형성하기 전 제2 도전형의 불순물 이온을 주입하는 단계가 더 포함되는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 텅스텐은 상기 트렌치의 일부를 매립하고 상기 알루미늄은 상기 텅스텐이 매립되지 않은 트렌치의 나머지 부분에 매립되는 반도체 소자의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080113543A KR101088207B1 (ko) | 2008-11-14 | 2008-11-14 | 반도체 소자의 제조 방법 |
| US12/614,767 US20100123190A1 (en) | 2008-11-14 | 2009-11-09 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080113543A KR101088207B1 (ko) | 2008-11-14 | 2008-11-14 | 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100054576A KR20100054576A (ko) | 2010-05-25 |
| KR101088207B1 true KR101088207B1 (ko) | 2011-11-30 |
Family
ID=42171301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080113543A KR101088207B1 (ko) | 2008-11-14 | 2008-11-14 | 반도체 소자의 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20100123190A1 (ko) |
| KR (1) | KR101088207B1 (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100940642B1 (ko) * | 2007-12-28 | 2010-02-05 | 주식회사 동부하이텍 | 반도체 소자의 제조방법 |
| US9209305B1 (en) * | 2014-06-06 | 2015-12-08 | Stmicroelectronics, Inc. | Backside source-drain contact for integrated circuit transistor devices and method of making same |
| US9397180B1 (en) * | 2015-04-24 | 2016-07-19 | Texas Instruments Incorporated | Low resistance sinker contact |
| KR102401180B1 (ko) | 2015-10-20 | 2022-05-24 | 삼성전자주식회사 | 반도체 소자 및 그 형성 방법 |
| CN112928019A (zh) * | 2021-01-25 | 2021-06-08 | 杰华特微电子（杭州）有限公司 | 用于半导体器件的漂移区的制造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003318396A (ja) * | 2002-04-24 | 2003-11-07 | Nec Electronics Corp | 縦型ｍｏｓｆｅｔとその製造方法 |
-
2008
- 2008-11-14 KR KR1020080113543A patent/KR101088207B1/ko not_active IP Right Cessation
-
2009
- 2009-11-09 US US12/614,767 patent/US20100123190A1/en not_active Abandoned
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003318396A (ja) * | 2002-04-24 | 2003-11-07 | Nec Electronics Corp | 縦型ｍｏｓｆｅｔとその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20100123190A1 (en) | 2010-05-20 |
| KR20100054576A (ko) | 2010-05-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7910440B2 (en) | Semiconductor device and method for making the same | |
| KR100745917B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20000060693A (ko) | 반도체 소자 및 그의 제조 방법 | |
| JP4261335B2 (ja) | トレンチゲート半導体デバイスの製造 | |
| US7910437B1 (en) | Method of fabricating vertical channel semiconductor device | |
| US7939410B2 (en) | Semiconductor device and manufacturing method thereof | |
| US8940607B2 (en) | Manufacturing method of trench type power transistor device with super junction | |
| KR101088207B1 (ko) | 반도체 소자의 제조 방법 | |
| US7851855B2 (en) | Semiconductor device and a method for manufacturing the same | |
| JP2000349289A (ja) | 半導体装置およびその製造方法 | |
| JP2007311547A (ja) | 半導体装置の製造方法 | |
| KR100900237B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR20100051175A (ko) | 반도체 소자의 제조 방법 | |
| KR100922934B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100263673B1 (ko) | 반도체 소자의 콘택 형성 방법 | |
| US7015103B2 (en) | Method for fabricating vertical transistor | |
| JP2005252203A (ja) | 絶縁ゲート型半導体装置およびその製造方法 | |
| US20240162334A1 (en) | Method of manufacturing method a semiconductor device, a semiconductor device manufactured using this method and a mosfet device manufactured according to the method | |
| CN111755335B (zh) | 半导体结构及其形成方法 | |
| KR100670748B1 (ko) | 리세스 게이트를 갖는 반도체 소자의 제조방법 | |
| JP5135884B2 (ja) | 半導体装置の製造方法 | |
| KR100290890B1 (ko) | 반도체소자의제조방법 | |
| KR19990081274A (ko) | 트렌치 게이트 구조를 갖는 전력 반도체장치의제조방법 | |
| KR100876833B1 (ko) | 반도체 소자 및 그의 형성 방법 | |
| TW202326825A (zh) | 溝槽式電晶體及其製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |