KR19990081274A - 트렌치 게이트 구조를 갖는 전력 반도체장치의제조방법 - Google Patents

Abstract

소요되는 마스크의 수를 줄이고 특성을 향상시킬 수 있는 트렌치 게이트 구조의 전력 반도체장치의 제조방법에 대해 개시되어 있다. 이 방법은, 제1 도전형의 반도체기판 상에, 소정간격으로 패터닝된 제1 마스크층을 형성하는 단계와, 제1 마스크층이 제거된 영역에만 제2 도전형의 불순물을 저농도로 주입하는 단계와, 제1 마스크층이 제거된 영역에 제2 마스크층을 형성하는 단계와, 제1 마스크층을 제거한 후, 상기 반도체기판에 제2 도전형의 불순물을 고농도로 주입하는 단계와, 제2 마스크층이 형성되어 있는 반도체기판 상에, 소오스콘택이 형성될 영역을 마스킹하기 위한 제3 마스크층을 형성하는 단계와, 제2 및 제3 마스크층을 이용하여 반도체기판을 소정 깊이 식각하여, 고농도로 주입된 제2 도전형의 불순물영역과 소정 간격으로 자기정합되도록 트렌치를 형성하는 단계와, 제2 및 제3 마스크층을 제거한 후, 결과물의 전면에 게이트절연막을 형성하는 단계와, 트렌치를 도전막으로 매립하여 게이트를 형성하는 단계와, 반도체기판의 전면에 제1 도전형의 불순물을 고농도로 주입하여, 소오스영역을 형성하는 단계, 및 결과물 상에 절연막을 형성하고, 소오스영역과 접속된 소오스전극을 형성하는 단계를 포함하여 이루어진다.

Description

트렌치 게이트 구조를 갖는 전력 반도체장치의 제조방법

본 발명은 전력 반도체장치의 제조방법에 관한 것으로, 특히 트렌치 게이트 구조를 갖는 전력 반도체장치의 제조방법에 관한 것이다.

최근 응용 기기의 대형화·대용량화 추세에 따라 높은 브레이크다운 전압(breakdown voltage), 높은 전류(high current) 및 고속 스위칭 특성을 갖는 전력제어용 반도체 소자의 필요성이 대두되고 있다. 이러한 전력 제어용 반도체 소자는 정상동작 상태에서 전력의 손실이 매우 작아야 하며, 시스템의 소형화 경향에 따라 점차 소형화되고 있다.

이와 같은 전력제어용 반도체 소자로는 통상, 플래너 확산(planar diffusion) 기술을 이용한 디모스펫(DMOSFET) 구조가 사용되었으나, 최근에는 반도체기판을 소정깊이 식각하여 트렌치를 형성하고 그 내부를 게이트 도전층으로 매립하는 트렌치 게이트형의 MOSFET 구조가 연구되고 있다.

일반적으로, 트렌치 게이트 구조를 갖는 반도체 소자는 플래너(planar) 구조를 갖는 소자에 비해 제조공정이 복잡하며 소요되는 마스크의 수가 1-2장 더 많다. 원가적인 측면에서는 하나의 칩에 들어가는 소자의 수, 즉 넷 다이(net die)의 수를 증가시켜야 이익이 되나, 공정스텝 수나 공정시간이 많이 소요되므로 오히려 경제적으로 더 손실을 가져올 수 있다. 따라서, 트렌치 구조를 갖는 모스펫(MOSFET) 또는 절연게이트형 바이폴라 트랜지스터(IGBT)의 경우 마스크의 수를 줄이는 것이 필연적으로 요구된다.

트렌치 게이트 구조의 반도체 소자를 제조하기 위해서는 일반적으로 7장 정도가 마스크가 소요되어 원가측면에서 불리하며, N⁺소오스영역 아래에 형성하는 고농도의 P⁺바디영역(body region) 형성시 발생되는 미스얼라인(misalign)에 의해 P⁺바디영역이 트렌치 게이트의 한쪽으로 치우치는 문제점이 발생하여 온저항(R_ds(on)), gfs 등의 특성이 열화되는 문제점이 나타나고 있다.

따라서, 본 발명이 이루고자 하는 기술적 과제는, 소요되는 마스크의 수를 줄여 제조원가를 절감할 수 있으며, 특성의 열화를 방지할 수 있는 트렌치 게이트 구조의 전력 반도체장치의 제조방법을 제공하는 것이다.

도 1 내지 도 6은 본 발명의 일 실시예에 의한 트렌치 게이트 구조의 전력 반도체장치의 제조방법을 설명하기 위한 단면도들이다.

도 7은 본 발명의 다른 실시예에 의한 트렌치 게이트 구조의 전력 반도체장치의 제조방법을 설명하기 위한 단면도이다.

상기 과제를 이루기 위하여 본 발명에 의한 트렌치 게이트 구조의 전력 반도체장치의 제조방법은, 제1 도전형의 반도체기판 상에, 소정간격으로 패터닝된 제1 마스크층을 형성하는 단계와, 제1 마스크층이 제거된 영역에만 제2 도전형의 불순물을 저농도로 주입하는 단계와, 제1 마스크층이 제거된 영역에 제2 마스크층을 형성하는 단계와, 제1 마스크층을 제거한 후, 상기 반도체기판에 제2 도전형의 불순물을 고농도로 주입하는 단계와, 제2 마스크층이 형성되어 있는 반도체기판 상에, 소오스콘택이 형성될 영역을 마스킹하기 위한 제3 마스크층을 형성하는 단계와, 제2 및 제3 마스크층을 이용하여 반도체기판을 소정 깊이 식각하여, 고농도로 주입된 제2 도전형의 불순물영역과 소정 간격으로 자기정합되도록 트렌치를 형성하는 단계와, 제2 및 제3 마스크층을 제거한 후, 결과물의 전면에 게이트절연막을 형성하는 단계와, 트렌치를 도전막으로 매립하여 게이트를 형성하는 단계와, 반도체기판의 전면에 제1 도전형의 불순물을 고농도로 주입하여, 소오스영역을 형성하는 단계, 및 결과물 상에 절연막을 형성하고, 소오스영역과 접속된 소오스전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

상기 제1 마스크층은 질화막으로, 상기 제2 마스크층은 산화막으로, 그리고 상기 제3 마스크층은 포토레지스트 또는 산화막으로 형성하는 것이 바람직하다. 그리고, 제1 마스크층을 형성하는 단계 전에, 상기 반도체기판 상에 패드 산화막을 형성하는 단계를 더 포함할 수도 있다.

본 발명에 따르면, 마스크의 수를 줄여 제조원가를 대폭 절감할 수 있으며, P⁺바디영역이 트렌치의 한쪽으로 치우침으로써 나타나는 문제, 즉 온저항(R_ds(on)) 및 gfs 특성이 열화되는 문제를 해소할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.

도 1 내지 도 6은 본 발명에 의한 트렌치 게이트 구조의 전력 반도체장치의 제조방법을 설명하기 위한 단면도들로서, 트렌치 게이트 구조의 전력 MOSFET의 제조방법을 설명한다.

먼저 도 1을 참조하면, N형의 불순물이 고농도로 도우프된 반도체기판(2)상에 저농도의 N^-에피택셜층(4)을 형성한 다음, 상기 N^-에피택셜층(4) 상에 얇은 산화막(6)을 형성한다. 이 산화막(6)은 후속 공정에서 형성될 질화막과 상기 반도체기판의 열팽창 계수의 차이에 따른 스트레스를 완화하기 위한 버퍼층(buffer layer)으로서, 경우에 따라 생략할 수도 있다.

이어서, 상기 산화막(6)의 전면에, 소정의 식각공정에서 상기 산화막과 식각선택비를 갖는 절연막, 예를 들어 질화막을 증착한 다음, 통상의 사진식각 공정으로 상기 질화막을 패터닝하여 마스크용 질화막패턴(8)을 형성한다. 다음에, 상기 질화막 패턴(8)을 이온주입 마스크로 사용하여 상기 N^-에피택셜층(6)에 상기 반도체기판과 반대 도전형, 예를 들어 P형의 불순물을 저농도로 이온주입한다. 미설명된 도면부호 "10a"는 P^-바디영역(body region)을 형성하기 위하여 이온주입된 P^-불순물층을 나타낸다.

도 2를 참조하면, 통상의 확산기술을 이용하여 상기 결과물 상에 소정 두께의 마스크용 산화막(12)을 성장시킨다. 이 때, 질화막패턴(8)이 존재하는 부분에서는 산화막이 형성되지 않으며, N^-에피택셜층(4)의 표면 아래에 주입되어 있던 불순물들이 확산되어 P^-바디영역(10)이 형성된다.

도 3을 참조하면, 통상의 식각공정을 적용하여 질화막패턴을 제거한 다음, 결과물의 전면에 P형 불순물을 고농도로 주입한다. 이 때, 산화막(12)이 형성되어 있는 영역에서는 이온주입이 차단되어, 질화막이 제거된 영역의 N^-에피택셜층(4)의 표면 아래에만 P⁺불순물층(14a)이 형성된다.

도 4를 참조하면, P⁺불순물층(14a)이 형성된 결과물 상에, 통상의 사진공정을 이용하여 트렌치가 형성될 영역을 오픈(open)시키는 포토레지스트 패턴(16)을 형성한다. 다음에, 이 포토레지스트 패턴(16)을 식각 마스크로 사용하여 N^-에피택셜층(4)을 소정 깊이 식각하여 트렌치를 형성한다. 상기 포토레지스트 패턴(16)은 후속 공정에서 소오스 콘택이 형성될 영역을 마스킹하기 위한 것으로, 포토레지스트 패턴 대신에 소오스 콘택이 형성될 영역에만 예를 들어 CVD 산화막을 형성하여 마스크로 사용할 수도 있다. 따라서, 트렌치는 두 산화막(6, 12)의 두께 차이에 의해 P⁺불순물층(14a)과 자기정합적으로 형성된다.

도 5를 참조하면, 상기 포토레지스트 패턴, 산화막을 차례로 제거한 다음, 상기 실리콘 식각공정시 형성된 트렌치 계면의 결함(defect) 등을 제거하기 위하여 트렌치의 표면을 얇게 습식식각해내고, 이어서 트렌치의 내벽에 얇은 열산화막(도시되지 않음)을 형성한다. 이 때, N^-에피택셜층의 표면 아래에 형성되었던 P⁺불순물층(도 4의 14a)의 불순물들이 확산되어, 기생 트랜지스터의 동작을 억제하기 위한 P⁺바디영역(14)이 형성된다. 다음에, 상기 열산화막을 제거한 다음, 통상의 확산기술을 이용하여 소정 두께의 산화막을 성장시켜 게이트절연막(18)을 형성한다.

이어서, 게이트절연막이 형성된 결과물의 전면에 불순물이 도우프된 폴리실리콘막을 증착한 다음, 에치백(etch back) 또는 화학적 물리적 폴리슁(Chemical Mechanical Polishing; CMP)과 같은 평탄화 공정을 실시하여 상기 트렌치에 폴리실리콘막이 매립되도록 한 후, 이어서 통상의 사진식각 공정으로 상기 폴리실리콘막을 패터닝하여 게이트전극(20)을 형성한다.

다음에는, 상기 결과물의 전면에 N형의 불순물을 고농도로 이온주입하여 소오스영역으로 사용될 N⁺불순물층(22a)을 형성한다. 이 때, 게이트라인과 필드영역은 도우프된 폴리실리콘막이 형성되어 있기 때문에, 액티브 셀(active cell) 부분에만 선택적으로 불순물이온이 주입된다.

도 6을 참조하면, 예를 들어 화학 기상 증착(Chemical Vapor Deposition; CVD) 방법을 이용하여 결과물의 전면에, 흐름성이 있는 절연막, 예를 들어 PSG(Phosphorus Silicate Glass) 또는 BPSG(Boro-Phosphorus Silicate Glass)를 증착하여 트랜지스터를 다른 도전층과 절연시키기 위한 층간절연막(24)을 형성한다. 통상의 사진식각 공정으로 상기 층간절연막을 식각하여 소오스전극과 소오스영역(22)을 접속시키기 위한 콘택홀을 형성한다. 이 식각공정은 두 단계로 진행되는데, 먼저 습식식각을 이용하여 층간절연막을 소정 두께 식각한 다음, 건식식각을 이용하여 N⁺소오스영역(22)보다 다소 깊게 식각하여 P⁺바디영역(14)이 노출되도록 한다.

다음에, 상기 층간절연막의 평탄화를 위하여 열처리를 실시하는데, 이 열처리 공정은 콘택 형성공정 전에 실시할 수도 있다.

다음에, 콘택홀이 형성된 결과물의 전면에 금속막을 증착한 다음 통상의 사진식각 공정으로 상기 금속막을 패터닝함으로써, 소오스전극(26)을 형성한다. 이후의 공정은 통상의 MOSFET 제조공정과 동일하게 이루어진다.

이상 N⁺소오스영역을 갖는 MOSFET의 경우에 대해서 설명하였으나, P⁺소오스영역을 갖는 MOSFET의 경우도 본 발명을 적용할 수 있다.

도 7은 본 발명의 다른 실시예를 설명하기 위한 단면도로서, IGBT의 단면도이다.

도면 참조부호 30은 P⁺반도체기판, 32는 N⁺버퍼층, 34는 N^-에피택셜층, 40은 P^-바디영역, 44는 P⁺바디영역, 48은 게이트절연막, 50은 게이트전극, 52는 N⁺소오스영역, 54는 층간절연막, 그리고 56은 소오스전극을 각각 나타낸다.

도 6과 비교할 때, N⁺반도체기판(도 6의 2) 대신에 P⁺반도체기판(30) 상에 N⁺버퍼층이 형성된 것을 제외하고는 제조공정과 구조가 동일하다.

이상 본 발명을 상세히 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며 본 발명이 속하는 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.

상술한 본 발명에 의한 트렌치 게이트 구조의 전력 반도체장치의 제조방법에 따르면, 마스크용 질화막 패턴을 적절히 이용하여 P^-바디영역, P⁺바디영역 및 트렌치를 형성하고, 트렌치 형성후 전면에 N⁺소오스영역용 불순물을 이온주입함으로써, 마스크의 수를 줄여 제조원가를 대폭 절감할 수 있다. 또한, P⁺바디영역이 형성된 상태에서 트렌치를 P⁺바디영역에 자기정합적으로 형성함으로써, P⁺바디영역이 트렌치의 한쪽으로 치우침으로써 나타나는 여러 가지 문제, 즉 온저항(R_ds(on)) 및 gfs 특성이 열화되는 문제를 해소할 수 있다.

Claims (5)

1. 제1 도전형의 반도체기판 상에, 소정간격으로 패터닝된 제1 마스크층을 형성하는 단계;

   상기 제1 마스크층이 제거된 영역에만 제2 도전형의 불순물을 저농도로 주입하는 단계;

   상기 제1 마스크층이 제거된 영역에 제2 마스크층을 형성하는 단계;

   상기 제1 마스크층을 제거한 후, 상기 반도체기판에 제2 도전형의 불순물을 고농도로 주입하는 단계;

   상기 제2 마스크층이 형성되어 있는 반도체기판 상에, 소오스 콘택이 형성될 영역을 마스킹하기 위한 제3 마스크층을 형성하는 단계;

   상기 제2 및 제3 마스크층을 이용하여 상기 반도체기판을 소정 깊이 식각하여, 고농도로 주입된 제2 도전형의 불순물영역과 소정 간격으로 자기정합되도록 트렌치를 형성하는 단계;

   상기 제2 및 제3 마스크층을 제거한 후, 결과물의 전면에 게이트절연막을 형성하는 단계;

   상기 트렌치를 도전막으로 매립하여 게이트를 형성하는 단계;

   상기 반도체기판의 전면에 제1 도전형의 불순물을 고농도로 주입하여, 소오스영역을 형성하는 단계; 및

   결과물 상에 절연막을 형성하고, 상기 소오스영역과 접속된 소오스전극을 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 게이트 구조의 전력 반도체장치의 제조방법.
2. 제1항에 있어서, 상기 제1 마스크층은 질화막으로 형성하는 것을 특징으로 하는 트렌치 게이트 구조의 전력 반도체장치의 제조방법.
3. 제1항에 있어서, 상기 제1 마스크층을 형성하는 단계 전에,

   상기 반도체기판 상에 패드 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 게이트 구조의 전력 반도체장치의 제조방법.
4. 제1항에 있어서, 상기 제2 마스크층은 산화막으로 형성하는 것을 특징으로 하는 트렌치 게이트 구조의 전력 반도체장치의 제조방법.
5. 제1항에 있어서, 상기 제3 마스크층은,

   포토레지스트 또는 산화막으로 형성하는 것을 특징으로 하는 트렌치 게이트 구조의 전력 반도체장치의 제조방법.